JPS63150935A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63150935A JPS63150935A JP61297907A JP29790786A JPS63150935A JP S63150935 A JPS63150935 A JP S63150935A JP 61297907 A JP61297907 A JP 61297907A JP 29790786 A JP29790786 A JP 29790786A JP S63150935 A JPS63150935 A JP S63150935A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- integrated circuit
- circuit device
- semiconductor integrated
- bipolar transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000005669 field effect Effects 0.000 claims description 13
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 6
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 2
- 102000004207 Neuropilin-1 Human genes 0.000 description 1
- 108090000772 Neuropilin-1 Proteins 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体大規模集積回路に係り、特に、0MO3
)ランジスタ及びバイポーラトランジスタから成る高速
で低消gt電力のゲートアレイLSIに関する。
)ランジスタ及びバイポーラトランジスタから成る高速
で低消gt電力のゲートアレイLSIに関する。
本発明は0MO8)ランジスタ及びN’PNバイポーラ
トランジスタから成るゲートアレイLSIにおいて、基
本セ^°を2人カゲー)OMOS )?ンジスタとIN
PNバイポーラトランジスタで構成し、論理ゲートの出
力段を構成するバイポーラトランジスタとバイポーラト
ランジスタを駆動すると共に論理を採る0MO3)ラン
ジスタを論理接続し、cMosゲートアレイ13工の低
消費電力特性とバイポーラゲートアレイLSIを供給す
るものである。
トランジスタから成るゲートアレイLSIにおいて、基
本セ^°を2人カゲー)OMOS )?ンジスタとIN
PNバイポーラトランジスタで構成し、論理ゲートの出
力段を構成するバイポーラトランジスタとバイポーラト
ランジスタを駆動すると共に論理を採る0MO3)ラン
ジスタを論理接続し、cMosゲートアレイ13工の低
消費電力特性とバイポーラゲートアレイLSIを供給す
るものである。
ゲートアレイLSIは、LSIを製造する時に用いる1
0数枚のホトマスクのうちで配線に相当するマスクのみ
を開発品種に応じて作成し、所望の電気回路動作を有す
るLSIを短期でかつ安価に製造するものである。ゲー
トアレイI、S工はチップ外局にポンディングパッド及
び入出力回路を有し、内部にはトランジスタ等の素子よ
り成る基本セルをマトリクス状に配し、所望の電気回路
動作を得るために隣接した基本セルを結線し、NAND
ゲートやフリップフロップ等の電気的論理回路を構成し
、複数個の14気的論理回路を論理図に従って結線する
ことにより1つのLSIを構成するものである。
0数枚のホトマスクのうちで配線に相当するマスクのみ
を開発品種に応じて作成し、所望の電気回路動作を有す
るLSIを短期でかつ安価に製造するものである。ゲー
トアレイI、S工はチップ外局にポンディングパッド及
び入出力回路を有し、内部にはトランジスタ等の素子よ
り成る基本セルをマトリクス状に配し、所望の電気回路
動作を得るために隣接した基本セルを結線し、NAND
ゲートやフリップフロップ等の電気的論理回路を構成し
、複数個の14気的論理回路を論理図に従って結線する
ことにより1つのLSIを構成するものである。
従来のCM’″′OSゲートアレイL3工では、基本セ
ルは0MO3)ランジスタから構成され、それ故CMO
3回路の特徴である低消費電力特性を持つ大規模集積回
路装置として使用されてきた。
ルは0MO3)ランジスタから構成され、それ故CMO
3回路の特徴である低消費電力特性を持つ大規模集積回
路装置として使用されてきた。
しかしMOS)ランジスタは伝達コンダクタンスが小さ
く、負荷容慧が大きい場合又はトランジスタがシリアル
に接続されドレイン寄生容量が大きい場合には、充放電
に時間がかかり伝達スピードが遅くなるという欠点があ
った。
く、負荷容慧が大きい場合又はトランジスタがシリアル
に接続されドレイン寄生容量が大きい場合には、充放電
に時間がかかり伝達スピードが遅くなるという欠点があ
った。
また従来のバイポーラゲートアレイLSIでは、基本セ
ルはバイポーラトランジスタ及び抵抗から構成され、バ
イポーラ回路の特徴である伝達コンダクタンスの大きさ
から高速集積回路装置として使用されてきた。しかしバ
イポーラトランジスタ回路は、その回路構成および動作
から定常的に電流を流す回路であり、大電流を低インピ
ーダンス回路に流しこんだり流れ出したりするので消費
電力が大きいという欠点があった。
ルはバイポーラトランジスタ及び抵抗から構成され、バ
イポーラ回路の特徴である伝達コンダクタンスの大きさ
から高速集積回路装置として使用されてきた。しかしバ
イポーラトランジスタ回路は、その回路構成および動作
から定常的に電流を流す回路であり、大電流を低インピ
ーダンス回路に流しこんだり流れ出したりするので消費
電力が大きいという欠点があった。
本発明の目的は、以上述べてきた0M0Sゲートアレイ
LSIの低速動作及びバイポーラゲートアレイLSIの
大消費電力という欠点を補い、高速で低消費電力のゲー
トアレイIs工を提供することにある。
LSIの低速動作及びバイポーラゲートアレイLSIの
大消費電力という欠点を補い、高速で低消費電力のゲー
トアレイIs工を提供することにある。
本発明の半導体集積回路装置は、
(1) マスタースライス方式のゲートアレイLSI
に於いて、各種論論理ゲートを構成する基本セルが、論
理ゲートの出力段を構成するバイポーラトランジスタと
バイポーラトランジスタを駆動すると共に論理を採る0
MO3)ランジスタから成ることを特徴とする。
に於いて、各種論論理ゲートを構成する基本セルが、論
理ゲートの出力段を構成するバイポーラトランジスタと
バイポーラトランジスタを駆動すると共に論理を採る0
MO3)ランジスタから成ることを特徴とする。
(2) 前記第1項に於いて、基本セルとして、ゲー
トが第1の入力端子に接続される第1のP型電界効果ト
ランジスタと、ゲートが上記入力端子に接続される第1
のN型電界効果トランジスタと、ベース・コレクタ・エ
ミッタの各端子が各々プログラマブル配線される第1の
NPNバイポーラトランジスタを具備することを特徴と
する特(3)上記第1項または第2項に於いて、第1の
基本セルにおける第1のNPNバイポーラトランジスタ
のベース端子が論理を採るP型電界効果トランジスタの
ドレイン端子に接続され、コレクタ端子が電源端子に接
続され、エミッタ端子が出力端子に接続されることを特
徴とする。
トが第1の入力端子に接続される第1のP型電界効果ト
ランジスタと、ゲートが上記入力端子に接続される第1
のN型電界効果トランジスタと、ベース・コレクタ・エ
ミッタの各端子が各々プログラマブル配線される第1の
NPNバイポーラトランジスタを具備することを特徴と
する特(3)上記第1項または第2項に於いて、第1の
基本セルにおける第1のNPNバイポーラトランジスタ
のベース端子が論理を採るP型電界効果トランジスタの
ドレイン端子に接続され、コレクタ端子が電源端子に接
続され、エミッタ端子が出力端子に接続されることを特
徴とする。
(4)上記第1項または第2項に於いて、第2の基本セ
ルにおける第2のNPNバイポーラトランジスタのベー
ス端子が論理を採るN型電界効果トランジスタのソース
端子に接続され、コレクタ端子が出力端子に接続され、
エミッタ端子が固定電位端子に接続されることを特徴と
する。
ルにおける第2のNPNバイポーラトランジスタのベー
ス端子が論理を採るN型電界効果トランジスタのソース
端子に接続され、コレクタ端子が出力端子に接続され、
エミッタ端子が固定電位端子に接続されることを特徴と
する。
(5)上記第1項または第2項において、上記第1ON
I’Nバイポーラトランジスタのエミッタ端子と上記第
2のNPNバイポーラトランジスタのコレクタ端子が同
一出力端子に接続されトーテムポール接続されることを
特徴とする。
I’Nバイポーラトランジスタのエミッタ端子と上記第
2のNPNバイポーラトランジスタのコレクタ端子が同
一出力端子に接続されトーテムポール接続されることを
特徴とする。
(6)上記第1項ま、たは第2項に於−て、上記NPN
バイポーラトランジスタのベース端子トエミッタ端子の
間に抵抗が接続されることを特徴とする。
バイポーラトランジスタのベース端子トエミッタ端子の
間に抵抗が接続されることを特徴とする。
本発明はCM″68回路の低消費電流特性及びバイポー
ラ回路の高速動作特性に着目し、両回路を組合せた複合
回路を基本セルとして用い高速で低消at力のゲートア
レイ1S工を得ようとするもので、論理入力ゲート及び
論理構成部を非常に高い入力インピーダンスを持つ0M
O3)ランジスタで構成し、出力段は伝達フンダクタン
スの大きいNPNバイゴーラトランジスタで構成するも
のである。ここでNPNバイポーラトランジスタの駆動
は0MO8回路の出力電流をベース電流として用いるた
め、NPNバイポーラトランジスタの制御は非常に容易
となる。
ラ回路の高速動作特性に着目し、両回路を組合せた複合
回路を基本セルとして用い高速で低消at力のゲートア
レイ1S工を得ようとするもので、論理入力ゲート及び
論理構成部を非常に高い入力インピーダンスを持つ0M
O3)ランジスタで構成し、出力段は伝達フンダクタン
スの大きいNPNバイゴーラトランジスタで構成するも
のである。ここでNPNバイポーラトランジスタの駆動
は0MO8回路の出力電流をベース電流として用いるた
め、NPNバイポーラトランジスタの制御は非常に容易
となる。
以上述べた構成により上記目的を達成するものである。
以下、本発明を実施例により詳細に説明する。
第1図は基本セルの構成例を示すもので、P型電界効果
トランジスタ(以下PMO13と称す)、N型電界効果
トランジスタC以下NMOBと称す)、NPNバイボー
2トランジスタC以下NPNと称す)及びポリシリコン
もしくは拡散層により形成される抵抗より構成されてい
る。
トランジスタ(以下PMO13と称す)、N型電界効果
トランジスタC以下NMOBと称す)、NPNバイボー
2トランジスタC以下NPNと称す)及びポリシリコン
もしくは拡散層により形成される抵抗より構成されてい
る。
第1図に於いて、2はpuoslのゲートを、3ハPM
Of9217)ケ−)を、4はNMO81のゲートを、
5はNMOS 2のゲートを、また6は、抵抗を、7は
NPNlを示すものである。
Of9217)ケ−)を、4はNMO81のゲートを、
5はNMOS 2のゲートを、また6は、抵抗を、7は
NPNlを示すものである。
第2図に2人力N8R回路を示す。
第2図に於いて、8,9は、PMo Sを示し、PMO
i98のソース端子は電源端子200に、2MO38の
ドレイン端子はPMO39のソース端子に、PMO89
のドレイン端子は抵抗12を介して出力端子16に接続
され、PM百88およびPMOS 9のゲート端子は各
々異なる入力端子15および14に接続されている。ま
た図中10.11はNMOSを示し、NM写S10およ
びNMO311の各ソース端子は固定電位端子201に
、各ドレイン端子は出力端子16に接続され、NMτ3
10およヒNM′i5″311の各ケート端子は前記の
興なる入力端子14および15に接続されている。さら
に図中13はNPNを示し、コレクタ端子は電源端子2
00に、ベース端子はPM089のドレイン端子に、エ
ミッタ端子は出力端子16に接続され、前記NPHのベ
ース端子とエミッタ端子は抵抗12により接続されてい
る。
i98のソース端子は電源端子200に、2MO38の
ドレイン端子はPMO39のソース端子に、PMO89
のドレイン端子は抵抗12を介して出力端子16に接続
され、PM百88およびPMOS 9のゲート端子は各
々異なる入力端子15および14に接続されている。ま
た図中10.11はNMOSを示し、NM写S10およ
びNMO311の各ソース端子は固定電位端子201に
、各ドレイン端子は出力端子16に接続され、NMτ3
10およヒNM′i5″311の各ケート端子は前記の
興なる入力端子14および15に接続されている。さら
に図中13はNPNを示し、コレクタ端子は電源端子2
00に、ベース端子はPM089のドレイン端子に、エ
ミッタ端子は出力端子16に接続され、前記NPHのベ
ース端子とエミッタ端子は抵抗12により接続されてい
る。
第2図における論理動作は次の様になる。
まず入力14または15のどちらか一方が′1”レベル
にある時、NM″″oS10,11のどちらかがオンし
ており、出力端子16と固定電位端子201をつなぐ経
路により負荷容量を放電し、出力は@0”レベルとなる
。このとき2MO38゜9のどちらか一方はオフしてお
り、電源端子2゜OとNPNl3のベース端子をつなぐ
経路は切り放された状態となり、NPNl 5のベース
端子とエミッタ端子は共に10”レベルに固定される。
にある時、NM″″oS10,11のどちらかがオンし
ており、出力端子16と固定電位端子201をつなぐ経
路により負荷容量を放電し、出力は@0”レベルとなる
。このとき2MO38゜9のどちらか一方はオフしてお
り、電源端子2゜OとNPNl3のベース端子をつなぐ
経路は切り放された状態となり、NPNl 5のベース
端子とエミッタ端子は共に10”レベルに固定される。
つまり、コレクタ端子には電源端子200に接続されて
いるものの、ベース端子、エミッタ端子間に順方向バイ
アスが加わらず、NPN13はオフ状態となっている。
いるものの、ベース端子、エミッタ端子間に順方向バイ
アスが加わらず、NPN13はオフ状態となっている。
また入力が共にul”レベルにある時、NM3110.
11は共にオンし、またPMOS8.9は共にオフする
ため、上記入力の一方が11″レベルの時と同様の理由
により出力は″O#レベルとなる。
11は共にオンし、またPMOS8.9は共にオフする
ため、上記入力の一方が11″レベルの時と同様の理由
により出力は″O#レベルとなる。
一方入力が共に0”レベルにある時、NMO910、1
1は共にオフし、出力端子16と固定電位端子201を
つなぐ経路は切シ放された状態となる。またPMOS8
.9は共にオンし、電源端子200と出力端子16をつ
なぐ経路により、負荷容量を充電する。このとき、PM
O38,9を流れる電流は、抵抗12を介して負荷容量
を充電するだけでなく、一方ではNPN13のベース電
流としても流れ、ベース端子とエミッタ端子の間に順方
向バイアス状態を形成し、オンする。
1は共にオフし、出力端子16と固定電位端子201を
つなぐ経路は切シ放された状態となる。またPMOS8
.9は共にオンし、電源端子200と出力端子16をつ
なぐ経路により、負荷容量を充電する。このとき、PM
O38,9を流れる電流は、抵抗12を介して負荷容量
を充電するだけでなく、一方ではNPN13のベース電
流としても流れ、ベース端子とエミッタ端子の間に順方
向バイアス状態を形成し、オンする。
このため負荷容量はPMO38,9による充電電流だけ
でな(、NPN15による充電電流をも加え、急速に充
電され、出力は@1”レベルとなる。ここで抵抗12は
、NPNバイポーラトランジスタがオンの時には、負荷
容量に対する充電電流とベース電流を分流させるもので
あり、またNPN/(イボーラトランジスタがオフの時
には、ベースに蓄積した蓄積電荷を引き抜く働きを持つ
。
でな(、NPN15による充電電流をも加え、急速に充
電され、出力は@1”レベルとなる。ここで抵抗12は
、NPNバイポーラトランジスタがオンの時には、負荷
容量に対する充電電流とベース電流を分流させるもので
あり、またNPN/(イボーラトランジスタがオフの時
には、ベースに蓄積した蓄積電荷を引き抜く働きを持つ
。
以上の構成によりN′″6R論理を実現するものである
。
。
本実施例によれば、0M03回路で構成した場合に発生
するPMOSの伝達コンダクタンス低下と、ドレイン寄
生容量の増大に起因するN″’5a’5a回路生を、N
PNバイポーラトランジスタの大きな伝達コンダクタン
スにより補い、高速NOR動作を実現することが可能で
ある。
するPMOSの伝達コンダクタンス低下と、ドレイン寄
生容量の増大に起因するN″’5a’5a回路生を、N
PNバイポーラトランジスタの大きな伝達コンダクタン
スにより補い、高速NOR動作を実現することが可能で
ある。
また、本実施例によれば、0MO8)ランジスタと、N
PNバイポーラトランジスタの最小構成で2人力N”5
″R@路が実現できるので、大規模集積回路を構成する
ことが容易となる。
PNバイポーラトランジスタの最小構成で2人力N”5
″R@路が実現できるので、大規模集積回路を構成する
ことが容易となる。
さらに本実施例によれば、0MO3)7ンジスタによる
高入力インピーダンス回路と、NPNバイポーラトラン
ジスタによる低出力インビーダンス回路が実現でき、こ
の結果低消費電力特性と、高速動作特性を実現できる。
高入力インピーダンス回路と、NPNバイポーラトラン
ジスタによる低出力インビーダンス回路が実現でき、こ
の結果低消費電力特性と、高速動作特性を実現できる。
このバイポーラ・CMτS複今回路を構成するレイアウ
トパターン例を第3図に示す。
トパターン例を第3図に示す。
第3図に於いて、17はコンタクトホールを、18はピ
アホールを示すものであり、入力端子及び出力端子は、
少なくとも2層以上の金属配線により、ピアホールを介
してセル外部と接続されるものである。
アホールを示すものであり、入力端子及び出力端子は、
少なくとも2層以上の金属配線により、ピアホールを介
してセル外部と接続されるものである。
本実施例によれば、0MO3)ランジスタとNPNバイ
ポーラトランジスタによる最小構成のNOR回路を構成
するだけでなく、NPNバイポーラトランジスタを左右
線対称とすることにより、論理結線が容易であり、配線
効率の向上が実現できるものである。
ポーラトランジスタによる最小構成のNOR回路を構成
するだけでなく、NPNバイポーラトランジスタを左右
線対称とすることにより、論理結線が容易であり、配線
効率の向上が実現できるものである。
他の論理回路の実施例を第4図に示す。
第4図は4人力NAND回路の構成例であり、NMOS
直列接続による伝達コンダクタンスの低下とドレイン寄
生容量の増加を補うものである。
直列接続による伝達コンダクタンスの低下とドレイン寄
生容量の増加を補うものである。
NMO8の補正とPMτSの補正という違いはあるが、
直列接続によるMOS)ランジスタの伝達コンダクタン
スの低下を補うという基本概念は前記NOR回路と同様
である。
直列接続によるMOS)ランジスタの伝達コンダクタン
スの低下を補うという基本概念は前記NOR回路と同様
である。
第4図における論理動作は次の様になる。
PMO319,20,21,22は各々ソース端子を1
fi源端子200に接続され、各ドレイン端子は出力端
子33に接続されている。またNMO323,24,2
5,26は各々瞬り合うドレイン端子とソース端子が接
続され、NMO825のドレイン端子は出力端子33に
接続され、uM。
fi源端子200に接続され、各ドレイン端子は出力端
子33に接続されている。またNMO323,24,2
5,26は各々瞬り合うドレイン端子とソース端子が接
続され、NMO825のドレイン端子は出力端子33に
接続され、uM。
S26のソース端子は抵抗27を介して固定電位端子2
01に接続される。またNPN28のコレクタ端子は出
力端子33に接続され、ベース端子&’iNMO326
のソース端子に接続され、エミッタ端子は固定電位端子
201に接続され、ベース端子とエミッタ端子は抵抗2
7により接続されている。さらにPMO322とNMO
s23のゲート端子は入力端子29に、PMOS21
とNMO324のゲート端子は入力端子3oに、PMO
S20とNMO325のゲート端子は入力端子31に、
PMO819とNMO326のゲート端子は入力端子3
2に接続されている。
01に接続される。またNPN28のコレクタ端子は出
力端子33に接続され、ベース端子&’iNMO326
のソース端子に接続され、エミッタ端子は固定電位端子
201に接続され、ベース端子とエミッタ端子は抵抗2
7により接続されている。さらにPMO322とNMO
s23のゲート端子は入力端子29に、PMOS21
とNMO324のゲート端子は入力端子3oに、PMO
S20とNMO325のゲート端子は入力端子31に、
PMO819とNMO326のゲート端子は入力端子3
2に接続されている。
上記構成において、入力29,30,31,52のいず
れか1つが10″レベルの時、出方端子33と電源端子
200をつなぐ経路が開き、負荷容量は充電される。こ
のときNMOS側はオフしており、固定電位端子201
と出力端子53をつなぐ経路は切フ放されており、NP
N28のベースとエミッタを固定電位に定める。このた
めNPN28は、ベース・エミッタ間の順方向バイアス
が無−状態でありオフしている。以上の結果、出力は1
”レベルとなる。
れか1つが10″レベルの時、出方端子33と電源端子
200をつなぐ経路が開き、負荷容量は充電される。こ
のときNMOS側はオフしており、固定電位端子201
と出力端子53をつなぐ経路は切フ放されており、NP
N28のベースとエミッタを固定電位に定める。このた
めNPN28は、ベース・エミッタ間の順方向バイアス
が無−状態でありオフしている。以上の結果、出力は1
”レベルとなる。
また人力29..50,51.32がすべて′″1〃1
〃レベルと、PMOSは全てオフし、電源端子200と
出力端子33をつなぐ経路は切シ放される。−万NMO
Sは全てオンし、固定電位端子201と出力端子33を
つなぐ経路が接続される。この結果、負荷容量に充電さ
れた電荷はNM0823.24,25,26の経路によ
り固定電位端子201へ放電される。この際放電電流は
、抵抗27により分流され、一部の電流はベース電流と
して働き、NPN28のベース・エミッタ間に順方向バ
イアスをかけNPN28をオンさせ、NMO825,2
4,25e26の経路の他に、NPN28による放−電
縫路を開き、急速に放電し、出力を@Omレベルにする
。
〃レベルと、PMOSは全てオフし、電源端子200と
出力端子33をつなぐ経路は切シ放される。−万NMO
Sは全てオンし、固定電位端子201と出力端子33を
つなぐ経路が接続される。この結果、負荷容量に充電さ
れた電荷はNM0823.24,25,26の経路によ
り固定電位端子201へ放電される。この際放電電流は
、抵抗27により分流され、一部の電流はベース電流と
して働き、NPN28のベース・エミッタ間に順方向バ
イアスをかけNPN28をオンさせ、NMO825,2
4,25e26の経路の他に、NPN28による放−電
縫路を開き、急速に放電し、出力を@Omレベルにする
。
本実施例によれば、oMosトランジスタとNPNバイ
ポーラトランジスタによる最小構成のNAND回路を構
成できる。
ポーラトランジスタによる最小構成のNAND回路を構
成できる。
こノハイボーラ・CMO3複合回路による4人力NAN
D回路のレイアウトパターン例を第5図に示す。
D回路のレイアウトパターン例を第5図に示す。
さらに他の実施例を第6図に示す。
第6図はトーテムl一層出力形2人力NAND回路を示
すものであり、第7図はトーテムポール出力形2入力N
OR回路のレイアウトパターン例を示すものである。
すものであり、第7図はトーテムポール出力形2入力N
OR回路のレイアウトパターン例を示すものである。
上記の本実施例によれば、出力段がNPNバイポーラト
ランジスタによるトーテムポールで構成されるため、負
荷容量が大きくなっても高速動作が可能となる。
ランジスタによるトーテムポールで構成されるため、負
荷容量が大きくなっても高速動作が可能となる。
以上述べたように本発明によれば、0MO8)ランジス
タによる高入力インピーダンス回路を構成でき、低消費
電力特性を実現するだけでなく、NPNバイポーラトラ
ンジスタによる低出力インピーダンス回路を構成でき、
高速動作特性を実現するという効果を有する。
タによる高入力インピーダンス回路を構成でき、低消費
電力特性を実現するだけでなく、NPNバイポーラトラ
ンジスタによる低出力インピーダンス回路を構成でき、
高速動作特性を実現するという効果を有する。
また本発明によれば、トーテムポール出力だけでな(、
MOS)ランジスタの伝達コンダクタンス補正回路とし
てNPNバイポーラトランジスタを使用でき、負荷容量
による遅延特性の改善だけでな(、MOS)ランジスタ
の直列接続に起因する伝達コンダクタンス低下による遅
延特性をも改善しつるという効果を有する。
MOS)ランジスタの伝達コンダクタンス補正回路とし
てNPNバイポーラトランジスタを使用でき、負荷容量
による遅延特性の改善だけでな(、MOS)ランジスタ
の直列接続に起因する伝達コンダクタンス低下による遅
延特性をも改善しつるという効果を有する。
さらに本発明によれば、基本セルを2つのPMOSと、
2つのNMO3と、1つのNPNという素子により構成
できる為、非常に小さい基本セルを実現でき、大規模集
積回路を容易に構成しうるという効果を有する。
2つのNMO3と、1つのNPNという素子により構成
できる為、非常に小さい基本セルを実現でき、大規模集
積回路を容易に構成しうるという効果を有する。
さらに本発明によれば、基本セルは左右対称の構成であ
り、論理配線時にミラー反転配置を実現でき配線効率の
向上という効果を有する。
り、論理配線時にミラー反転配置を実現でき配線効率の
向上という効果を有する。
第1図は本発明の半導体集積回路装置の一実施例を示す
基本セル構成図。 第2図は本発明の半導体集積回路装置の一実施例を示す
2人力N百R回路図。 第3図は第2図を実現するためのレイアウトパターン図
。 第4図は本発明の半導体集積回路装置の一実施例を示す
4人力NAND回路図。 第5図は第4図を実現するためのレイアウトパターン図
。 第6図は本発明の半導体集積回路装置の一実施例を示す
トーテムポール出力形2人力NAND回路図。 第7図は本発明の半導体集積回路装置の−実施例を示す
トーテムポール出力形2入力NOR回路のレイアウトパ
ターン図。 2.3,8,9,19,20,21.22゜55.54
.44.45−=・PMO84,5,10,11,25
,24,25゜26.55,36,46.47・・・・
・・NMO87,15,2B、57.38.4B、49
・・・・・・・・・・・・ NPN 6.12,27,39,40,50,51・・・・・・
・・・・・・抵 抗 14.15,29,30,51.!52,41゜42・
・・・・・入力端子 200・・・・・・電源端子 201・・・・・・固定電位端子 16.35.45・・・・・・出力端子17・・・・・
・コンタクトホール 18・・・・・・ピアホール 以上 出願人 セイコーエプソン株式会社 艙1山 ’1.31¥X 14B啼5色 葛6S 算7Q
基本セル構成図。 第2図は本発明の半導体集積回路装置の一実施例を示す
2人力N百R回路図。 第3図は第2図を実現するためのレイアウトパターン図
。 第4図は本発明の半導体集積回路装置の一実施例を示す
4人力NAND回路図。 第5図は第4図を実現するためのレイアウトパターン図
。 第6図は本発明の半導体集積回路装置の一実施例を示す
トーテムポール出力形2人力NAND回路図。 第7図は本発明の半導体集積回路装置の−実施例を示す
トーテムポール出力形2入力NOR回路のレイアウトパ
ターン図。 2.3,8,9,19,20,21.22゜55.54
.44.45−=・PMO84,5,10,11,25
,24,25゜26.55,36,46.47・・・・
・・NMO87,15,2B、57.38.4B、49
・・・・・・・・・・・・ NPN 6.12,27,39,40,50,51・・・・・・
・・・・・・抵 抗 14.15,29,30,51.!52,41゜42・
・・・・・入力端子 200・・・・・・電源端子 201・・・・・・固定電位端子 16.35.45・・・・・・出力端子17・・・・・
・コンタクトホール 18・・・・・・ピアホール 以上 出願人 セイコーエプソン株式会社 艙1山 ’1.31¥X 14B啼5色 葛6S 算7Q
Claims (6)
- (1)マスタスライス方式のゲートアレイLSIにおい
て、各種論理ゲートを構成する基本セルが、論理ゲート
の出力段を構成するバイポーラトランジスタとバイポー
ラトランジスタを駆動すると共に論理を採るCM@O@
Sトランジスタから成ることを特徴とする半導体集積回
路装置。 - (2)基本セルとして、ゲートが第1の入力端子に接続
される第1のP型電界効果トランジスタと、ゲートが上
記入力端子に接続される第1のN型電界効果トランジス
タと、ゲートが第2の入力端子に接続される第2のP型
電界効果トランジスタと、ゲートが上記入力端子に接続
される第2のN型電界効果トランジスタと、ベース・コ
レクタ・エミッタの各端子が各々プログラマブル配線さ
れる第1のNPNバイポーラトランジスタを具備するこ
とを特徴とする特許請求の範囲第1項に記載される半導
体集積回路装置。 - (3)第1の基本セルにおける第1のNPNバイポーラ
トランジスタのベース端子が論理を採るP型電界効果ト
ランジスタのドレイン端子に接続され、コレクタ端子が
電源端子に接続され、エミッタ端子が出力端子に接続さ
れることを特徴とする特許請求の範囲第1項または第2
項に記載される半導体集積回路装置。 - (4)第2の基本セルにおける第2のNPNバイポーラ
トランジスタのベース端子が論理を採るN型電界効果ト
ランジスタのソース端子に接続され、コレクタ端子が出
力端子に接続され、エミッタ端子が固定電位端子に接続
されることを特徴とする特許請求の範囲第1項または第
2項に記載される半導体集積回路装置。 - (5)上記第1のNPNバイポーラトランジスタのエミ
ッタ端子と上記第2のNPNバイポーラトランジスタの
コレクタ端子が同一出力端子に接続されトーテムポール
接続されることを特徴とする特許請求の範囲第1項また
は第2項に記載される半導体集積回路装置。 - (6)上記NPNバイポーラトランジスタのベース端子
とエミッタ端子の間に抵抗が接続されることを特徴とす
る特許請求の範囲第1項または第2項に記載される半導
体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61297907A JPS63150935A (ja) | 1986-12-15 | 1986-12-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61297907A JPS63150935A (ja) | 1986-12-15 | 1986-12-15 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63150935A true JPS63150935A (ja) | 1988-06-23 |
Family
ID=17852638
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61297907A Pending JPS63150935A (ja) | 1986-12-15 | 1986-12-15 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63150935A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5072285A (en) * | 1989-02-23 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having region for forming complementary field effect transistors and region for forming bipolar transistors |
-
1986
- 1986-12-15 JP JP61297907A patent/JPS63150935A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5072285A (en) * | 1989-02-23 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having region for forming complementary field effect transistors and region for forming bipolar transistors |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0175501B1 (en) | Delay circuit for gate-array lsi | |
JP2016192560A (ja) | 複数のプログラマブル領域を有するゲートアレイ構造 | |
JPH02268439A (ja) | 半導体集積回路装置 | |
US5378941A (en) | Bipolar transistor MOS transistor hybrid semiconductor integrated circuit device | |
US5404035A (en) | Multi-voltage-level master-slice integrated circuit | |
JPS61218159A (ja) | 半導体集積回路装置 | |
JP2806335B2 (ja) | 論理回路及びこれを用いた半導体集積回路 | |
JPS63150935A (ja) | 半導体集積回路装置 | |
JP2749185B2 (ja) | 複合論理回路 | |
JPH0818021A (ja) | ゲートアレイ型集積回路 | |
US3610949A (en) | Circuit for performing logic functions | |
JPS5939060A (ja) | 半導体集積回路装置 | |
JPS6154712A (ja) | 半導体集積回路装置 | |
JPH023279A (ja) | 相補型misマスタスライスlsiの基本セル | |
JP2852051B2 (ja) | 相補型クロックドナンド回路 | |
JP3863267B2 (ja) | 半導体集積回路、マクロセル、基本セルおよびトランジスタアレイ | |
US6943584B2 (en) | Programmable semiconductor device including universal logic modules coping with as many user inverters | |
JPH0316261A (ja) | 半導体装置 | |
JP2679615B2 (ja) | 半導体集積回路装置 | |
JPH1187665A (ja) | 半導体集積回路 | |
JPS6388840A (ja) | マスタスライス集積回路 | |
JPH0863514A (ja) | ビットスライスレイアウトセル | |
JPH03231462A (ja) | 半導体集積回路 | |
JP2524027B2 (ja) | 半導体集積回路装置 | |
JPH04355956A (ja) | 半導体集積回路装置 |