JPS63150935A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63150935A JPS63150935A JP61297907A JP29790786A JPS63150935A JP S63150935 A JPS63150935 A JP S63150935A JP 61297907 A JP61297907 A JP 61297907A JP 29790786 A JP29790786 A JP 29790786A JP S63150935 A JPS63150935 A JP S63150935A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Engineering & Computer Science (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体大規模集積回路に係り、特に、０ＭＯ３
）ランジスタ及びバイポーラトランジスタから成る高速
で低消ｇｔ電力のゲートアレイＬＳＩに関する。
）ランジスタ及びバイポーラトランジスタから成る高速
で低消ｇｔ電力のゲートアレイＬＳＩに関する。
本発明は０ＭＯ８）ランジスタ及びＮ’ＰＮバイポーラ
トランジスタから成るゲートアレイＬＳＩにおいて、基
本セ＾°を２人カゲー）ＯＭＯＳ ）？ンジスタとＩＮ
ＰＮバイポーラトランジスタで構成し、論理ゲートの出
力段を構成するバイポーラトランジスタとバイポーラト
ランジスタを駆動すると共に論理を採る０ＭＯ３）ラン
ジスタを論理接続し、ｃＭｏｓゲートアレイ１３工の低
消費電力特性とバイポーラゲートアレイＬＳＩを供給す
るものである。
トランジスタから成るゲートアレイＬＳＩにおいて、基
本セ＾°を２人カゲー）ＯＭＯＳ ）？ンジスタとＩＮ
ＰＮバイポーラトランジスタで構成し、論理ゲートの出
力段を構成するバイポーラトランジスタとバイポーラト
ランジスタを駆動すると共に論理を採る０ＭＯ３）ラン
ジスタを論理接続し、ｃＭｏｓゲートアレイ１３工の低
消費電力特性とバイポーラゲートアレイＬＳＩを供給す
るものである。
ゲートアレイＬＳＩは、ＬＳＩを製造する時に用いる１
０数枚のホトマスクのうちで配線に相当するマスクのみ
を開発品種に応じて作成し、所望の電気回路動作を有す
るＬＳＩを短期でかつ安価に製造するものである。ゲー
トアレイＩ、Ｓ工はチップ外局にポンディングパッド及
び入出力回路を有し、内部にはトランジスタ等の素子よ
り成る基本セルをマトリクス状に配し、所望の電気回路
動作を得るために隣接した基本セルを結線し、ＮＡＮＤ
ゲートやフリップフロップ等の電気的論理回路を構成し
、複数個の１４気的論理回路を論理図に従って結線する
ことにより１つのＬＳＩを構成するものである。
０数枚のホトマスクのうちで配線に相当するマスクのみ
を開発品種に応じて作成し、所望の電気回路動作を有す
るＬＳＩを短期でかつ安価に製造するものである。ゲー
トアレイＩ、Ｓ工はチップ外局にポンディングパッド及
び入出力回路を有し、内部にはトランジスタ等の素子よ
り成る基本セルをマトリクス状に配し、所望の電気回路
動作を得るために隣接した基本セルを結線し、ＮＡＮＤ
ゲートやフリップフロップ等の電気的論理回路を構成し
、複数個の１４気的論理回路を論理図に従って結線する
ことにより１つのＬＳＩを構成するものである。
従来のＣＭ’″′ＯＳゲートアレイＬ３工では、基本セ
ルは０ＭＯ３）ランジスタから構成され、それ故ＣＭＯ
３回路の特徴である低消費電力特性を持つ大規模集積回
路装置として使用されてきた。
ルは０ＭＯ３）ランジスタから構成され、それ故ＣＭＯ
３回路の特徴である低消費電力特性を持つ大規模集積回
路装置として使用されてきた。
しかしＭＯＳ）ランジスタは伝達コンダクタンスが小さ
く、負荷容慧が大きい場合又はトランジスタがシリアル
に接続されドレイン寄生容量が大きい場合には、充放電
に時間がかかり伝達スピードが遅くなるという欠点があ
った。
く、負荷容慧が大きい場合又はトランジスタがシリアル
に接続されドレイン寄生容量が大きい場合には、充放電
に時間がかかり伝達スピードが遅くなるという欠点があ
った。
また従来のバイポーラゲートアレイＬＳＩでは、基本セ
ルはバイポーラトランジスタ及び抵抗から構成され、バ
イポーラ回路の特徴である伝達コンダクタンスの大きさ
から高速集積回路装置として使用されてきた。しかしバ
イポーラトランジスタ回路は、その回路構成および動作
から定常的に電流を流す回路であり、大電流を低インピ
ーダンス回路に流しこんだり流れ出したりするので消費
電力が大きいという欠点があった。
ルはバイポーラトランジスタ及び抵抗から構成され、バ
イポーラ回路の特徴である伝達コンダクタンスの大きさ
から高速集積回路装置として使用されてきた。しかしバ
イポーラトランジスタ回路は、その回路構成および動作
から定常的に電流を流す回路であり、大電流を低インピ
ーダンス回路に流しこんだり流れ出したりするので消費
電力が大きいという欠点があった。
本発明の目的は、以上述べてきた０Ｍ０Ｓゲートアレイ
ＬＳＩの低速動作及びバイポーラゲートアレイＬＳＩの
大消費電力という欠点を補い、高速で低消費電力のゲー
トアレイＩｓ工を提供することにある。
ＬＳＩの低速動作及びバイポーラゲートアレイＬＳＩの
大消費電力という欠点を補い、高速で低消費電力のゲー
トアレイＩｓ工を提供することにある。
本発明の半導体集積回路装置は、
（１） マスタースライス方式のゲートアレイＬＳＩ
に於いて、各種論論理ゲートを構成する基本セルが、論
理ゲートの出力段を構成するバイポーラトランジスタと
バイポーラトランジスタを駆動すると共に論理を採る０
ＭＯ３）ランジスタから成ることを特徴とする。
に於いて、各種論論理ゲートを構成する基本セルが、論
理ゲートの出力段を構成するバイポーラトランジスタと
バイポーラトランジスタを駆動すると共に論理を採る０
ＭＯ３）ランジスタから成ることを特徴とする。
（２） 前記第１項に於いて、基本セルとして、ゲー
トが第１の入力端子に接続される第１のＰ型電界効果ト
ランジスタと、ゲートが上記入力端子に接続される第１
のＮ型電界効果トランジスタと、ベース・コレクタ・エ
ミッタの各端子が各々プログラマブル配線される第１の
ＮＰＮバイポーラトランジスタを具備することを特徴と
する特（３）上記第１項または第２項に於いて、第１の
基本セルにおける第１のＮＰＮバイポーラトランジスタ
のベース端子が論理を採るＰ型電界効果トランジスタの
ドレイン端子に接続され、コレクタ端子が電源端子に接
続され、エミッタ端子が出力端子に接続されることを特
徴とする。
トが第１の入力端子に接続される第１のＰ型電界効果ト
ランジスタと、ゲートが上記入力端子に接続される第１
のＮ型電界効果トランジスタと、ベース・コレクタ・エ
ミッタの各端子が各々プログラマブル配線される第１の
ＮＰＮバイポーラトランジスタを具備することを特徴と
する特（３）上記第１項または第２項に於いて、第１の
基本セルにおける第１のＮＰＮバイポーラトランジスタ
のベース端子が論理を採るＰ型電界効果トランジスタの
ドレイン端子に接続され、コレクタ端子が電源端子に接
続され、エミッタ端子が出力端子に接続されることを特
徴とする。
（４）上記第１項または第２項に於いて、第２の基本セ
ルにおける第２のＮＰＮバイポーラトランジスタのベー
ス端子が論理を採るＮ型電界効果トランジスタのソース
端子に接続され、コレクタ端子が出力端子に接続され、
エミッタ端子が固定電位端子に接続されることを特徴と
する。
ルにおける第２のＮＰＮバイポーラトランジスタのベー
ス端子が論理を採るＮ型電界効果トランジスタのソース
端子に接続され、コレクタ端子が出力端子に接続され、
エミッタ端子が固定電位端子に接続されることを特徴と
する。
（５）上記第１項または第２項において、上記第１ＯＮ
Ｉ’Ｎバイポーラトランジスタのエミッタ端子と上記第
２のＮＰＮバイポーラトランジスタのコレクタ端子が同
一出力端子に接続されトーテムポール接続されることを
特徴とする。
Ｉ’Ｎバイポーラトランジスタのエミッタ端子と上記第
２のＮＰＮバイポーラトランジスタのコレクタ端子が同
一出力端子に接続されトーテムポール接続されることを
特徴とする。
（６）上記第１項ま、たは第２項に於−て、上記ＮＰＮ
バイポーラトランジスタのベース端子トエミッタ端子の
間に抵抗が接続されることを特徴とする。
バイポーラトランジスタのベース端子トエミッタ端子の
間に抵抗が接続されることを特徴とする。
本発明はＣＭ″６８回路の低消費電流特性及びバイポー
ラ回路の高速動作特性に着目し、両回路を組合せた複合
回路を基本セルとして用い高速で低消ａｔ力のゲートア
レイ１Ｓ工を得ようとするもので、論理入力ゲート及び
論理構成部を非常に高い入力インピーダンスを持つ０Ｍ
Ｏ３）ランジスタで構成し、出力段は伝達フンダクタン
スの大きいＮＰＮバイゴーラトランジスタで構成するも
のである。ここでＮＰＮバイポーラトランジスタの駆動
は０ＭＯ８回路の出力電流をベース電流として用いるた
め、ＮＰＮバイポーラトランジスタの制御は非常に容易
となる。
ラ回路の高速動作特性に着目し、両回路を組合せた複合
回路を基本セルとして用い高速で低消ａｔ力のゲートア
レイ１Ｓ工を得ようとするもので、論理入力ゲート及び
論理構成部を非常に高い入力インピーダンスを持つ０Ｍ
Ｏ３）ランジスタで構成し、出力段は伝達フンダクタン
スの大きいＮＰＮバイゴーラトランジスタで構成するも
のである。ここでＮＰＮバイポーラトランジスタの駆動
は０ＭＯ８回路の出力電流をベース電流として用いるた
め、ＮＰＮバイポーラトランジスタの制御は非常に容易
となる。
以上述べた構成により上記目的を達成するものである。
以下、本発明を実施例により詳細に説明する。
第１図は基本セルの構成例を示すもので、Ｐ型電界効果
トランジスタ（以下ＰＭＯ１３と称す）、Ｎ型電界効果
トランジスタＣ以下ＮＭＯＢと称す）、ＮＰＮバイボー
２トランジスタＣ以下ＮＰＮと称す）及びポリシリコン
もしくは拡散層により形成される抵抗より構成されてい
る。
トランジスタ（以下ＰＭＯ１３と称す）、Ｎ型電界効果
トランジスタＣ以下ＮＭＯＢと称す）、ＮＰＮバイボー
２トランジスタＣ以下ＮＰＮと称す）及びポリシリコン
もしくは拡散層により形成される抵抗より構成されてい
る。
第１図に於いて、２はｐｕｏｓｌのゲートを、３ハＰＭ
Ｏｆ９２１７）ケ−）を、４はＮＭＯ８１のゲートを、
５はＮＭＯＳ ２のゲートを、また６は、抵抗を、７は
ＮＰＮｌを示すものである。
Ｏｆ９２１７）ケ−）を、４はＮＭＯ８１のゲートを、
５はＮＭＯＳ ２のゲートを、また６は、抵抗を、７は
ＮＰＮｌを示すものである。
第２図に２人力Ｎ８Ｒ回路を示す。
第２図に於いて、８，９は、ＰＭｏ Ｓを示し、ＰＭＯ
ｉ９８のソース端子は電源端子２００に、２ＭＯ３８の
ドレイン端子はＰＭＯ３９のソース端子に、ＰＭＯ８９
のドレイン端子は抵抗１２を介して出力端子１６に接続
され、ＰＭ百８８およびＰＭＯＳ ９のゲート端子は各
々異なる入力端子１５および１４に接続されている。ま
た図中１０．１１はＮＭＯＳを示し、ＮＭ写Ｓ１０およ
びＮＭＯ３１１の各ソース端子は固定電位端子２０１に
、各ドレイン端子は出力端子１６に接続され、ＮＭτ３
１０およヒＮＭ′ｉ５″３１１の各ケート端子は前記の
興なる入力端子１４および１５に接続されている。さら
に図中１３はＮＰＮを示し、コレクタ端子は電源端子２
００に、ベース端子はＰＭ０８９のドレイン端子に、エ
ミッタ端子は出力端子１６に接続され、前記ＮＰＨのベ
ース端子とエミッタ端子は抵抗１２により接続されてい
る。
ｉ９８のソース端子は電源端子２００に、２ＭＯ３８の
ドレイン端子はＰＭＯ３９のソース端子に、ＰＭＯ８９
のドレイン端子は抵抗１２を介して出力端子１６に接続
され、ＰＭ百８８およびＰＭＯＳ ９のゲート端子は各
々異なる入力端子１５および１４に接続されている。ま
た図中１０．１１はＮＭＯＳを示し、ＮＭ写Ｓ１０およ
びＮＭＯ３１１の各ソース端子は固定電位端子２０１に
、各ドレイン端子は出力端子１６に接続され、ＮＭτ３
１０およヒＮＭ′ｉ５″３１１の各ケート端子は前記の
興なる入力端子１４および１５に接続されている。さら
に図中１３はＮＰＮを示し、コレクタ端子は電源端子２
００に、ベース端子はＰＭ０８９のドレイン端子に、エ
ミッタ端子は出力端子１６に接続され、前記ＮＰＨのベ
ース端子とエミッタ端子は抵抗１２により接続されてい
る。
第２図における論理動作は次の様になる。
まず入力１４または１５のどちらか一方が′１”レベル
にある時、ＮＭ″″ｏＳ１０，１１のどちらかがオンし
ており、出力端子１６と固定電位端子２０１をつなぐ経
路により負荷容量を放電し、出力は＠０”レベルとなる
。このとき２ＭＯ３８゜９のどちらか一方はオフしてお
り、電源端子２゜ＯとＮＰＮｌ３のベース端子をつなぐ
経路は切り放された状態となり、ＮＰＮｌ ５のベース
端子とエミッタ端子は共に１０”レベルに固定される。
にある時、ＮＭ″″ｏＳ１０，１１のどちらかがオンし
ており、出力端子１６と固定電位端子２０１をつなぐ経
路により負荷容量を放電し、出力は＠０”レベルとなる
。このとき２ＭＯ３８゜９のどちらか一方はオフしてお
り、電源端子２゜ＯとＮＰＮｌ３のベース端子をつなぐ
経路は切り放された状態となり、ＮＰＮｌ ５のベース
端子とエミッタ端子は共に１０”レベルに固定される。
つまり、コレクタ端子には電源端子２００に接続されて
いるものの、ベース端子、エミッタ端子間に順方向バイ
アスが加わらず、ＮＰＮ１３はオフ状態となっている。
いるものの、ベース端子、エミッタ端子間に順方向バイ
アスが加わらず、ＮＰＮ１３はオフ状態となっている。
また入力が共にｕｌ”レベルにある時、ＮＭ３１１０．
１１は共にオンし、またＰＭＯＳ８．９は共にオフする
ため、上記入力の一方が１１″レベルの時と同様の理由
により出力は″Ｏ＃レベルとなる。
１１は共にオンし、またＰＭＯＳ８．９は共にオフする
ため、上記入力の一方が１１″レベルの時と同様の理由
により出力は″Ｏ＃レベルとなる。
一方入力が共に０”レベルにある時、ＮＭＯ９１０、１
１は共にオフし、出力端子１６と固定電位端子２０１を
つなぐ経路は切シ放された状態となる。またＰＭＯＳ８
．９は共にオンし、電源端子２００と出力端子１６をつ
なぐ経路により、負荷容量を充電する。このとき、ＰＭ
Ｏ３８，９を流れる電流は、抵抗１２を介して負荷容量
を充電するだけでなく、一方ではＮＰＮ１３のベース電
流としても流れ、ベース端子とエミッタ端子の間に順方
向バイアス状態を形成し、オンする。
１は共にオフし、出力端子１６と固定電位端子２０１を
つなぐ経路は切シ放された状態となる。またＰＭＯＳ８
．９は共にオンし、電源端子２００と出力端子１６をつ
なぐ経路により、負荷容量を充電する。このとき、ＰＭ
Ｏ３８，９を流れる電流は、抵抗１２を介して負荷容量
を充電するだけでなく、一方ではＮＰＮ１３のベース電
流としても流れ、ベース端子とエミッタ端子の間に順方
向バイアス状態を形成し、オンする。
このため負荷容量はＰＭＯ３８，９による充電電流だけ
でな（、ＮＰＮ１５による充電電流をも加え、急速に充
電され、出力は＠１”レベルとなる。ここで抵抗１２は
、ＮＰＮバイポーラトランジスタがオンの時には、負荷
容量に対する充電電流とベース電流を分流させるもので
あり、またＮＰＮ／（イボーラトランジスタがオフの時
には、ベースに蓄積した蓄積電荷を引き抜く働きを持つ
。
でな（、ＮＰＮ１５による充電電流をも加え、急速に充
電され、出力は＠１”レベルとなる。ここで抵抗１２は
、ＮＰＮバイポーラトランジスタがオンの時には、負荷
容量に対する充電電流とベース電流を分流させるもので
あり、またＮＰＮ／（イボーラトランジスタがオフの時
には、ベースに蓄積した蓄積電荷を引き抜く働きを持つ
。
以上の構成によりＮ′″６Ｒ論理を実現するものである
。
。
本実施例によれば、０Ｍ０３回路で構成した場合に発生
するＰＭＯＳの伝達コンダクタンス低下と、ドレイン寄
生容量の増大に起因するＮ″’５ａ’５ａ回路生を、Ｎ
ＰＮバイポーラトランジスタの大きな伝達コンダクタン
スにより補い、高速ＮＯＲ動作を実現することが可能で
ある。
するＰＭＯＳの伝達コンダクタンス低下と、ドレイン寄
生容量の増大に起因するＮ″’５ａ’５ａ回路生を、Ｎ
ＰＮバイポーラトランジスタの大きな伝達コンダクタン
スにより補い、高速ＮＯＲ動作を実現することが可能で
ある。
また、本実施例によれば、０ＭＯ８）ランジスタと、Ｎ
ＰＮバイポーラトランジスタの最小構成で２人力Ｎ”５
″Ｒ＠路が実現できるので、大規模集積回路を構成する
ことが容易となる。
ＰＮバイポーラトランジスタの最小構成で２人力Ｎ”５
″Ｒ＠路が実現できるので、大規模集積回路を構成する
ことが容易となる。
さらに本実施例によれば、０ＭＯ３）７ンジスタによる
高入力インピーダンス回路と、ＮＰＮバイポーラトラン
ジスタによる低出力インビーダンス回路が実現でき、こ
の結果低消費電力特性と、高速動作特性を実現できる。
高入力インピーダンス回路と、ＮＰＮバイポーラトラン
ジスタによる低出力インビーダンス回路が実現でき、こ
の結果低消費電力特性と、高速動作特性を実現できる。
このバイポーラ・ＣＭτＳ複今回路を構成するレイアウ
トパターン例を第３図に示す。
トパターン例を第３図に示す。
第３図に於いて、１７はコンタクトホールを、１８はピ
アホールを示すものであり、入力端子及び出力端子は、
少なくとも２層以上の金属配線により、ピアホールを介
してセル外部と接続されるものである。
アホールを示すものであり、入力端子及び出力端子は、
少なくとも２層以上の金属配線により、ピアホールを介
してセル外部と接続されるものである。
本実施例によれば、０ＭＯ３）ランジスタとＮＰＮバイ
ポーラトランジスタによる最小構成のＮＯＲ回路を構成
するだけでなく、ＮＰＮバイポーラトランジスタを左右
線対称とすることにより、論理結線が容易であり、配線
効率の向上が実現できるものである。
ポーラトランジスタによる最小構成のＮＯＲ回路を構成
するだけでなく、ＮＰＮバイポーラトランジスタを左右
線対称とすることにより、論理結線が容易であり、配線
効率の向上が実現できるものである。
他の論理回路の実施例を第４図に示す。
第４図は４人力ＮＡＮＤ回路の構成例であり、ＮＭＯＳ
直列接続による伝達コンダクタンスの低下とドレイン寄
生容量の増加を補うものである。
直列接続による伝達コンダクタンスの低下とドレイン寄
生容量の増加を補うものである。
ＮＭＯ８の補正とＰＭτＳの補正という違いはあるが、
直列接続によるＭＯＳ）ランジスタの伝達コンダクタン
スの低下を補うという基本概念は前記ＮＯＲ回路と同様
である。
直列接続によるＭＯＳ）ランジスタの伝達コンダクタン
スの低下を補うという基本概念は前記ＮＯＲ回路と同様
である。
第４図における論理動作は次の様になる。
ＰＭＯ３１９，２０，２１，２２は各々ソース端子を１
ｆｉ源端子２００に接続され、各ドレイン端子は出力端
子３３に接続されている。またＮＭＯ３２３，２４，２
５，２６は各々瞬り合うドレイン端子とソース端子が接
続され、ＮＭＯ８２５のドレイン端子は出力端子３３に
接続され、ｕＭ。
ｆｉ源端子２００に接続され、各ドレイン端子は出力端
子３３に接続されている。またＮＭＯ３２３，２４，２
５，２６は各々瞬り合うドレイン端子とソース端子が接
続され、ＮＭＯ８２５のドレイン端子は出力端子３３に
接続され、ｕＭ。
Ｓ２６のソース端子は抵抗２７を介して固定電位端子２
０１に接続される。またＮＰＮ２８のコレクタ端子は出
力端子３３に接続され、ベース端子＆’ｉＮＭＯ３２６
のソース端子に接続され、エミッタ端子は固定電位端子
２０１に接続され、ベース端子とエミッタ端子は抵抗２
７により接続されている。さらにＰＭＯ３２２とＮＭＯ
ｓ２３のゲート端子は入力端子２９に、ＰＭＯＳ２１
とＮＭＯ３２４のゲート端子は入力端子３ｏに、ＰＭＯ
Ｓ２０とＮＭＯ３２５のゲート端子は入力端子３１に、
ＰＭＯ８１９とＮＭＯ３２６のゲート端子は入力端子３
２に接続されている。
０１に接続される。またＮＰＮ２８のコレクタ端子は出
力端子３３に接続され、ベース端子＆’ｉＮＭＯ３２６
のソース端子に接続され、エミッタ端子は固定電位端子
２０１に接続され、ベース端子とエミッタ端子は抵抗２
７により接続されている。さらにＰＭＯ３２２とＮＭＯ
ｓ２３のゲート端子は入力端子２９に、ＰＭＯＳ２１
とＮＭＯ３２４のゲート端子は入力端子３ｏに、ＰＭＯ
Ｓ２０とＮＭＯ３２５のゲート端子は入力端子３１に、
ＰＭＯ８１９とＮＭＯ３２６のゲート端子は入力端子３
２に接続されている。
上記構成において、入力２９，３０，３１，５２のいず
れか１つが１０″レベルの時、出方端子３３と電源端子
２００をつなぐ経路が開き、負荷容量は充電される。こ
のときＮＭＯＳ側はオフしており、固定電位端子２０１
と出力端子５３をつなぐ経路は切フ放されており、ＮＰ
Ｎ２８のベースとエミッタを固定電位に定める。このた
めＮＰＮ２８は、ベース・エミッタ間の順方向バイアス
が無−状態でありオフしている。以上の結果、出力は１
”レベルとなる。
れか１つが１０″レベルの時、出方端子３３と電源端子
２００をつなぐ経路が開き、負荷容量は充電される。こ
のときＮＭＯＳ側はオフしており、固定電位端子２０１
と出力端子５３をつなぐ経路は切フ放されており、ＮＰ
Ｎ２８のベースとエミッタを固定電位に定める。このた
めＮＰＮ２８は、ベース・エミッタ間の順方向バイアス
が無−状態でありオフしている。以上の結果、出力は１
”レベルとなる。
また人力２９．．５０，５１．３２がすべて′″１〃１
〃レベルと、ＰＭＯＳは全てオフし、電源端子２００と
出力端子３３をつなぐ経路は切シ放される。−万ＮＭＯ
Ｓは全てオンし、固定電位端子２０１と出力端子３３を
つなぐ経路が接続される。この結果、負荷容量に充電さ
れた電荷はＮＭ０８２３．２４，２５，２６の経路によ
り固定電位端子２０１へ放電される。この際放電電流は
、抵抗２７により分流され、一部の電流はベース電流と
して働き、ＮＰＮ２８のベース・エミッタ間に順方向バ
イアスをかけＮＰＮ２８をオンさせ、ＮＭＯ８２５，２
４，２５ｅ２６の経路の他に、ＮＰＮ２８による放−電
縫路を開き、急速に放電し、出力を＠Ｏｍレベルにする
。
〃レベルと、ＰＭＯＳは全てオフし、電源端子２００と
出力端子３３をつなぐ経路は切シ放される。−万ＮＭＯ
Ｓは全てオンし、固定電位端子２０１と出力端子３３を
つなぐ経路が接続される。この結果、負荷容量に充電さ
れた電荷はＮＭ０８２３．２４，２５，２６の経路によ
り固定電位端子２０１へ放電される。この際放電電流は
、抵抗２７により分流され、一部の電流はベース電流と
して働き、ＮＰＮ２８のベース・エミッタ間に順方向バ
イアスをかけＮＰＮ２８をオンさせ、ＮＭＯ８２５，２
４，２５ｅ２６の経路の他に、ＮＰＮ２８による放−電
縫路を開き、急速に放電し、出力を＠Ｏｍレベルにする
。
本実施例によれば、ｏＭｏｓトランジスタとＮＰＮバイ
ポーラトランジスタによる最小構成のＮＡＮＤ回路を構
成できる。
ポーラトランジスタによる最小構成のＮＡＮＤ回路を構
成できる。
こノハイボーラ・ＣＭＯ３複合回路による４人力ＮＡＮ
Ｄ回路のレイアウトパターン例を第５図に示す。
Ｄ回路のレイアウトパターン例を第５図に示す。
さらに他の実施例を第６図に示す。
第６図はトーテムｌ一層出力形２人力ＮＡＮＤ回路を示
すものであり、第７図はトーテムポール出力形２入力Ｎ
ＯＲ回路のレイアウトパターン例を示すものである。
すものであり、第７図はトーテムポール出力形２入力Ｎ
ＯＲ回路のレイアウトパターン例を示すものである。
上記の本実施例によれば、出力段がＮＰＮバイポーラト
ランジスタによるトーテムポールで構成されるため、負
荷容量が大きくなっても高速動作が可能となる。
ランジスタによるトーテムポールで構成されるため、負
荷容量が大きくなっても高速動作が可能となる。
以上述べたように本発明によれば、０ＭＯ８）ランジス
タによる高入力インピーダンス回路を構成でき、低消費
電力特性を実現するだけでなく、ＮＰＮバイポーラトラ
ンジスタによる低出力インピーダンス回路を構成でき、
高速動作特性を実現するという効果を有する。
タによる高入力インピーダンス回路を構成でき、低消費
電力特性を実現するだけでなく、ＮＰＮバイポーラトラ
ンジスタによる低出力インピーダンス回路を構成でき、
高速動作特性を実現するという効果を有する。
また本発明によれば、トーテムポール出力だけでな（、
ＭＯＳ）ランジスタの伝達コンダクタンス補正回路とし
てＮＰＮバイポーラトランジスタを使用でき、負荷容量
による遅延特性の改善だけでな（、ＭＯＳ）ランジスタ
の直列接続に起因する伝達コンダクタンス低下による遅
延特性をも改善しつるという効果を有する。
ＭＯＳ）ランジスタの伝達コンダクタンス補正回路とし
てＮＰＮバイポーラトランジスタを使用でき、負荷容量
による遅延特性の改善だけでな（、ＭＯＳ）ランジスタ
の直列接続に起因する伝達コンダクタンス低下による遅
延特性をも改善しつるという効果を有する。
さらに本発明によれば、基本セルを２つのＰＭＯＳと、
２つのＮＭＯ３と、１つのＮＰＮという素子により構成
できる為、非常に小さい基本セルを実現でき、大規模集
積回路を容易に構成しうるという効果を有する。
２つのＮＭＯ３と、１つのＮＰＮという素子により構成
できる為、非常に小さい基本セルを実現でき、大規模集
積回路を容易に構成しうるという効果を有する。
さらに本発明によれば、基本セルは左右対称の構成であ
り、論理配線時にミラー反転配置を実現でき配線効率の
向上という効果を有する。
り、論理配線時にミラー反転配置を実現でき配線効率の
向上という効果を有する。
第１図は本発明の半導体集積回路装置の一実施例を示す
基本セル構成図。 第２図は本発明の半導体集積回路装置の一実施例を示す
２人力Ｎ百Ｒ回路図。 第３図は第２図を実現するためのレイアウトパターン図
。 第４図は本発明の半導体集積回路装置の一実施例を示す
４人力ＮＡＮＤ回路図。 第５図は第４図を実現するためのレイアウトパターン図
。 第６図は本発明の半導体集積回路装置の一実施例を示す
トーテムポール出力形２人力ＮＡＮＤ回路図。 第７図は本発明の半導体集積回路装置の−実施例を示す
トーテムポール出力形２入力ＮＯＲ回路のレイアウトパ
ターン図。 ２．３，８，９，１９，２０，２１．２２゜５５．５４
．４４．４５−＝・ＰＭＯ８４，５，１０，１１，２５
，２４，２５゜２６．５５，３６，４６．４７・・・・
・・ＮＭＯ８７，１５，２Ｂ、５７．３８．４Ｂ、４９
・・・・・・・・・・・・ ＮＰＮ ６．１２，２７，３９，４０，５０，５１・・・・・・
・・・・・・抵 抗 １４．１５，２９，３０，５１．！５２，４１゜４２・
・・・・・入力端子 ２００・・・・・・電源端子 ２０１・・・・・・固定電位端子 １６．３５．４５・・・・・・出力端子１７・・・・・
・コンタクトホール １８・・・・・・ピアホール 以上 出願人 セイコーエプソン株式会社 艙１山 ’１．３１￥Ｘ １４Ｂ啼５色 葛６Ｓ 算７Ｑ
基本セル構成図。 第２図は本発明の半導体集積回路装置の一実施例を示す
２人力Ｎ百Ｒ回路図。 第３図は第２図を実現するためのレイアウトパターン図
。 第４図は本発明の半導体集積回路装置の一実施例を示す
４人力ＮＡＮＤ回路図。 第５図は第４図を実現するためのレイアウトパターン図
。 第６図は本発明の半導体集積回路装置の一実施例を示す
トーテムポール出力形２人力ＮＡＮＤ回路図。 第７図は本発明の半導体集積回路装置の−実施例を示す
トーテムポール出力形２入力ＮＯＲ回路のレイアウトパ
ターン図。 ２．３，８，９，１９，２０，２１．２２゜５５．５４
．４４．４５−＝・ＰＭＯ８４，５，１０，１１，２５
，２４，２５゜２６．５５，３６，４６．４７・・・・
・・ＮＭＯ８７，１５，２Ｂ、５７．３８．４Ｂ、４９
・・・・・・・・・・・・ ＮＰＮ ６．１２，２７，３９，４０，５０，５１・・・・・・
・・・・・・抵 抗 １４．１５，２９，３０，５１．！５２，４１゜４２・
・・・・・入力端子 ２００・・・・・・電源端子 ２０１・・・・・・固定電位端子 １６．３５．４５・・・・・・出力端子１７・・・・・
・コンタクトホール １８・・・・・・ピアホール 以上 出願人 セイコーエプソン株式会社 艙１山 ’１．３１￥Ｘ １４Ｂ啼５色 葛６Ｓ 算７Ｑ
Claims (6)
- （１）マスタスライス方式のゲートアレイＬＳＩにおい
て、各種論理ゲートを構成する基本セルが、論理ゲート
の出力段を構成するバイポーラトランジスタとバイポー
ラトランジスタを駆動すると共に論理を採るＣＭ＠Ｏ＠
Ｓトランジスタから成ることを特徴とする半導体集積回
路装置。 - （２）基本セルとして、ゲートが第１の入力端子に接続
される第１のＰ型電界効果トランジスタと、ゲートが上
記入力端子に接続される第１のＮ型電界効果トランジス
タと、ゲートが第２の入力端子に接続される第２のＰ型
電界効果トランジスタと、ゲートが上記入力端子に接続
される第２のＮ型電界効果トランジスタと、ベース・コ
レクタ・エミッタの各端子が各々プログラマブル配線さ
れる第１のＮＰＮバイポーラトランジスタを具備するこ
とを特徴とする特許請求の範囲第１項に記載される半導
体集積回路装置。 - （３）第１の基本セルにおける第１のＮＰＮバイポーラ
トランジスタのベース端子が論理を採るＰ型電界効果ト
ランジスタのドレイン端子に接続され、コレクタ端子が
電源端子に接続され、エミッタ端子が出力端子に接続さ
れることを特徴とする特許請求の範囲第１項または第２
項に記載される半導体集積回路装置。 - （４）第２の基本セルにおける第２のＮＰＮバイポーラ
トランジスタのベース端子が論理を採るＮ型電界効果ト
ランジスタのソース端子に接続され、コレクタ端子が出
力端子に接続され、エミッタ端子が固定電位端子に接続
されることを特徴とする特許請求の範囲第１項または第
２項に記載される半導体集積回路装置。 - （５）上記第１のＮＰＮバイポーラトランジスタのエミ
ッタ端子と上記第２のＮＰＮバイポーラトランジスタの
コレクタ端子が同一出力端子に接続されトーテムポール
接続されることを特徴とする特許請求の範囲第１項また
は第２項に記載される半導体集積回路装置。 - （６）上記ＮＰＮバイポーラトランジスタのベース端子
とエミッタ端子の間に抵抗が接続されることを特徴とす
る特許請求の範囲第１項または第２項に記載される半導
体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297907A JPS63150935A (ja) | 1986-12-15 | 1986-12-15 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61297907A JPS63150935A (ja) | 1986-12-15 | 1986-12-15 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63150935A true JPS63150935A (ja) | 1988-06-23 |
Family
ID=17852638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61297907A Pending JPS63150935A (ja) | 1986-12-15 | 1986-12-15 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63150935A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072285A (en) * | 1989-02-23 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having region for forming complementary field effect transistors and region for forming bipolar transistors |
-
1986
- 1986-12-15 JP JP61297907A patent/JPS63150935A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5072285A (en) * | 1989-02-23 | 1991-12-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit having region for forming complementary field effect transistors and region for forming bipolar transistors |
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