JP3118239B2

JP3118239B2 - 半導体記憶装置

Info

Publication number: JP3118239B2
Application number: JP11111989A
Authority: JP
Inventors: 康寺田; 武志中山; 和男小林; 正紀林越; 好和宮脇
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-06-02
Filing date: 1989-04-28
Publication date: 2000-12-18
Anticipated expiration: 2015-12-18
Also published as: US5022009A; JPH0278099A

Description

【発明の詳細な説明】［産業上の利用分野］この発明は半導体記憶装置に関し、特に、集積度が高
くなっても高速アクセスが可能な半導体記憶装置に関す
る。

［従来の技術］第10図は、従来の一括消去型の消去可能かつプログラ
ム可能な読出専用メモリ（以下、フラッシュEEPROMとい
う）の全体構成を示すブロック図である。

第10図に示すように、このフラッシュEEPROMは、複数
のメモリセルアレイ31を含む。各メモリセルアレイ31に
はコラムデコーダ・Ｙゲート32が設けられている。ま
た、複数のメモリセルアレイ31に共通にロウデコーダ33
が設けられている。複数のコラムデコーダ・Ｙゲート32
にはＹアドレスバッファ34からコラムアドレス信号が与
えられる。ロウデコーダ33にはＸアドレスバッファ35か
らロウアドレス信号が与えられる。一方、各コラムデコ
ーダ・Ｙゲート32にはI/O線I/Oを介してセンスアンプ・
書込ドライバ36が接続されている。複数のセンスアンプ
・書込ドライバ36に共通に入出力バッファ37が接続され
ている。

制御信号入力バッファ38には、外部からチップイネー
ブル信号▲▼、ライトイネーブル信号▲▼およ
びアウトプットイネーブル信号▲▼が与えられる。
制御信号入力バッファ38はこれらの信号に応答して書込
・読出タイミング発生回路39に制御信号を与える。書込
・読出タイミング発生回路39は、この制御信号に応答し
て各種タイミング信号を発生し、書込動作および読出動
作を制御する。

各メモリセルアレイ31は、後述するようにマトリクス
状に配列された複数のメモリセルを含む。ロウデコーダ
33は、Ｘアドレスバッファ35から与えられるロウアドレ
ス信号に応答してメモリセルアレイ31内の１行を選択
し、コラムデコーダ・Ｙゲート32は、Ｙアドレスバッフ
ァ34から与えられるコラムアドレス信号に応答してメモ
リセルアレイ31内の１列を選択する。これらの行および
列の交点に設けられたメモリセルからデータが読出さ
れ、センスアンプ・書込ドライバ36内のセンスアンプに
より増幅され、入出力バッファ37を介して出力される。

第11図は、第10図のフラッシュEEPROMに含まれる１つ
のメモリセルアレイ31の構成を示す回路図である。

第11図に示すように、メモリセルアレイ31内には複数
のメモリセルMCがマトリクス状に配列されている。複数
のメモリセルMCの各列にはビット線BLが配置され、その
ビット線BLにはメモリセルMCのドレインが接続されてい
る。各ビット線BLはＮチャネルMOSトランジスタQ31を介
してI/O線I/Oに接続されている。複数のトランジスタQ3
1が第10図のコラムデコーダ・Ｙゲート32に含まれるＹ
ゲートを構成している。各トランジスタQ31のゲート
は、コラムデコーダ・Ｙゲート32に含まれるコラムデコ
ーダ32aに接続されている。また、複数のメモリセルMC
の各行にはワード線WLが設けられ、各ワード線WLにはメ
モリセルMCのコントロールゲートが接続されている。複
数のワード線WLはロウデコーダ33に接続されている。す
べてのメモリセルMCのソースは、ソース線SLおよびＮチ
ャネルMOSトランジスタQ32を介して接地されている。ト
ランジスタQ32のゲートには消去信号▲▼が与え
られる。一方、I/O線I/Oにはセンスアンプ・書込ドライ
バ36に含まれる電流検出型センスアンプ40が接続されて
いる。

第12図はメモリセルMCの断面図であり、第13図はその
メモリセルMCの等価回路図である。

第12図において、Ｐ型半導体基板40上にN⁺拡散層から
なるソース41およびドレイン42が形成されている。ソー
ス41およびドレイン42間のチャネル領域の上部にはコン
トロールゲート44が設けられ、コントロールゲート44と
チャネル領域との間には電気的に絶縁されたフローティ
ングゲート43が設けられている。フローティングゲート
43とドレイン42との間には100Å程度の薄いトンネル酸
化膜45が形成されている。第13図の等価回路図に示すよ
うに、メモリセルMCは、等価的には、しきい値電圧が可
変なメモリトランジスタ46とエンハンスメントトランジ
スタ47とが直列に接続されかつそれらのゲートが共通に
された構成となっている。このメモリトランジスタ46
は、FLOTOX型メモリトランジスタと同様の構造を有して
いる。

このメモリトランジスタ46においては、フローティン
グゲート43に電子が蓄積されているかいないかによって
データ「１」またはデータ「０」が記憶される。メモリ
トランジスタ46の書込（プログラム）は、トンネル酸化
膜45に10MV/cm程度の電界を印加して電子のトンネルを
生じさせることによって行なわれる。フローティングゲ
ート43に電子が注入されたときには、このメモリトラン
ジスタ46のしきい値が正にシフトする。これにより、コ
ントロールゲート44に所定の電圧を印加した場合にソー
ス41およびドレイン42間のチャネル領域が非導通状態と
なる。逆に、フローティングゲート43から電子が引抜か
れたときには、このメモリトランジスタ46のしきい値電
圧は負にシフトする。これにより、コントロールゲート
44に所定の電圧を印加した場合にソース41およびドレイ
ン42間のチャネル領域が導通状態となる。この正および
負のしきい値電圧をデータ「１」および「０」に対応さ
せることにより、不揮発な記憶が実現される。

次に、第11図のフラッシュEEPROMの消去動作、書込動
作および読出動作について説明する。

消去動作においては、第14A図に示すように、すべて
のビット線BLに高電圧V_PPが印加され、すべてのワード
線WLが接地される。このとき、消去信号▲▼が
「Ｌ」レベルにされることにより、トランジスタQ32が
非導通状態となり、ソース線SLはフローティング状態に
保たれる。これにより、第14B図に示すように、メモリ
トランジスタのフローティングゲート43に蓄えられる電
子がトンネル現象によりドレイン42に引抜かれ、その結
果メモリトランジスタのしきい値電圧は低くなる。この
ようにして、すべてのメモリセルMCに記憶されるデータ
の消去が同時に行なわれる。

書込動作においては、第15A図に示すように、選択さ
れたビット線BLおよび選択されたワード線WLに高電圧V
_PPが印加される。このとき、消去信号▲▼は
「Ｈ」とされる。その結果、トランジスタQ32がオン
し、ソース線SLが接地される。これにより、第15B図に
示すように、メモリトランジスタのドレイン42の近傍で
アバランシェ崩壊が生じ、ホットエレクトロンがフロー
ティングゲート43に注入される。そのため、そのメモリ
トランジスタのしきい値電圧が高くなる。このようにし
て、第15A図において破線で囲まれたメモリセルMCにデ
ータの書込みが行なわれる。

次に、このフラッシュEEPROMの読出動作について説明
する。第11図において、ロウデコーダ33により複数のワ
ード線WLのうちいずれか１つが選択され「Ｈ」レベルの
電位が与えられる。また、コラムデコーダ32aにより、
複数のトランジスタQ31のうちいずれかが選択されその
ゲートに「Ｈ」レベルの電位が与えられる。このように
して１つのメモリセルMCが選択され、その選択されたメ
モリセルMCのドレインからソースに電流が流れるか否か
が、I/O線I/Oに接続された電流検出型センスアンプ40に
より検出される。

なお、選択されないメモリセルMCのコントロールゲー
トには「Ｌ」レベルの電位が与えられるので、負のしき
い値電圧を有する選択されないメモリセルMCを通じて電
流が流れることはない。

第16図に、第11図に示される電流検出型センスアンプ
40の回路図を示す。この電流検出型センスアンプ40は、
たとえば特開昭62−170097号公報に示されている。

このセンスアンプ40は、メモリセルMCに記憶されたデ
ータに対応する電流を電圧に変換する電流電圧変換回路
40aと、変換された電圧信号を反転するための反転回路4
0bとを含む。電流電圧変換回路40aは、ＰチャネルMOSト
ランジスタQ41,Q42およびＮチャネルMOSトランジスタQ4
3,Q44,Q45を含む。

まず、読出動作時に、メモリセルMCが導通状態となる
とき、ノードN11の電位は定常状態において約1.0Vとな
る。これにより、トランジスタQ43が多少オンし、ノー
ドN12の電位が約2Vとなる。そのため、トランジスタQ44
およびQ45が多少オンするが、トランジスタQ42のオン抵
抗がトランジスタQ45のオン抵抗に比べて大きく設定さ
れているので、ノードN13の電位はノードN11の電位と同
じ程度（すなわち1.0V）となる。

次に、読出動作時において、メモリセルMCが非導通状
態となるとき、ノードN11の電位は約1.1Vとなる。これ
により、ノードN12の電位は約1.8Vとなり、トランジス
タQ44およびQ45のゲートとソースとの間の電位差が約0.
7Vとなる。したがって、トランジスタQ44およびQ45がオ
フし、ノードN13の電位が5Vまで引上げられる。

［発明が解決しようとする課題］半導体記憶装置の微細化および高集積化が進むにつれ
てメモリセルのサイズが小さくなると、メモリセルに流
れる電流（セルカレント）が減少する。この少ないセル
カレントを検出するためには、電流検出型センスアンプ
の感度を上げる必要がある。しかしながら、センスンア
ンプの感度を上げるためにセンスアンプの負荷トランジ
スタ（たとえば第16図に示されるトランジスタQ42）の
サイズを小さくすると、アクセスタイムが遅くなり、読
出動作が高速化されないという問題点があった。

これに対して、特開昭61−73305号公報に差動増幅回
路を用いた半導体記憶装置が示されている。この半導体
記憶装置においては、第17図に示すように、差動増幅回
路59の両側に１対のビット線51および52が接続されてい
る。ビット線51には複数のメモリセル55A（図において
は１つのメモリセルのみが示される）および１つのダミ
ーセル58Aが接続され、ビット線52には複数のメモリセ
ル55B（図においては１つのメモリセルのみが示され
る）および１つのダミーセル58Bが接続される。

読出時には、ビット線51および52が電源電位V_DDまで
充電される。ビット線51に接続されたメモリセル55Aの
１つが選択されるときには、同時にビット線52に接続さ
れるダミーセル58Bが選択される。これにより、選択さ
れたメモリセル55Aに「１」のデータが記憶されている
場合には、ビット線51の電位は電源電位V_DDのまま変化
せず、選択されたメモリセル55Aに「０」のデータが記
憶されている場合には、ビット線51の電位は接地電位に
放電される。他方、ダミーセル58Aおよび58Bのコンダク
タンスは、「０」のデータを記憶しているメモリセル55
Aおよび55Bのコンダクタンスよりも小さく設定されてい
るが、「１」のデータを記憶しているメモリセル55Aお
よび55Bのコンダクタンスよりも大きく設定されてい
る。したがって、ダミーセル55Bが選択されたときには
ビット線52の電位も放電されるが、ビット線52の電位変
化は、ビット線51に「０」のデータが読出される場合の
電位変化よりも緩やかになる。このため、ビット線51の
電位とビット線52の電位との間に電位差が生じ、この電
位差が差動増幅回路59により差動増幅される。

この半導体記憶装置においては、第10図および第11図
に示される従来のフラッシュEEPROMのように電流検出型
センスアンプが用いられていないので、上記のような問
題点を生じない。

しかしながら、第17図の半導体記憶装置においては、
ダミーセル58Aおよび58Bのコンダクタンスをメモリセル
55Aおよび55Bのコンダクタンスの半分に設定しなければ
ならない。このようなダミーセル58Aおよび58Bのパラメ
ータの設定は製造技術上困難を伴う。

また、第17図の半導体記憶装置においては、１組のビ
ット線51および52ごとに１つの差動増幅回路59が設けら
れている。そのため、微細化および高集積化に伴い、ビ
ット線間のピッチが小さくなると、差動増幅回路59を配
置するスペースが小さくなり、レイアウトが困難とな
る。

さらに、第17図の半導体記憶装置においては、データ
の読出前にビット線51および52が電源電位V_DD（約5V）
にプリチャージされる。このため、メモリセル55Aおよ
び55Bのドレインに電源電位V_DDが印加されることにな
り、電子が蓄積されているフローティングゲートとドレ
インとの間の電位差が大きくなる。その結果、フローテ
ィングゲートからドレインにトンネル現象により電子が
引抜かれやすくなり、メモリセル55Aおよび55Bのデータ
保持特性に悪影響を及ぼすおそれがある。

一方、ビット線の容量が一定の場合には、ビット線の
充電速度はメモリセルが流し得るセルカレントによって
決定される。しかしながら、セルカレントは、フローテ
ィングゲートのゲート長およびゲート幅、酸化膜の厚
さ、チャネルのドープ量などのプロセスパラメータのば
らつき、書込みおよび消去の回数などによって左右され
る。そのため、従来の半導体記憶装置においては、セン
スアンプが正しく検知できる電位が得られるように、選
択されたメモリセルによってビット線が充電され始めて
からセンスアンプが活性化されるまでに、一定期間の時
間差が設けられている。このように、プロセスパラメー
タのばらつきに対して十分なマージンを持たせるために
センスタイミングを早くできないという問題がある。

この発明の目的は、微細化および高集積化に伴いメモ
リセルに流れる電流が少なくなっても、高速にデータの
検出を行なうことができ、読出動作の高速化を図ること
ができる半導体記憶装置を得ることである。

この発明の他の目的は、センスアンプによるビット線
のセンスタイミングが高速化された半導体記憶装置を得
ることである。

［課題を解決するための手段］本発明に係る半導体記憶装置は、第１のビット線およ
び第２のビット線からなる少なくとも１組の第１のビッ
ト線対、第３のビット線および第４のビット線からなる
少なくとも１組の第２のビット線対、複数のメモリセ
ル、第１のダミーセル、第２のダミーセル、少なくとも
１つの差動増幅手段、メモリセル選択手段、ダミーセル
選択手段、およびスイッチ手段を備えている。

複数のメモリセルの各々は、第１のビット線対または
第２のビット線対のいずれかのビット線に接続される。
第１のダミーセルは、第１のビット線対のいずれかのビ
ット線に接続される。第２のダミーセルは、第２のビッ
ト線対のいずれかのビット線に接続される。差動増幅手
段は、第１の端子および第２の端子を有し、第１の端子
の電位と第２の端子の電位とを差動増幅するものであ
る。

メモリセル選択手段は、複数のメモリセルのいずれか
を選択する。ダミーセル選択手段は、メモリセル選択手
段により第１のビット線対に接続されたメモリセルが選
択されたときに、第２のダミーセルを選択する。また、
ダミーセル選択手段は、メモリセル選択手段により第２
のビット線対に接続されたメモリセルが選択されたとき
に、第１のダミーセルを選択する。

スイッチ手段は、メモリセル選択手段により第１のビ
ット線対に接続されたメモリセルが選択されたときに、
そのメモリセルが接続される第１または第２のビット線
を対応する差動増幅手段の第１の端子に結合させかつ第
３および第４のビット線を対応する差動増幅手段の第２
の端子に結合させる。また、スイッチ手段は、メモリセ
ル選択手段により第２のビット線対に接続されたメモリ
セルが選択されたときに、そのメモリセルが接続される
第３または第４のビット線を対応する差動増幅手段の第
２の端子に結合させかつ第１および第２のビット線を対
応する差動増幅手段の第１の端子に結合させる。

［作用］本発明に係る半導体記憶装置においては、第１または
第２のビット線に接続されたメモリセルが選択される
と、同時に、第３または第４のビット線に接続された第
２のダミーセルが選択される。選択されたメモリセル内
の情報は、そのメモリセルが接続される１本のビット線
上に読出される。これに対して、第２のダミーセル内の
情報は、第３のビット線および第４のビット線上に読出
される。すなわち、第２のダミーセルが接続される非選
択側のビット線は、選択されたメモリセルが接続される
選択側のビット線に比べて負荷容量が倍となっている。
その結果、非選択側のビット線の電位変化は、選択側の
ビット線の電位変化の半分となる。したがって、非選択
側のビット線の電位は、メモリセルに「１」の情報が記
憶されている場合のビット線の電位と「０」の情報が記
憶されている場合のビット線の電位との中間電位とな
り、選択側のビット線の電位に対するリファレンスレベ
ルを提供することになる。

逆に、第３または第４のビット線に接続されたメモリ
セルが選択されると、同時に、第１または第２のビット
線に接続された第１のダミーセルが選択される。これに
より、第１のビット線および第２のビット線の電位が、
第３または第４のビット線の電位に対するリファレンス
レベルを提供することになる。したがって、選択側のビ
ット線の電位と非選択側のビット線の電位とを差動増幅
することにより、高速に読出動作が行なわれる。

［実施例］以下、この発明の実施例を図面を用いて説明する。

第１図は、この発明の一実施例によるフラッシュEEPR
OMの全体構成を示すブロック図である。

第１図のフラッシュEEPROMは、メモリセルアレイ（ブ
ロック）1aおよび1bを含む。メモリセルアレイ1aとメモ
リセルアレイ1bとの間にはコラムデコーダ２およびセン
スアンプ３が配置されている。またメモリセルアレイ1a
およびメモリセルアレイ1bにはそれぞれロウデコーダ4a
およびロウデコーダ4bが接続されている。Ｙアドレスバ
ッファ５は、外部から与えられるアドレス信号をコラム
アドレス信号CAとしてコラムデコーダ２に与える。Ｘア
ドレスバッファ６は、外部から与えられるアドレス信号
をロウアドレス信号RAとしてロウデコーダ4aおよび4bに
与える。メモリセルアレイ1aおよび1bは、後述するよう
に複数行および複数列に配列された複数のメモリセルを
含む。ロウデコーダ4aおよび4bは、ロウアドレス信号RA
に応答して、それぞれメモリセルアレイ1aおよび1b内の
１行を選択する。コラムデコーダ２は、コラムアドレス
信号CAに応答して、メモリセルアレイ1aおよび1bの１列
を選択する。このようにして、メモリセルアレイ1aおよ
び1b内の１つのメモリセルが選択される。読出時には、
その選択されたメモリセル内のデータがセンスアンプ３
により増幅され、メインアンプ・書込ドライバ７および
入出力バッファ８を介して外部に出力される。書込時に
は、外部から与えられるデータが入出力バッファ８およ
びメインアンプ・書込ドライバ７を介して選択されたメ
モリセルに書込まれる。

一方、制御信号入力バッファ９には、外部からチップ
イネーブル信号▲▼、アウトプットイネーブル信号
▲▼およびライトイネーブル信号▲▼が与えら
れる。制御信号入力バッファ９は、それらの制御信号に
応答して書込・読出タイミング発生回路10に制御信号を
与える。書込・読出タイミング発生回路10は、その制御
信号に応答して、書込動作および読出動作に必要な各種
タイミング信号を発生する。

第２図は、第１図に示されるメモリセルアレイ1aおよ
び1bの回路構成を示す図である。

第２図に示すように、中央部に２本のI/O線I/O,▲
▼が配置されている。そのI/O線I/O,▲▼の
間には複数のフリップフロップ型センスアンプSAが配置
されている。また、I/O線I/O,▲▼の両側には、
複数のセンスアンプSAに対応して複数のコラム13aおよ
び13bが配置されている。さらに、複数のコラム13aおよ
び13bに交差するように複数のワード線WLが配置されて
いる。第２図においては、左側のコラム13aに交差する
１本のワード線WLおよび右側のコラム13bに交差する１
本のワード線WLのみが示され、他のワード線WLは省略さ
れている。I/O線I/O,▲▼の左側に配置されてい
る複数のワード線WLは、ロウデコーダ4aに接続されてい
る。I/O線I/O,▲▼の右側に配置されている複数
のワード線WLはロウデコーダ4bに接続されている。

ロウデコーダ4aおよび4bは、Ｘアドレスバッファ６
（第１図）から与えられるロウアドレス信号RAに応答し
て複数のワード線WLのうち１つを選択しその電位を
「Ｈ」レベルに立上げる。一方、コラムデコーダ２は、
複数のセンスアンプSAに対応して複数の出力端子CLを有
する。コラムデコーダ２は、Ｙアドレスバッファ５（第
１図）から与えられるコラムアドレス信号CAに応答して
複数のセンスアンプSAのうち１つを選択しそのセンスア
ンプSAをI/O線I/O,▲▼に接続する。I/O線I/O,▲
▼はメインアンプ・書込ドライバ７に接続されて
いる。

一方、書込・読出タイミング発生回路10は、タイミン
グ信号Ｔ、リセット信号RST、読出信号RW、およびセン
スアンプ活性化信号S₀,▲▼を発生する。信号発生
回路11は、Ｘアドレスバッファ６から与えられるロウア
ドレス信号RAおよび書込・読出タイミング発生回路10か
ら与えられるタイミング信号Ｔに応答して、ブロック選
択信号BS1,BS2およびスイッチ信号LL,LU,RU,RLを発生す
る。

第３図は、第２図に示される１つのセンスアンプSAお
よびこの両側に配置される１組のコラム13a,13bを示す
回路図である。

第３図に示すように、センスアンプSAの左側には２本
のビット線BL1およびBL2が配置され、右側には２本のビ
ット線BL3およびBL4が配置されている。ビット線BL1お
よびBL2はそれぞれＮチャネルMOSトランジスタQ1および
Q2を介してセンスアンプSAのノードN1に接続されてい
る。ビット線BL3およびBL4はそれぞれＮチャネルMOSト
ランジスタQ3およびQ4を介してセンスアンプSAのノード
N2に接続されている。トランジスタQ1,Q2,Q3,Q4のゲー
トには、それぞれスイッチ信号LU,LL,RU,RLが与えられ
る。ビット線BL1およびBL2に交差するように複数のワー
ド線WLおよび１つのダミーワード線DWLが配置されてい
る。また、ビット線BL3およびBL4に交差するように複数
のワード線WLおよび１つのダミーワード線DWLが配置さ
れている。

ビット線BL1およびBL2と複数のワード線WLとの各交点
には、メモリセルMC1が設けられている。各メモリセルM
C1のコントロールゲートは対応するワード線WLに接続さ
れ、ドレインは対応するビット線BL1またはBL2に接続さ
れている。また、各メモリセルMC1のソースには、Ｎチ
ャネルMOSトランジスタQ9を介して信号RWが与えられ
る。トランジスタQ9のゲートは対応するワード線WLに接
続されている。また、ビット線BL1とダミーワード線DWL
との交点にはダミーセルDC1が設けられている。このダ
ミーセルDC1のコントロールゲートはダミーワード線DWL
に接続され、ドレインはビット線BL1に接続されてい
る。また、このダミーセルDC1のソースには、Ｎチャネ
ルMOSトランジスタQ10を介して信号RW（読出電圧）が与
えられる。トランジスタQ10のゲートはダミーワード線D
WLに接続されている。ダミーワード線DWLにはブロック
選択信号BS2が与えられる。

同様に、ビット線BL3およびBL4と複数のワード線WLと
の各交点には、メモリセルMC2が設けられている。各メ
モリセルMC2のコントロールゲートは対応するワード線W
Lに接続され、ドレインは対応するビット線BL3またはBL
4に接続されている。また、各メモリセルMC2のソースに
は、ＮチャネルMOSトランジスタQ11を介して信号RWが与
えられる。トランジスタQ11のゲートは対応するワード
線WLに接続されている。さらに、ビット線BL3とダミー
ワード線DWLとの交点にはダミーセルDC2が設けられてい
る。このダミーセルDC2のコントロールゲートはダミー
ワード線DWLに接続され、ドレインはビット線BL3に接続
されている。また、このダミーセルDC2のソースには、
ＮチャネルMOSトランジスタQ12を介して信号RWが与えら
れる。トランジスタQ12のゲートはダミーワード線DWLに
接続されている。ダミーワード線DWLには、ブロック選
択信号BS1が与えられる。

一方、ビット線BL1,BL2,BL3,BL4と接地電位との間
に、それぞれＮチャネルMOSトランジスタQ5,Q6,Q7,Q8が
接続され、それらのゲートにはリセット信号RSTが与え
られる。

センスアンプSAは、ＰチャネルMOSトランジスタQ17,Q
18およびＮチャネルMOSトランジスタQ19,Q20を含む。ノ
ードN1とノードN3との間にトランジスタQ17が接続さ
れ、ノードN1とノードN4との間にトランジスタQ19が接
続されている。トランジスタQ17およびトランジスタQ19
のゲートはノードN2に接続されている。ノードN2とノー
ドN3との間にトランジスタQ18が接続され、ノードN2と
ノードN4との間にトランジスタQ20が接続されている。
トランジスタQ18およびトランジスタQ20のゲートはノー
ドN1に接続されている。また、ノードN3はＰチャネルMO
SトランジスタQ21を介して電源電位V_CCに結合されてい
る。ノードN4はＮチャネルMOSトランジスタQ22を介して
接地電位に結合されている。トランジスタQ21のゲート
にはセンスアンプ活性化信号▲▼が与えられ、トラ
ンジスタQ22のゲートにはセンスアンプ活性化信号S₀が
与えられる。

センスアンプ活性化信号S₀が「Ｈ」レベルとなりセン
スアンプ活性化信号▲▼が「Ｌ」レベルとなると、
センスアンプSAが活性化される。センスアンプSAは、ノ
ードN1の電位およびノードN2の電位のうち高い方の電位
を電源電位V_CCまで上昇させ、低い方の電位を接地電位
まで下降させる。

センスアンプSAのノードN1は、ＮチャネルMOSトラン
ジスタQ13を介してI/O線I/Oに接続されかつＮチャネルM
OSトランジスタQ14を介して接地されている。また、セ
ンスアンプSAのノードN2はＮチャネルMOSトランジスタQ
15を介してI/O線▲▼に接続されかつＮチャネルM
OSトランジスタQ16を介して接地されている。トランジ
スタQ13およびQ15のゲートにはコラムデコーダ２（第２
図）からの出力信号が与えられる。トランジスタQ14お
よびQ16のゲートにはリセット信号RSTが与えられる。

なお、メモリセルMC1,MC2およびダミーセルDC1,DC2の
構造は全く同じであり、第12図および第13図に示される
構造となっている。この実施例においては、従来技術の
説明とは逆に、メモリセルはそのしきい値電圧が正に設
定されたときに消去状態となり、負に設定されたときに
書込（プログラム）状態となるものとする。したがっ
て、メモリセルアレイ1aにおいては、正のしきい値電圧
がデータ「０」に対応し、負のしきい値電圧がデータ
「１」に対応する。しかし、メモリセルアレイ1bにおい
ては、正のしきい値電圧がデータ「１」に対応し、負の
しきい値電圧が「０」に対応する。また、ダミーセルDC
1,DC2は書込状態（導通状態）に保たれる。

次に、この実施例の読出動作を第４図のタイミングチ
ャートを参照しながら説明する。

まず、リセット信号RSTが「Ｈ」レベルとなる。これ
により、トランジスタQ5〜Q8,Q14,Q16がオンし、ビット
線BL1〜BL4およびノードN1,N2が接地される。なお、信
号RWは電源電位V_CC（5V）に保たれる。その後、リセッ
ト信号RSTが「Ｌ」レベルに立下がる。ロウデコーダ4a
および4bが１つのワード線WLを選択しその電位を「Ｈ」
レベルに立上げる。ここで、ビット線BL1に接続される
メモリセルMC1が選択されると仮定する。この場合、ワ
ード線WLの電位が「Ｈ」レベルに立上がると同時に、ブ
ロック選択信号BS1が「Ｈ」レベルに立上がる。これに
より、ダミーセルDC2が選択される。またこのとき、ス
イッチ信号LUが「Ｈ」レベルに立上がるとともに、スイ
ッチ信号RUおよびRLが「Ｈ」レベルに立上がる。これに
より、ビット線BL1がセンスアンプSAのノードN1に接続
され、ビット線BL3およびBL4がノードN2に接続される。

選択されたメモリセルMC1が書込状態であるとそのし
きい値電圧が低いので、そのメモリセルMC1は導通状態
となる。そのため、ビット線BL1は、トランジスタQ9お
よびメモリセルMC1を介して信号RWにより充電されるこ
とになる。一方、選択されたメモリセルMC1が消去状態
であるとそのしきい値電圧は高いので、そのメモリセル
MC1は非導通状態にとなる。そのため、ビット線BL1の電
位は接地電位（0V）のまま変化しない。

他方、ダミーセルDC2は書込状態であるので、そのし
きい値電圧は低い。そのため、ダミーセルDC2は導通状
態となる。このときトランジスタQ3およびQ4はともにオ
ンしているので、ビット線BL3およびBL4がトランジスタ
Q12およびダミーセルDC2を介して信号RWにより充電され
る。しかし、２本のビット線BL3およびBL4がダミーセル
DC2に接続されるため、ノードN2の電位上昇は、選択さ
れたメモリセルMC1が書込状態にあった場合のノードN1
の電位上昇よりも遅くなる。すなわち、ノードN2の電位
は、メモリセルMC1が書込状態の場合のノードN1の電位
とメモリセルMC1が消去状態の場合のノードN1の電位と
のほぼ中間の電位となる。したがって、ノードN2の電位
が、ノードN1の電位に対するリファレンスレベルとな
る。

その後、ワード線WLの電位が「Ｌ」レベルに立下がる
とともにブロック選択信号BS1およびスイッチ信号LU,R
U,RLが「Ｌ」レベルに立下がる。これにより、ビット線
BL1がノードN1から切り離され、ビット線BL3およびBL4
がノードN2から切り離される。そして、センスアンプ活
性化信号▲▼が「Ｌ」レベルに立下がりかつセンス
アンプ活性化信号S₀が「Ｈ」ベルに立上がる。これによ
り、センスアンプSAが動作する。すなわち、ノードN1の
電位がノードN2の電位と比較され、高い方の電位が電源
電位V_CCまで立上げられ、低い方の電位が接地電位まで
立下げられる。その後、コラムデコーダ２によりトラン
ジスタQ13およびQ15のゲートに「Ｈ」レベルの信号が与
えられると、ノードN1の電位およびノードN2の電位がそ
れぞれI/O線I/Oおよび▲▼に読出される。

ビット線BL2に接続されたメモリセルMC1が選択された
場合には、スイッチ信号LLが「Ｈ」レベルとなり、スイ
ッチ信号LUが「Ｌ」レベルのまま変化しない。それ以外
の動作は第１のビット線BL1に接続されたメモリセルMC1
が選択された場合の動作と同様である。

他方、ビット線BL3に接続されたメモリセルMC2が選択
されたときには、ワード線WLの電位が「Ｈ」レベルに立
上がると同時に、ブロック選択信号BS2が「Ｈ」レベル
に立上がる。これにより、ダミーセルDC1が選択され
る。またこのとき、スイッチ信号RUが「Ｈ」レベルに立
上がるとともに、スイッチ信号LLおよびLUが「Ｈ」レベ
ルに立上がる。これにより、ビット線BL3がセンスアン
プSAのノードN2に接続され、ビット線BL1およびBL2がセ
ンスアンプSAのノードN1に接続される。その結果、ビッ
ト線BL1およびBL2がトランジスタQ10およびダミーセルD
C1を介して読出信号RWにより充電される。したがって、
ノードN1の電位がノードN2の電位に対するリファレンス
レベルとなる。

また、ビット線BL4に接続されたメモリセルMC2が選択
された場合には、スイッチ信号RLが「Ｈ」レベルにな
り、スイッチ信号RUは「Ｌ」レベルのまま変化しない。
したがって、ビット線BL4がセンスアンプのノードN2に
接続され、ビット線BL1およびBL2がセンスアンプSAのノ
ードN1に接続される。その他の動作は、ビット線BL3に
接続されたメモリセルMC2が選択された場合の動作と同
様である。

第５図は、読出動作におけるリセット信号、ワード線
の電位およびセンスアンプ活性化信号の変化とビット線
およびノードN1,N2の電位変化とを示す図である。

第５図においては、ビット線BL1に接続されたメモリ
セルMC1が選択される場合が示される。まず、選択され
たメモリセルMC1が導通状態すなわち書込状態である場
合について説明する。まず、リセット信号RSTが「Ｌ」
レベルに立下がると、ビット線BL1〜BL4の電位がおよび
ノードN1,N2の電位が0Vとなる。その後、ワード線WLの
電位が「Ｈ」レベルに立上がると、メモリセルMC1が導
通状態であるので、ビット線BL1の電位が上昇するとと
もにノードN1の電位が上昇する。このとき、ビット線BL
3およびBL4はダミーセルDC2を介して充電され、その電
位がビット線BL1の電位よりも緩やかに上昇し、それに
伴ってノードN2の電位も上昇する。ビット線BL1の電位
が約0.5Vまで上昇すると、ワード線WLの電位が「Ｌ」レ
ベルに立下がる。このとき、ビット線BL1がノードN1か
ら切り離されるとともに、ビット線BL3およびBL4がノー
ドN2から切り離される。したがって、ビット線BL1,BL3,
BL4の電位はそれ以上は上昇しない。その後、センスア
ンプ活性化信号▲▼が「Ｌ」レベルに立下がり、セ
ンスアンプSAが活性化される。それにより、ノードN1の
電位が約5Vまで上昇し、ノードN2の電位が0Vまで下降す
る。

次に、選択されたメモリセルMC1が非導通状態すなわ
ち消去状態である場合について説明する。この場合に
は、ワード線WLの電位が「Ｈ」レベルに立上がると、メ
モリセルMC1が非導通状態であるのでビット線BL1の電位
はほとんど上昇せず、ノードN1の電位も上昇しない。こ
のとき、ビット線BL3およびBL4はダミーセルDC2を介し
て充電されるので、その電位は緩やかに上昇し、それに
伴ってノードN2の電位も上昇する。そして、ワード線WL
の電位が「Ｌ」レベルに立下がると、ビット線BL1がノ
ードN1から切り離されるとともに、ビット線BL3およびB
L4がノードN2から切り離される。したがって、ビット線
BL1,BL3,BL4の電位はそれ以上変化しない。その後、セ
ンスアンプ活性化信号▲▼が「Ｌ」レベルに立下が
ると、センスアンプSAが活性化される。これにより、ノ
ードN1の電位が0Vまで下降し、ノードN2の電位が5Vまで
上昇する。

このように、この実施例のフラッシュEEPROMにおいて
は、選択されたメモリセルから読出された電位と基準電
位とが差動増幅されるので、データの読出動作が高速化
される。

また、メモリセルMC1,MC2とダミーセルDC1,DC2とは全
く同一の構造であるので、製造技術上の困難を伴わな
い。

また、ビット線の電位は、約0.5Vまでしか上昇しない
ので、メモリセルMC1,MC2のドレインにも0.5V以上の電
圧が印加されることはない。したがって、メモリセルMC
1,MC2のデータ保持特性に悪影響が及ぼされることもな
い。

さらに、各センスアンプSAは、４本のビット線BL1〜B
L4ごとに設けられているので、微細化および高集積化に
伴ってビット線間ピッチが小さくなっても、そのセンス
アンプSAを形成するスペースに余裕がある。

次の、この実施例の消去動作を第３図を参照しながら
説明する。この消去動作は、第15A図および第15B図に示
される従来例の書込動作に相当する。

フラッシュEEPROMにおいては、少なくとも同一のワー
ド線上の複数のメモリセルを一括して消去するため、消
去動作と書込（プログラム）動作とは別のサイクルで行
なわれる。消去サイクルになると、リセット信号RSTが
「Ｈ」レベルとなり、すべてのビット線BL1〜BL4が接地
される。このとき、信号RWを伝達するためのRW伝達線ｌ
も接地される。その後、すべてのワード線WLが選択さ
れ、高電圧スイッチ（図示せず）によってその電圧が高
電圧に立上げられる。その結果、メモリセルMC1,MC2の
しきい値電圧が正にシフトし、消去サイクルが終了す
る。

次に、この実施例の書込動作を第３図を参照しながら
説明する。この書込動作は第14A図および第14B図に示さ
れる従来例の消去動作に相当する。

たとえば、ビット線BL1に接続されるメモリセルMC1の
いずれか１つにデータ「１」を書込む場合を考える。書
込サイクルが開始すると、センスアンプ活性化信号S₀が
「Ｈ」レベルとなり、センスアンプ活性化信号▲▼
が「Ｌ」レベルとなる。これにより、センスアンプSAが
活性化され、ラッチ回路として働く。続いて、コラムデ
コーダ２（第１図または第２図）により選択されたトラ
ンジスタQ13,Q15がオンし、I/O線I/Oおよび▲▼
がそれぞれセンスアンプSAのノードN1およびN2に接続さ
れる。その後、I/O線I/Oおよび▲▼に与えられた
データがセンスアンプSAにラッチされる。すなわち、I/
O線I/Oおよび▲▼にそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルの電位が与えられ、ノードN1およびN2にそ
れぞれラッチされる。次に、信号発生回路11（第２図）
によりスイッチ信号LUが「Ｈ」レベルに立上げられ、ビ
ット線BL1がノードN1に接続される。さらに、ビット線B
L1〜BL4に設けられた高電圧スイッチ（図示せず）が活
性化されてビット線BL1に高電圧（15〜20V）が印加され
る。その結果、選択されたメモリセルM1のしきい値電圧
が負にシフトし、データ「１」の書込みが終了する。ダ
ミーセルDC1,DC2のしきい値電圧も同様にして、負にシ
フトされる。

なお、第２図において、ロウデコーダ4a,4bにより１
つのワード線WLが選択されると、そのワード線WLに接続
される複数のメモリセルMC1またはMC2からデータが読出
され、その複数のデータがそれぞれ対応するセンスアン
プSAに保持されることになる。したがって、コラムデコ
ーダ２の出力を順次変化させることにより、複数のセン
スアンプSAに保持されているデータが順次高速に読出さ
れる。すなわち、ダイナミック・ランダム・アクセス・
メモリのようなページモード読出しが可能となる。

上記実施例においては、ビット線BL1〜BL4およびセン
スアンプSAにリセット用のトランジスタQ5〜Q8,Q14,Q16
を設けたが、リセット時にスイッチ信号LU,LL,RU,RLを
「Ｈ」レベルにしておけば、ビット線側のトランジスタ
Q5〜Q8またはセンスアンプ側のトランジスタQ14,Q16の
いずれかを省略してもよい。

第６図は、この発明の他の実施例によるフラッシュEE
PROMの構成を示す回路図である。

この実施例のEEPROMが第３図に示される実施例のEEPR
OMと異なるのは、次の点である。この実施例において
は、ビット線BL1とダミーワード線DWLとの交点にダミー
セルDC1が接続されているのに加えて、ビット線BL2とダ
ミーワード線DWLとの交点にもダミーセルDC1が接続され
ている。また、ビット線BL3とダミーワード線DWLとの交
点にダミーセルDC2が接続されているのに加えて、ビッ
ト線BL4とダミーワード線DWLとの交点にもダミーセルDC
2が接続されている。さらに、ダミーセルDC1のソースに
はトランジスタQ10を介して基準電位DRWが与えられる。
また、ダミーセルDC2のソースにも同様にトランジスタQ
12を介して基準電位DRWが与えられる。この基準電位DRW
は電源電位V_CCと接地電位との中間電位（たとえば2.5
V）であり、基準電位発生回路12により発生される。

この実施例のEEPROMの読出動作においては、たとえ
ば、ビット線BL1に接続されるメモリセルMC1が選択され
たときには、スイッチ信号LUが「Ｈ」レベルとなり、ビ
ット線BL1がノードN1に接続される。このとき同時に、
スイッチ信号RUもしくはスイッチ信号RLのうちいずれか
一方のみが「Ｈ」レベルとなり、ビット線BL3またはBL4
のうちいずれか一方のみがノードN2に接続される。この
場合、ノードN2に接続されたビット線BL3またはBL4はダ
ミーセルDC2を介して基準電位DRWにより充電される。し
たがって、ノードN2の電位は、選択されたメモリセルMC
1が消去状態の場合のノードN1の電位と選択されたメモ
リセルMC1が書込状態の場合のノードN1の電位とのほぼ
中間の電位となる。すなわち、ノードN2の電位がノード
N1の電位に対するリファレンスレベルとなる。

この実施例においても、メモリセルMC1,MC2およびダ
ミーセルDC1,DC2は全く同じ構造であるので、製造が容
易である。また、隣接する２本のビット線ごとにセンス
アンプSAが設けられているので、微細化および高集積化
に伴ってビット線間のピッチが小さくなってもセンスア
ンプSAを形成するスペースに余裕がある。

なお、第６図の実施例においても、第３図の実施例の
ように、ビット線BL1およびBL2のいずれか一方にダミー
セルDC1を設け、ビット線BL3およびBL4のいずれか一方
にダミーセルDC2を設けてもよい。この場合は、ビット
線BL1またはBL2に接続されるメモリセルMC1が選択され
たときには、ダミーセルDC2が接続されたビット線BL3ま
たはBL4のみがノードN2に接続される。また、ビット線B
L3またはBL4に接続されたメモリセルMC2が選択されたと
きには、ダミーセルDC2が接続されたビット線BL1または
BL2のみがノードN1に接続される。

また、第６図の実施例においては、各センスアンプSA
のノードN1に２本のビット線が接続され、ノードN2に２
本のビット線が接続されているが、各センスアンプSAの
ノードN1およびN2にそれぞれ１本ずつビット線が接続さ
れてもよい。しかし、第６図の実施例のように構成した
方が、センスアンプSAを形成するスペースが広くなる。

なお、上記第３図および第６図の実施例においては、
各メモリセルMC1,MC2のソースにはトランジスタQ9,Q11
を介して信号RWが与えられているが、各メモリセルMC1,
MC2のソースに直接信号RWが与えられてもよい。

第７図は、この発明のさらに他の実施例によるフラッ
シュEEPROMの構成を示すブロック図である。

この実施例においては、ダミーコラム20a,20bおよび
電位検知回路22が設けられている。ダミーコラム20a,20
bの各々はダミービット線DBLおよびダミービット線DBL
に接続される複数のダミーセルDCを含む。第７図には、
１つのダミーセルDCのみが代表的に示されている。ダミ
ーセルDCのコントロールゲートはメモリセルアレイ1a内
のメモリセルMC1と共通のワード線WLに接続されてい
る。ダミーセルDCのしきい値電圧は低く（書込状態）設
定されている。

第７図において、メモリセルアレイ1a,1b、コラムデ
コーダ２、センスアンプ３、ロウデコーダ4a,4bその他
の部分の構成は、第２図に示される構成と同様である。
また、ダミーセル・ブロック選択スイッチ21a,21bに
は、第３図に示されるダミーセルDC1、トランジスタQ1,
Q2、ダミーセルDC2およびトランジスタQ3,Q4が含まれ
る。

第８図は、主として電位検知回路22の構成を示す回路
図である。

第８図において、ダミーコラム20a内のダミービット
線DBLおよびダミーコラム20b内のダミービット線DBL
は、それぞれ２つのトランジスタQAおよび２つのトラン
ジスタQBを介してセンス線SLに接続されている。２つの
トランジスタQAのゲートにはスイッチ信号LUおよびLLが
それぞれ与えられ、２つのトランジスタQBのゲートには
スイッチ信号RUおよびRLが与えられる。

電位検知回路22は、充電加速回路23、出力段24、セン
スアンプ制御回路25および読出電圧制御回路26を含む。
充電加速回路23は、ＰチャネルMOSトランジスタQ51,Q5
2,Q53、ＮチャネルMOSトランジスタQ54,Q55,Q56、およ
びインバータG1を含む。出力段24は、ＰチャネルMOSト
ランジスタQ57およびＮチャネルMOSトランジスタQ58を
含む。充電加速回路23はセンス線SLに接続され、出力段
24からは制御信号SACが出力される。制御信号SACは、セ
ンスアンプ制御回路25、読出電圧制御回路26およびセレ
クタ27に与えられる。セレクタ27は、第２図におけるロ
ウデコーダ4a,4bおよび信号発生回路11を含む。センス
アンプ制御回路25は、制御信号SACおよび制御信号入力
バッファ９（第１図）から与えられるチップセレクト信
号▲▼に応答して、センスアンプ活性化信号S₀,▲
▼を発生する。読出電圧制御回路26は、制御信号SA
Cに応答して信号RWを発生する。

次に、第８図に示される電位検知回路22の読出サイク
ルにおける動作を第９図のタイミングチャートを参照し
ながら説明する。

読出サイクルが開始すると、リセット信号RSTによ
り、メモリセルアレイ1a,1b内ビット線BL1〜BL4と同様
に、ダミーコラム20a,20b内のダミービット線DBLが接地
される。また、充電加速回路23内のトランジスタQ54が
オンし、センス線SLが接地される。また、充電加速回路
23内のノードN11が「Ｈ」レベルに設定される。

ここで、たとえば、第７図に示されるビット線BL1に
接続されるメモリセルMC1が選択されると仮定する。こ
の場合、メモリセルアレイ1a内のワード線WLによりメモ
リセルMC1が選択されるとともにダミービット線DBLに接
続されるダミーセルDCが選択される。このとき同時に、
スイッチ信号LUが「Ｈ」レベルに立上がる。これによ
り、ダミーコラム20a内のダミービット線DBLがセンス線
SLに接続される。その結果、信号RWによりセンス線SLが
充電され始める。センス線SLの電位がトランジスタQ55
のしきい値電圧を越えると、トランジスタQ55がオンす
る。それにより、ノードN11が接地される。そのため、
トランジスタQ51がオンし、センス線SLの充電を加速す
る。その結果、制御信号SACが「Ｈ」レベルから「Ｌ」
レベルに変化する。この制御信号SACの立下がりに応答
して、センスアンプ活性化信号S₀が「Ｈ」レベルに立上
がる。これにより、センスアンプSAが活性化される。ま
た、制御信号SACの立下がりに応答して、読出電圧制御
回路26およびセレクタ27に含まれるロウデコーダ4a,4b
および信号発生回路11が非活性となる。したがって、す
べてのワード線WL、ダミーワード線DWLおよびすべての
スイッチ信号LL,LU,RL,RUが非選択状態となる。また、
信号RWも「Ｌ」レベルとなる。

上記実施例においては、ダミービット線DBLの電位を
モニタすることにより、センスアンプSAの活性化および
読出電圧制御回路26およびセレクタ27の非活性化のタイ
ミングが決定されるので、プロセスパラメータのばらつ
きによってメモリセルの特性が変動しても、常に最適な
タイミングで読出動作が行なわれる。

ところで、第７図において、メモリセルMC1のソース
に信号RWを伝達するためのRW伝達線ｌは、高集積化のた
めに比較的抵抗値の高いN⁺拡散層により形成されてい
る。したがって、メモリセルアレイ1a,1bが多数のメモ
リセルからなる場合には、メモリセルの位置によって配
線抵抗のためにそのソースに印加される信号RWのレベル
が異なることになる。第７図においてＲはRW伝達線ｌ上
の配線抵抗を示す。すなわち、信号RWの入力部から遠い
位置に配置されるメモリセルにおいては、配線抵抗のた
めに信号RWのレベルが低下し、ビット線の充電速度が遅
くなる。そのため、センスタイミングをその配線抵抗お
よびN⁺拡散層の幅や深さなどのプロセスパラメータのば
らつきを考慮して遅延させる必要がある。

しかし、上記実施例では、ダミービット線DBLが信号R
Wの入力部から最も遠い位置に配置されている。そのた
め、たとえN⁺拡散層のシート抵抗が変動しても、ダミー
ビット線DBLはメモリセルアレイ1a,1b内で最も遅く充電
されるビット線よりもさらに遅く充電されることにな
る。したがって、制御信号SACが「Ｈ」レベルから
「Ｌ」レベルに変化してセンスアンプSAが活性化された
ときには、十分なセンスマージンが確保されることにな
る。

次に、ダミーコラム20a,20b内のダミーセルDCの消去
動作および書込動作について説明する。

ダミーセルDCの消去動作は、メモリセルMC1,MC2の消
去動作と同様に、選択されたワード線WLを高電圧に設定
しかつダミービット線DBLをリセット信号RSTにより接地
することにより行なわれる。上記実施例では、ワード線
WLがダミーセルDCとメモリセルMC1とで共通に用いられ
ている。また、スイッチ信号LL,LU,RL,RUおよびリセッ
ト信号RSTも、メモリセルアレイ1a,1bおよびダミーコラ
ム20a,20bで共通に用いられている。そのため、ダミー
セルDCは、そのダミーセルDCが接続されるワード線WLに
接続される複数のメモリセルMC1と同時に、消去される
ことになる。

また、書込動作時には、書込・読出タイミング発生回
路10（第１図および第２図）から第８図のトランジスタ
Q56に与えられる信号INが「Ｈ」レベルとなる。これに
より、トランジスタQ56がオンし、センス線SLが充電さ
れる。その後、リセット信号RSTによりワード線WLおよ
びRW伝達線ｌが接地される。また、スイッチ信号LUまた
はLLが「Ｈ」レベルとなる。それにより、ダミービット
線DBLがセンス線SLに接続され、高電圧スイッチ（図示
せず）が活性化される。

このようにして、メモリセルアレイ1a,1b内のメモリ
セルMC1,MC2の書込動作時に、ダミーコラム20a,20b内の
ダミーセルDCに対しても書込動作が行なわれる。

書込動作は、メモリセル内の薄いトンネル酸化膜を通
じて電子をトンネルさせることにより行なわれる。この
ため、この薄いトンネル酸化膜に生じたトラップ準位に
正負の電荷がトラップされて、トンネルする電子の量が
書き換え回数とともに変化することがよく知られてい
る。すなわち、メモリセルは、書き換えの初期にはその
しきい値電圧やセルカレントが増加する特性を有し、書
き換えが多数回行なわれた後にはそれらは逆に減少する
特性を有する。したがって、ダミーセルを用いることに
よりセルカレントのモニタを行なう場合には、ダミーセ
ルに対しても、選択されたメモリセルと同程度の書き換
えを行なうことにより、メモリセルの特性とダミーセル
の特性とをできるだけ一致させる必要がある。

上記実施例では、同一のワード線に接続されるメモリ
セルおよびダミーセルに対して、同時に消去および書込
みが行なわれる。そのため、メモリセルアレイ1a,1b内
のメモリセルMC1,MC2のセルカレントをダミーコラム20
a,20b内のダミーセルDCにほぼ反映させることができ
る。これにより、書き換えにより変動したセルカレント
の補正をセンスタイミングに繰り込むことが可能とな
る。

なお、上記実施例では、電位検知回路22に、充電加速
回路23が設けられているが、センス線SLの電位を検知し
さらにそれを充電する回路であれば、他の構成を有する
回路を用いてもよい。また、素子数を低減するために
は、充電加速回路23を省略して、出力段24のしきい値電
圧を低く設定してもよい。

一方、より高速化を図るためには、充電加速回路23内
のトランジスタQ55のしきい値電圧をより低く設定し、
ダミービット線DBLを充電するダミーセルDCの数を複数
にしてもよい。

第３図、第６図および第７図の実施例におけるトラン
ジスタQ9〜Q12は必ずしも必要ではなく、場合によって
は、省略することも可能である。

さらに、上記実施例においては、フラッシュEEPROMに
ついて説明されているが、この発明は、これに限定され
ず、通常の２トランジスタ型EEPROM、EPROM、その他のR
OM、その他の半導体記憶装置にも同様に適用され得る。

［発明の効果］以上のように本発明によれば、選択されたメモリセル
の情報が読出されるビット線の電位に対するリファレン
スレベルが、他のビット線により提供され、それらの電
位が差動増幅されるので、集積度が高くなっても高速に
読出動作を行なうことが可能となる。

また、読出された情報が差動増幅手段に保持されるの
で、ページモード読出しのような高速な読出動作が可能
となる。

【図面の簡単な説明】

第１図はこの発明の一実施例によるフラッシュEEPROMの
全体構成を示すブロック図である。第２図は第１図に示
されるメモリセルアレイの回路構成を示す図である。第
３図は第２図に示される１つのセンスアンプおよび１組
のコラムの回路構成を示す図である。第４図は第１図〜
第３図の実施例の読出動作を説明するためのタイミング
チャートである。第５図は読出動作におけるビット線の
電位およびセンスアンプのノードの電位の変化を示す図
である。第６図はこの発明の他の実施例によるフラッシ
ュEEPROMの主要部の回路構成を示す図である。第７図は
この発明のさらに他の実施例によるフラッシュEEPROMの
構成を示すブロック図である。第８図は第７図に示され
る電位検知回路の詳細な構成を示す回路図である。第９
図は第８図の電位検知回路の動作を説明するためのタイ
ミングチャートである。第10図は従来のフラッシュEEPR
OMの全体構成を示すブロック図である。第11図は第10図
に示されるメモリセルアレイの回路構成を示す図であ
る。第12図はメモリセルの断面図である。第13図は第12
図のメモリセルの等価回路図である。第14A図は第11図
のフラッシュEEPROMの消去動作を説明するための図であ
る。第14B図はメモリトランジスタの消去動作を説明す
るための断面図である。第15A図は第11図のフラッシュE
EPROMの書込動作を説明するための図である。第15B図は
メモリトランジスタの書込動作を説明するための断面図
である。第16図は電流検出型センスアンプの回路構成を
示す図である。第17図は従来の半導体記憶装置の他の例
を示す図である。図において、1a,1bはメモリセルアレイ、２はコラムデ
コーダ、３はセンスアンプ、4a,4bはロウデコーダ、５
はＹアドレスバッファ、６はＸアドレスバッファ、７は
メインアンプ・書込ドライバ、８は入出力バッファ、９
は制御信号入力バッファ、10は書込・読出タイミング発
生回路、13a,13bはコラム、20a,20bはダミーコラム、I/
O,▲▼はI/O線、WLはワード線、DWLはダミーワー
ド線、BL1,BL2,BL3,BL4はビット線、DBLはダミービット
線、MC1,MC2はメモリセル、DC1,DC2,DCはダミーセル、S
Aはセンスアンプ、Q1〜Q16,Q19〜Q22はＮチャネルMOSト
ランジスタ、Q17,Q18はＰチャネルMOSトランジスタであ
る。なお、各図中同一符号は同一または相当部分を示す。

フロントページの続き (72)発明者林越正紀兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (72)発明者宮脇好和兵庫県伊丹市瑞原４丁目１番地三菱電機株式会社エル・エス・アイ研究所内 (56)参考文献特開昭61−126684（ＪＰ，Ａ) 実公昭58−13519（ＪＰ，Ｙ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/00 - 16/34

Claims

(57)【特許請求の範囲】

【請求項１】第１のビット線および第２のビット線から
なる少なくとも１組の第１のビット線対、第３のビット線および第４のビット線からなる少なくと
も１組の第２のビット線対、各々が前記第１のビット線対または前記第２のビット線
対のいずれかのビット線に接続される複数のメモリセ
ル、前記第１のビット線対のいずれかのビット線に接続され
る第１のダミーセル、前記第２のビット線対のいずれかのビット線に接続され
る第２のダミーセル、第１の端子および第２の端子を有し、前記第１の端子の
電位および前記第２の端子の電位を差動増幅する少なく
とも１つの差動増幅手段、前記複数のメモリセルのいずれかを選択するメモリセル
選択手段、前記メモリセル選択手段により前記第１のビット線対に
接続されたメモリセルが選択されたときに前記第２のダ
ミーセルを選択し、前記メモリセル選択手段により前記
第２のビット線対に接続されたメモリセルが選択された
ときに前記第１のダミーセルを選択するダミーセル選択
手段、および前記メモリセル選択手段により前記第１のビット線対に
接続されたメモリセルが選択されたときに、そのメモリ
セルが接続される前記第１または第２のビット線を対応
する前記差動増幅手段の第１の端子に結合させかつ前記
第３および第４のビット線を対応する前記差動増幅手段
の第２の端子に結合させ、前記メモリセル選択手段によ
り前記第２のビット線対に接続されたメモリセルが選択
されたときに、そのメモリセルが接続される前記第３ま
たは第４のビット線を対応する前記差動増幅手段の第２
の端子に結合させかつ前記第１および第２のビット線を
対応する前記差動増幅手段の第１の端子に結合させるス
イッチ手段を備えた、半導体記憶装置。