JP2611634B2 - 電荷転送素子 - Google Patents
電荷転送素子Info
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- JP2611634B2 JP2611634B2 JP27413893A JP27413893A JP2611634B2 JP 2611634 B2 JP2611634 B2 JP 2611634B2 JP 27413893 A JP27413893 A JP 27413893A JP 27413893 A JP27413893 A JP 27413893A JP 2611634 B2 JP2611634 B2 JP 2611634B2
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は電荷転送素子に関し、特
に信号電荷検出部の構造に関する。
に信号電荷検出部の構造に関する。
【０００２】
【従来の技術】電荷転送素子の信号電荷検出部には種々
の構造が知られているが、ここでは特開平３−１９２４
５号「電荷転送素子」に記載された構造を用いて説明す
る。図２は従来の環状接合ゲート型電荷検出器を説明す
るための図であり、図２（ａ）は模式的平面図、図２
（ｂ）は図２（ａ）におけるＡ−Ａ’部の断面図、およ
び図２（ｃ）は図２（ａ）におけるＢ−Ｂ’部の断面図
である。図２（ａ），（ｂ）および（ｃ）に示すよう
に、Ｎ型半導体基板１０１の一主面上のＰ型ウェル領域
１０２中にＰ+ 型素子分離領域１０３を設けて素子形成
領域を区画し、該素子形成領域に選択的に設けたＮ型の
転送チャネル領域１０４と転送チャネル領域１０４の上
部に配列して設けた転送ゲート電極１０５を含んで構成
した電荷転送レジスタ１０６を形成する。電荷転送レジ
スタ１０６に隣接する前記素子形成領域にＮ型の環状接
合ゲート領域１０７を設け、環状接合ゲート領域１０７
の内部に島状にＰ+ 型ソース領域１０８を設ける。かか
る構造によりＰ型ウェル領域１０２をチャネル領域と
し、Ｐ+ 型素子分離領域１０３をドレイン領域とするこ
とによりＰ型の接合型電界効果トランジスタ（ＪＦＥ
Ｔ）１０９が構成される。さらに、環状接合ゲート領域
１０７に隣接して、Ｎ型埋込みチャネルリセットトラン
ジスタ１１０が設けられる。また、Ｐ+ 型ソース領域１
０８に負荷抵抗１１１を介して電源１１２を接続するこ
とによりＪＦＥＴ１０９はソースフォロワアンプとして
動作させる。この従来例におけるＮ型半導体基板１０１
の不純物濃度は１０14〜１０15ｃｍ-3、Ｐ型ウェル領域
１０２の不純物濃度は１０15〜１０16ｃｍ -3、深さは１
〜５μｍ、Ｎ型の環状接合ゲート領域１０７の不純物濃
度は１０16〜１０17ｃｍ-3、深さは０．２〜０．８μｍ
である。
の構造が知られているが、ここでは特開平３−１９２４
５号「電荷転送素子」に記載された構造を用いて説明す
る。図２は従来の環状接合ゲート型電荷検出器を説明す
るための図であり、図２（ａ）は模式的平面図、図２
（ｂ）は図２（ａ）におけるＡ−Ａ’部の断面図、およ
び図２（ｃ）は図２（ａ）におけるＢ−Ｂ’部の断面図
である。図２（ａ），（ｂ）および（ｃ）に示すよう
に、Ｎ型半導体基板１０１の一主面上のＰ型ウェル領域
１０２中にＰ+ 型素子分離領域１０３を設けて素子形成
領域を区画し、該素子形成領域に選択的に設けたＮ型の
転送チャネル領域１０４と転送チャネル領域１０４の上
部に配列して設けた転送ゲート電極１０５を含んで構成
した電荷転送レジスタ１０６を形成する。電荷転送レジ
スタ１０６に隣接する前記素子形成領域にＮ型の環状接
合ゲート領域１０７を設け、環状接合ゲート領域１０７
の内部に島状にＰ+ 型ソース領域１０８を設ける。かか
る構造によりＰ型ウェル領域１０２をチャネル領域と
し、Ｐ+ 型素子分離領域１０３をドレイン領域とするこ
とによりＰ型の接合型電界効果トランジスタ（ＪＦＥ
Ｔ）１０９が構成される。さらに、環状接合ゲート領域
１０７に隣接して、Ｎ型埋込みチャネルリセットトラン
ジスタ１１０が設けられる。また、Ｐ+ 型ソース領域１
０８に負荷抵抗１１１を介して電源１１２を接続するこ
とによりＪＦＥＴ１０９はソースフォロワアンプとして
動作させる。この従来例におけるＮ型半導体基板１０１
の不純物濃度は１０14〜１０15ｃｍ-3、Ｐ型ウェル領域
１０２の不純物濃度は１０15〜１０16ｃｍ -3、深さは１
〜５μｍ、Ｎ型の環状接合ゲート領域１０７の不純物濃
度は１０16〜１０17ｃｍ-3、深さは０．２〜０．８μｍ
である。
【０００３】次に、この従来の電荷転送素子の信号電荷
検出の動作原理を説明する。電荷転送レジスタ１０６に
より図の左方向から右方向に転送されてきた信号電荷は
環状接合ゲート領域１０７に転送され蓄積される。これ
により、環状接合ゲート領域１０７とＰ型ウェル領域１
０２間の空乏層幅が変調されるため、ＪＦＥＴ１０９の
チャネルであるＰ型ウェル領域１０２のコンダクタンス
が変調され、Ｐ+ 型ソース領域１０８からドレインであ
るＰ+ 型素子分離領域１０３に向かって流れる電流が変
調される。この電流の変化は、負荷抵抗１１１を介して
Ｐ+ 型ソース領域１０８の電位変化として検出される。
環状接合ゲート領域１０７に蓄積されていた信号電荷
は、リセットゲート１１３にパルスを印加してオン状態
にすることでリセットドレイン１１４に排出される。
検出の動作原理を説明する。電荷転送レジスタ１０６に
より図の左方向から右方向に転送されてきた信号電荷は
環状接合ゲート領域１０７に転送され蓄積される。これ
により、環状接合ゲート領域１０７とＰ型ウェル領域１
０２間の空乏層幅が変調されるため、ＪＦＥＴ１０９の
チャネルであるＰ型ウェル領域１０２のコンダクタンス
が変調され、Ｐ+ 型ソース領域１０８からドレインであ
るＰ+ 型素子分離領域１０３に向かって流れる電流が変
調される。この電流の変化は、負荷抵抗１１１を介して
Ｐ+ 型ソース領域１０８の電位変化として検出される。
環状接合ゲート領域１０７に蓄積されていた信号電荷
は、リセットゲート１１３にパルスを印加してオン状態
にすることでリセットドレイン１１４に排出される。
【０００４】
【発明が解決しようとする課題】固体撮像素子は、光学
フォーマットの縮小および高密度化のために、画素寸法
が徐々に縮小されている。このため信号量が減少する
が、現在の固体撮像素子では雑音は主に電荷検出部およ
び出力アンプで発生しており、その大きさは画素寸法に
はほとんど依存していない。このような状況において十
分なＳＮ比を確保するには、電荷検出部の高感度化が必
須である。
フォーマットの縮小および高密度化のために、画素寸法
が徐々に縮小されている。このため信号量が減少する
が、現在の固体撮像素子では雑音は主に電荷検出部およ
び出力アンプで発生しており、その大きさは画素寸法に
はほとんど依存していない。このような状況において十
分なＳＮ比を確保するには、電荷検出部の高感度化が必
須である。
【０００５】前述したように、従来の接合ゲート型電荷
検出器においては、ＪＦＥＴのチャネルとなる不純物ウ
ェル層が、電荷転送レジスタ領域の転送チャネル下部の
不純物ウェル層と同一の深さで形成されている。通常、
転送レジスタは、信号電荷が基板に溢れ出ないように、
転送チャネル下部の不純物ウェル層が完全に空乏化され
ないような深さおよび濃度で形成される。一般的に、電
荷検出部に隣接している電荷転送レジスタは、動作周波
数が１５〜５０ＭＨｚと高いため、不純物ウェル層の深
さは１〜５μｍ、不純物濃度は１０15〜１０16ｃｍ-3で
ある。そのため電荷検出部のＪＦＥＴのチャネルは完全
に空乏化されない。したがって、電荷検出感度が低いと
いう問題点がある。
検出器においては、ＪＦＥＴのチャネルとなる不純物ウ
ェル層が、電荷転送レジスタ領域の転送チャネル下部の
不純物ウェル層と同一の深さで形成されている。通常、
転送レジスタは、信号電荷が基板に溢れ出ないように、
転送チャネル下部の不純物ウェル層が完全に空乏化され
ないような深さおよび濃度で形成される。一般的に、電
荷検出部に隣接している電荷転送レジスタは、動作周波
数が１５〜５０ＭＨｚと高いため、不純物ウェル層の深
さは１〜５μｍ、不純物濃度は１０15〜１０16ｃｍ-3で
ある。そのため電荷検出部のＪＦＥＴのチャネルは完全
に空乏化されない。したがって、電荷検出感度が低いと
いう問題点がある。
【０００６】本発明の目的は、電荷検出部の環状接合ゲ
ート型トランジスタのチャネル領域を容易に空乏化でき
るようにして、電荷検出感度を向上させた電荷転送素子
を提供することにある。
ート型トランジスタのチャネル領域を容易に空乏化でき
るようにして、電荷検出感度を向上させた電荷転送素子
を提供することにある。
【０００７】
【課題を解決するための手段】本発明の電荷転送素子
は、信号電荷を転送する第一導電型の電荷転送レジスタ
と、前記電荷転送レジスタに隣接して設けられた電荷検
出部および出力増幅器とからなる電荷転送装置におい
て、電荷検出部に第一導電型の環状領域をゲートとする
第二導電型の接合ゲート型トランジスタを有し、その接
合ゲート型トランジスタのチャネルとなる第二導電型の
不純物領域の深さが、電荷転送レジスタの第一導電型の
転送チャネル領域下部の第二導電型の不純物ウェル領域
の深さよりも浅く形成されている。
は、信号電荷を転送する第一導電型の電荷転送レジスタ
と、前記電荷転送レジスタに隣接して設けられた電荷検
出部および出力増幅器とからなる電荷転送装置におい
て、電荷検出部に第一導電型の環状領域をゲートとする
第二導電型の接合ゲート型トランジスタを有し、その接
合ゲート型トランジスタのチャネルとなる第二導電型の
不純物領域の深さが、電荷転送レジスタの第一導電型の
転送チャネル領域下部の第二導電型の不純物ウェル領域
の深さよりも浅く形成されている。
【０００８】
【作用】接合ゲート型電荷検出器において、接合ゲート
型トランジスタの接合ゲート下部のチャネルの不純物層
の深さを、電荷転送レジスタの転送チャネル領域下部の
不純物層の深さよりも浅く形成する。これにより、接合
ゲート型トランジスタのチャネルは容易に空乏化される
ためチャネルコンダクタンスが小さくなり、かつ相互コ
ンダクタンスが大きくなるためソースフォロワアンプの
利得が向上し、信号電荷検出感度が向上する。
型トランジスタの接合ゲート下部のチャネルの不純物層
の深さを、電荷転送レジスタの転送チャネル領域下部の
不純物層の深さよりも浅く形成する。これにより、接合
ゲート型トランジスタのチャネルは容易に空乏化される
ためチャネルコンダクタンスが小さくなり、かつ相互コ
ンダクタンスが大きくなるためソースフォロワアンプの
利得が向上し、信号電荷検出感度が向上する。
【０００９】
【実施例】以下に、本発明の実施例について図面を参照
して説明する。
して説明する。
【００１０】図１は本発明の一実施例の環状接合ゲート
型電荷検出器を説明するための図であり、図１（ａ）は
模式的平面図、図１（ｂ）は図１（ａ）におけるＡ−
Ａ’部の断面図、および図１（ｃ）は図１（ａ）におけ
るＢ−Ｂ’部の断面図である。
型電荷検出器を説明するための図であり、図１（ａ）は
模式的平面図、図１（ｂ）は図１（ａ）におけるＡ−
Ａ’部の断面図、および図１（ｃ）は図１（ａ）におけ
るＢ−Ｂ’部の断面図である。
【００１１】図１（ａ），（ｂ）および（ｃ）に示すよ
うに、Ｎ型半導体基板１の一主面上にＰ型ウェル領域２
が形成され、それに隣接してＰ型ウェル領域２よりも深
さが浅いＰ型不純物領域３が形成される。Ｐ+ 型素子分
離領域４を設けて素子形成領域を区画し、前記素子形成
領域に選択的に設けたＮ型の転送チャネル領域５と転送
チャネル領域５の上部に配列して設けた転送ゲート電極
６を含んで構成した電荷転送レジスタ７を形成する。電
荷転送レジスタ７に隣接する前記素子形成領域にＮ型の
環状接合ゲート領域８を設け、環状接合ゲート領域８の
内部に島状にＰ + 型ソース領域９を設ける。Ｐ型不純物
領域３をチャネル領域とし、Ｐ+ 型素子分離領域４をド
レイン領域とすることによりＰ型の接合型電界効果トラ
ンジスタ（ＪＦＥＴ）１０を構成する。さらに、環状接
合ゲート領域８に隣接して、Ｎ型埋込みチャネルリセッ
トトランジスタ１１を設ける。また、Ｐ+ 型ソース領域
９に負荷抵抗１２を介して電源１３を接続することによ
りＪＦＥＴ１０をソースフォロワアンプとして動作させ
ている。この実施例におけるＮ型半導体基板１の不純物
濃度は１０14〜１０15ｃｍ-3、Ｐ型ウェル領域２の不純
物濃度は１０15〜１０16ｃｍ-3、深さは２〜５μｍ，Ｐ
型不純物領域３の不純物濃度は１０15〜１０ 16ｃｍ-3、
深さは０．５〜１μｍ、Ｎ型の環状接合ゲート領域８の
不純物濃度は１０16〜１０17ｃｍ-3、深さは０．２〜
０．５μｍである。
うに、Ｎ型半導体基板１の一主面上にＰ型ウェル領域２
が形成され、それに隣接してＰ型ウェル領域２よりも深
さが浅いＰ型不純物領域３が形成される。Ｐ+ 型素子分
離領域４を設けて素子形成領域を区画し、前記素子形成
領域に選択的に設けたＮ型の転送チャネル領域５と転送
チャネル領域５の上部に配列して設けた転送ゲート電極
６を含んで構成した電荷転送レジスタ７を形成する。電
荷転送レジスタ７に隣接する前記素子形成領域にＮ型の
環状接合ゲート領域８を設け、環状接合ゲート領域８の
内部に島状にＰ + 型ソース領域９を設ける。Ｐ型不純物
領域３をチャネル領域とし、Ｐ+ 型素子分離領域４をド
レイン領域とすることによりＰ型の接合型電界効果トラ
ンジスタ（ＪＦＥＴ）１０を構成する。さらに、環状接
合ゲート領域８に隣接して、Ｎ型埋込みチャネルリセッ
トトランジスタ１１を設ける。また、Ｐ+ 型ソース領域
９に負荷抵抗１２を介して電源１３を接続することによ
りＪＦＥＴ１０をソースフォロワアンプとして動作させ
ている。この実施例におけるＮ型半導体基板１の不純物
濃度は１０14〜１０15ｃｍ-3、Ｐ型ウェル領域２の不純
物濃度は１０15〜１０16ｃｍ-3、深さは２〜５μｍ，Ｐ
型不純物領域３の不純物濃度は１０15〜１０ 16ｃｍ-3、
深さは０．５〜１μｍ、Ｎ型の環状接合ゲート領域８の
不純物濃度は１０16〜１０17ｃｍ-3、深さは０．２〜
０．５μｍである。
【００１２】次に、本実施例の電荷転送素子の信号電荷
検出の動作原理を説明する。電荷転送レジスタ７により
図の左方向から右方向に転送されてきた信号電荷は環状
接合ゲート領域８に転送され蓄積される。これにより、
環状接合ゲート領域８とＰ型不純物領域３間の空乏層幅
が変調されるため、ＪＦＥＴ１０のチャネルであるＰ型
不純物領域３のコンダクタンスが変調され、Ｐ+ 型ソー
ス領域９からドレインであるＰ+ 型素子分離領域４に向
かって流れる電流が変調される。この電流の変化は、負
荷抵抗１２を介してＰ+ 型ソース領域９の電位変化とし
て検出される。環状接合ゲート領域８に蓄積されていた
信号電荷は、リセットゲート１４にパルスを印加してオ
ン状態にすることでリセットドレイン１５に排出され
る。
検出の動作原理を説明する。電荷転送レジスタ７により
図の左方向から右方向に転送されてきた信号電荷は環状
接合ゲート領域８に転送され蓄積される。これにより、
環状接合ゲート領域８とＰ型不純物領域３間の空乏層幅
が変調されるため、ＪＦＥＴ１０のチャネルであるＰ型
不純物領域３のコンダクタンスが変調され、Ｐ+ 型ソー
ス領域９からドレインであるＰ+ 型素子分離領域４に向
かって流れる電流が変調される。この電流の変化は、負
荷抵抗１２を介してＰ+ 型ソース領域９の電位変化とし
て検出される。環状接合ゲート領域８に蓄積されていた
信号電荷は、リセットゲート１４にパルスを印加してオ
ン状態にすることでリセットドレイン１５に排出され
る。
【００１３】なお、本実施例においては、リセットゲー
ト１４下部のＰ型ウェル領域２の深さは、電荷転送レジ
スタ７下部のＰ型ウェル領域２と同じ深さとしたが、環
状接合ゲート領域８の下部のＰ型不純物領域３と同じ深
さでもよい。
ト１４下部のＰ型ウェル領域２の深さは、電荷転送レジ
スタ７下部のＰ型ウェル領域２と同じ深さとしたが、環
状接合ゲート領域８の下部のＰ型不純物領域３と同じ深
さでもよい。
【００１４】本実施例では、環状接合ゲート領域８の下
部のＰ型不純物領域３の深さが０．５〜１μｍのよう
に、電荷転送レジスタ下部のＰ型ウェル領域２に比べて
浅く形成されるので、従来、空乏化が困難であったＪＦ
ＥＴ１０のチャネルを容易に空乏化できる。ソースフォ
ロワアンプの利得は、一般的にｇm1／（ｇm1＋ｇDS1 ＋
ｇDS2 ）で与えられる。ここで、ｇm1はドライバトラン
ジスタの相互コンダクタンス、ｇDS1 はドライバトラン
ジスタのチャネルコンダクタンス、ｇDS2 はロードトラ
ンジスタのチャネルコンダクタンスである。すなわち、
本発明によれば、ｇDS1 の値を大幅に小さくすること、
およびｇm1の値を大きくすることが可能となり、ソース
フォロワアンプの利得を２割程度大きくできるため、電
荷検出感度も２割程度向上できる。したがって、ＳＮ比
も２割程度の向上が期待できる。
部のＰ型不純物領域３の深さが０．５〜１μｍのよう
に、電荷転送レジスタ下部のＰ型ウェル領域２に比べて
浅く形成されるので、従来、空乏化が困難であったＪＦ
ＥＴ１０のチャネルを容易に空乏化できる。ソースフォ
ロワアンプの利得は、一般的にｇm1／（ｇm1＋ｇDS1 ＋
ｇDS2 ）で与えられる。ここで、ｇm1はドライバトラン
ジスタの相互コンダクタンス、ｇDS1 はドライバトラン
ジスタのチャネルコンダクタンス、ｇDS2 はロードトラ
ンジスタのチャネルコンダクタンスである。すなわち、
本発明によれば、ｇDS1 の値を大幅に小さくすること、
およびｇm1の値を大きくすることが可能となり、ソース
フォロワアンプの利得を２割程度大きくできるため、電
荷検出感度も２割程度向上できる。したがって、ＳＮ比
も２割程度の向上が期待できる。
【００１５】
【発明の効果】以上説明したように本発明は、接合ゲー
ト型トランジスタのゲートとなる第一導電型の不純物領
域の深さを、電荷転送レジスタの第一導電型の転送チャ
ネル領域下部の第二導電型の不純物ウェル領域の深さよ
りも浅く形成することにより、電荷検出部の環状接合ゲ
ート型トランジスタのチャネル領域を容易に空乏化でき
るため、電荷検出感度が向上する効果がある。
ト型トランジスタのゲートとなる第一導電型の不純物領
域の深さを、電荷転送レジスタの第一導電型の転送チャ
ネル領域下部の第二導電型の不純物ウェル領域の深さよ
りも浅く形成することにより、電荷検出部の環状接合ゲ
ート型トランジスタのチャネル領域を容易に空乏化でき
るため、電荷検出感度が向上する効果がある。
【図１】本発明の電荷転送装置の一実施例における環状
接合ゲート型電荷検出器の模式的平面図（同図（ａ））
と、同図（ａ）におけるＡ−Ａ’断面図（同図（ｂ））
と、同図（ａ）におけるＢ−Ｂ’断面図（同図（ｃ））
である。
接合ゲート型電荷検出器の模式的平面図（同図（ａ））
と、同図（ａ）におけるＡ−Ａ’断面図（同図（ｂ））
と、同図（ａ）におけるＢ−Ｂ’断面図（同図（ｃ））
である。
【図２】従来の電荷転送装置における環状接合ゲート型
電荷検出器の模式的平面図（同図（ａ））と、同図
（ａ）におけるＡ−Ａ’断面図（同図（ｂ））と、同図
（ａ）におけるＢ−Ｂ’断面図（同図（ｃ））である。
電荷検出器の模式的平面図（同図（ａ））と、同図
（ａ）におけるＡ−Ａ’断面図（同図（ｂ））と、同図
（ａ）におけるＢ−Ｂ’断面図（同図（ｃ））である。
１，１０１ Ｎ型半導体基板 ２，１０２ Ｐ型ウェル領域 ３ Ｐ型不純物領域 ４，１０３ Ｐ+ 型素子分離領域 ５，１０４ 転送チャネル領域 ６，１０５ 転送ゲート電極 ７，１０６ 電荷転送レジスタ ８，１０７ Ｎ型環状接合ゲート領域 ９，１０８ Ｐ+ 型ソース領域 １０，１０９ ＪＦＥＴ １１，１１０ リセットトランジスタ １２，１１１ 負荷抵抗 １３，１１２ 電源 １４，１１３ リセットゲート １５，１１４ リセットドレイン
Claims (2)
- 【請求項１】 信号電荷を転送する第一導電型の電荷転
送レジスタと、前記電荷転送レジスタに隣接して設けら
れた電荷検出部および出力増幅器とからなる電荷転送素
子において、前記電荷検出部に第一導電型の環状領域を
ゲートとする第二導電型の接合ゲート型トランジスタを
有し、その接合ゲート型トランジスタのチャネルとなる
第二導電型の不純物領域の深さが、前記電荷転送レジス
タの第一導電型の転送チャネル領域下部の第二導電型の
不純物ウェル領域の深さよりも浅く形成されていること
を特徴とする電荷転送素子。 - 【請求項２】 第二導電型の不純物領域の深さが０．５
〜１μｍであり、第二導電型の不純物ウェル領域の深さ
が２〜５μｍである、請求項１記載の電荷転送素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27413893A JP2611634B2 (ja) | 1993-11-02 | 1993-11-02 | 電荷転送素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27413893A JP2611634B2 (ja) | 1993-11-02 | 1993-11-02 | 電荷転送素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07130988A JPH07130988A (ja) | 1995-05-19 |
| JP2611634B2 true JP2611634B2 (ja) | 1997-05-21 |
Family
ID=17537556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27413893A Expired - Lifetime JP2611634B2 (ja) | 1993-11-02 | 1993-11-02 | 電荷転送素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2611634B2 (ja) |
-
1993
- 1993-11-02 JP JP27413893A patent/JP2611634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07130988A (ja) | 1995-05-19 |
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