JP2975646B2 - 集積デバイス - Google Patents

Description

【発明の詳細な説明】 発明の技術分野 本発明は、一般的にはトランジスタラッチ技術に関
し、より詳細にはラッチ回路を形成するよう内部にクロ
ス結合されたコンデンサを備えたトレンチ形トランジス
タを有するスタック形CMOSトランジスタ構成に関する。

発明の背景 スタティックRAM（以下SRAMと称す）の密度が増加す
るにつれて、より小型のSRAMセルを得る代替方法を見出
す必要性が増加している。Ｐチャンネル負荷をＮチャン
ネルバンクトランジスタの頂部の上に積み重ねるスタッ
ク形CMOS技術は、４メガビット以上のメモリの製造に利
用されている。デバイスの配列が複雑になるにつれて、
デバイス内の各セルは、軟成分放射線によるエラーを生
じやすくなる。この結果、対策がない場合に軟成分放射
線の照射による影響を受ける電荷を維持するため検出結
合点にコンデンサを使用せざるを得ない。

併合（merged）CMOS（MCMOS）技術として知られる現
在のスタック形CMOS技術によれば、スタック形CMOSラッ
チは、バルクＰ形基板上に設けられたポリシリコン単一
層により製造される。この結果、下方のＮチャンネルト
ランジスタのソース領域およびドレイン領域は、トラン
ジスタのゲート電極との自己整合ができなくなる。更に
下方のバルクＮチャンネルトランジスタは横方向にかな
りの面積を占める。またＮチャンネルトランジスタおよ
びＰチャンネルトランジスタの双方のゲート酸化膜は、
同一の酸化物の膜から成り、この結果、双方のトランジ
スタの厚さは必ず同じにしなければならないので、トラ
ンジスタの機能性が制限されることになる。更に現在の
技術では、SRAM構成のデバイスにはスタック形コンデン
サは設けられてない。

従って、面積の占有を最小とし、かつ軟成分放射線の
照射による影響を受けにくくするため内部にスタック形
容量性素子を含むスタック形 CMOSセルに対する要望が生れている。また埋め込みＮチ
ャンネルトランジスタおよび下方のＰチャンネルトラン
ジスタに対し別々のゲート酸化膜を設けるという要望も
生じている。

発明の要約 本発明によれば、従来のトランジスタセル構成に関連
した欠点を実質的に解消または低減したトランジスタセ
ルが提供される。

本発明のトランジスタセルは、スタック形トランジス
タに隣接したトレンチ形トランジスタを一般に含む。更
に本発明は、対向する第１プレートと第２プレートを有
するスタック形容量性素子を含み、第１プレートはトレ
ンチ形トランジスタのゲートに電気的に結合し、第２プ
レートはスタック形トランジスタのゲートに電気的に結
合される。好ましい実施態様では、トレンチ形トランジ
スタはＮチャンネルトランジスタであるが、スタック形
トランジスタはＰチャンネルトランジスタである。内部
に設けられたスタック構成の入力端または出力端のいず
れかにイネーブリングトランジスタを設けることができ
る。

本発明によれば、セルの寸法が最小となり、かつ実装
密度が大きくなるという、ベーストレンチ形トランジス
タ上に重ねられた構成の技術的利点が得られる。更に、
セル内にコンデンサを内在させたことにより、セルは軟
成分放射線によるエラーを生じにくくなるという技術的
利点が得られる。本発明の別の利点とは、内部の各々の
トランジスタのゲートとチャンネルの間に別々のゲート
酸化膜を設けたことである。ゲート酸化膜を別々にした
ことによりゲート酸化膜の完全性が増し、各々の独立し
たトランジスタのしきい値電圧が選択できるという利点
が得られる。更に本発明により設けられる容量性素子の
容量を選択できるという技術的利点もある。

本発明およびその利点をより完全に理解するため添附
した図面と共にして次の詳細な説明を参照されたい。

実施例 図面のうち第１図から第5b図を参照すると、本発明の
好ましい実施態様が最良に理解される。種々の図中同一
および対応する部品には同一番号が付けられている。

第１図は、本発明を構成するラッチ10の略図を示す。
ラッチ10は、一般に２対のMOSトランジスタから成る。
これらトランジスタは、それぞれ第1Pチャンネルトラン
ジスタ12および第2Pチャンネルトランジスタ14と、第1N
チャンネルトランジスタ16および第2Nチャンネルトラン
ジスタ18とから成る。Ｐチャンネルトランジスタ12およ
び14の双方の第１ソース／ドレイン20および22は、それ
ぞれ最上部の電源電圧点V_CCに接続されている。同様に
Ｎチャンネルトランジスタ16および18の第１ソース／ド
レイン24および26は最下部の基準電圧点（一般にはアー
ス）に接続されている。Ｐチャンネルトランジスタ12の
第２ソース／ドレイン28とＮチャンネルトランジスタ16
の第２ソース／ドレイン30とが接続され、同様にＰチャ
ンネルトランジスタ14の第２ソース／ドレイン32とＮチ
ャンネルトランジスタ18の第２ソース／ドレイン34とが
接続されている。

ラッチ10の第１結合点36にはデジタル情報が記憶でき
る。この第１結合点36は更にＰチャンネルトランジスタ
14のゲート38およびＮチャンネルトランジスタ18のゲー
ト40に接続され、トランジスタ12のソース／ドレイン28
およびトランジスタ16のソース／ドレイン30に接続され
ている。第２結合点42は、Ｐチャンネルトランジスタ12
のゲート44およびＮチャンネルトランジスタ16のゲート
46に接続されている。この第２結合点42には、第１結合
点36に記憶されたデジタル情報の逆が記憶される。第２
ノード42は、更にＰチャンネルトランジスタ14の第２ソ
ース／ドレイン32およびＮチャンネルトランジスタ18の
第２ソース／ドレイン34に接続されている。Ｐチャンネ
ルトランジスタ12のＮチャンネルトランジスタ18に対す
る相互接続およびＮチャンネルトランジスタ16のＰチャ
ンネルトランジスタ14に対する同様な接続は、当技術分
野ではペアトランジスタの「クロス結合」として知られ
ている。Ｐチャンネルトランジスタ12のゲート44と第１
結合点36との間には第１コンデンサ48が接続され、同様
にＰチャンネルトランジスタ14と第１結合点42との間に
は第２コンデンサ50が接続されている。

ラッチ10の作動は、この中を通過する信号例を追え
ば、理解できよう。例えば、V_INがデジタル信号「１」
の場合、Ｐチャンネルトランジスタ14は高インピーダン
ス状態となるが、一方のＮチャンネルトランジスタ18は
導通状態となる。従って、第２結合点42はアースされる
ので、出力としてデジタル信号「０」を発生する。この
デジタル信号「０」は、出力信号となるだけでなく、Ｐ
チャンネルトランジスタ12のゲート44およびＮチャンネ
ルトランジスタ16のゲート46に印加される。このデジタ
ル信号「０」は、Ｐチャンネルトランジスタ12を導通さ
せ、Ｎチャンネルトランジスタ16を高インピーダンス状
態とする。従って、最上部の電源電圧V_CCは、第１結合
点36に伝えられ、次にＰチャンネルトランジスタ14のゲ
ート38およびＮチャンネルトランジスタ18のゲート40ま
で戻される。こうして、ラッチ10は、内部のトランジス
タのネットワークを通して再生フィードバックを行う構
造に製造されていることが理解できよう。従って、ラッ
チ10は、再上部の電圧V_CCがアクティーブに維持される
限り一般にその時の状態を維持するよう作動する。

しかしながら、コンデンサ48および50を加えないと、
ラッチは軟成分放射線信号の影響を受けやすくなる。換
言すれば、軟成分放射線は、 ラッチ10内のトランジスタの動作を変動するので、かか
る放射線がない場合トランジスタ上の有効な信号に影響
を与える。従って、コンデンサ48および50は、これらの
コンデンサがない場合に放射線が回路に有害な作用を与
え得る短い時間中に回路内に信号を記憶しておくよう作
動する。

第２図は、第１図のトランジスタのクロス結合された
ペアのうちの一方の略図を示す。より詳細に述べれば、
第2Pチャンネルトランジスタ14および第1Nチャンネルト
ランジスタ16が示されている。同様に第１図と共通する
参照番号が示されている。本発明は、第２図の回路をス
タック形MOSトランジスタ構成に製造するための方法お
よび特定構造を提供するものである。しかしながら、第
1Pチャンネルトランジスタ12および第2Nチャンネルトラ
ンジスタ18も同様に以下述べる態様と同じ態様にて製造
できる。トランジスタの各ペアを製造すれば、これらト
ランジスタは第１図の略図に従い必要に応じて相互に接
続できる。

第３図は、第２図に示すようなコンデンサ50が加えら
れていない第２図の回路を構成するための従来のスタッ
ク形CMOS構成52を示す。このCMOS構成52は、一般にＰ形
半導体材料から形成される半導体基板54を含む。この半
導体基板54内には、第１拡散領域56および第２拡散領域
58が形成されており、双方の領域56および58は、一般に
Ｎ形の半導体材料から形成される。より詳細に説明する
と、これら領域は、10²¹/cm³の高いドーパント濃度を示
す「N⁺」レベルまでドープされる。半導体基板54の上に
は絶縁層60が形成される。その後、この絶縁層60の上方
にポリシリコン層62が形成される。このポリシリコン層
62は、内部に４つの異なる領域64,66,68および70が形成
されるようマスクされ、ドープされる。第１ドープ領域
64は、拡散領域56および58のドープレベルと同じ高ドー
プレベルにてドープされるＮ形に形成できる。第２ドー
プ領域66および第３ドープ領域68はＰ形ドーパントでド
ープされ、また高いドーパント濃度レベルとなってい
る。第４ドープ領域70は、第２ドープ領域66と第３ドー
プ領域68との間に形成される。この第４ドープ領域70
は、Ｐ形材料またはＮ形材料のいずれかも形成できる
が、ドープ領域66と68との間のしきい値電圧を比較的低
くするため一般にＰ形材料から形成される。導電性スト
ラップ78は、第１ドープ領域64と第２ドープ領域66とを
電気的に結合する。

第３図内の種々の領域と第２図の回路図との関係は、
次のとおりである。第１拡散領域56と第２拡散領域58
は、第1Nチャンネルトランジスタ16の第１ソース／ドレ
イン24および第２ソース／ドレイン30にそれぞれ対応し
ている。従って、第１拡散領域56は、第２図に従ってア
ースされている。第１ドープ領域46は、第1Nチャンネル
トランジスタ16のゲート46として機能する。第２ドープ
領域66および第３ドープ領域68は、第2Pチャンネルのト
ランジスタ14の第２ソース／ドレイン32および第１ソー
ス／ドレイン22としてそれぞれ作動する。よって、第３
ドープ領域68には、第２図に従ってV_CCが加えられる。
更に、導電性トラップ78は、Ｎチャンネルトランジスタ
16のゲート46をＰチャンネルトランジスタ14の第２ソー
ス／ドレイン32に接続している。第４ドープ領域70は、
Ｐチャンネルトランジスタ14のチャンネル領域として機
能し、第２拡散領域58は、Ｐチャンネルトランジスタ14
のゲート38として機能する。従って、第２拡散領域58
は、Ｐチャンネルトランジスタ14のゲート38兼Ｎチャン
ネルトランジスタ16の第２ソース／ドレイン30として機
能する。第４ドープ領域70は、Ｎ形の半導体材料から形
成できるので、第１ドープ領域66と第２ドープ領域68と
の間のしきい値電圧を高くできる。

第３図の従来技術のCMOS構成52は、内部にコンデンサ
を含んでいない。この結果、この回路は、上記のように
軟成分放射線によるエラーを生じやすい。更にポリシリ
コン層62が形成されるため、Ｎチャンネルトランジスタ
16とＰチャンネルトランジスタ14の双方は、各トランジ
スタのゲートとチャンネルとの間のゲード絶縁層60の厚
さが同一となる。また第１拡散領域56と第２拡散領域58
は、これら領域に対するゲートの導線部として機能する
第１ドープ領域64と自己整合しないことも留意すべきで
ある。

第4a図から第4c図および第5a図から第5b図は、本発明
のトランジスタセル80の製造プロセスを示す横断面図を
示す。これらの図ではトランジスタセルの半分しか図示
していないが、これと同時に同じ半分のセルを製造し、
互いに接続し、第１図に示すようなラッチを完成するこ
ともできる。

第4a図は、本発明のトランジスタセル80の製造プロセ
スの初期の段階を示す横断面図を示す。半導体基板82
は、この上に形成された電界絶縁領域84および86を有す
る。半導体基板82は、Ｐ形半導体材料、例えばＰ形ウェ
ーハを含み、電界絶縁領域84および86は、これらの領域
の間に形成されたデバイスを隣接デバイスからアイソレ
ートするのに使用される電界絶縁酸化物領域となってい
る。電界絶縁領域84および86を形成した後、イオン打込
み法を利用してこれらの電界絶縁領域84および86の間に
拡散領域88を形成する。好ましい実施態様では、この拡
散領域88はＮ形の半導体ドーパントソースにより形成さ
れる。その後、トレンチ90に隣接して拡散領域88が残る
よう半導体基板82内かつこの拡散領域88を通るようトレ
ンチ90が形成される。このトレンチ90は、半導体製造業
に知られたプロセス、例えば反応性イオンエッチング法
に従って形成できる。トレンチ90は、一般には幅が1.0
μｍである。トレンチの深さは、このトレンチ90に関連
して形成すべきトランジスタに必要な所望チャンネル長
さに従って選択される。トレンチ内に厚さ120オングス
トロームの絶縁層92が形成される。この絶縁層は、半導
体基板82に隣接しながらトレンチより外方に延びる。一
般にこの絶縁層92は、半導体基板82を酸化することによ
り形成できる。次に絶縁層92に隣接して半導体層94が形
成され、この層94はトレンチ90内に延びる。この半導体
層94は、一般にポリシリコンから成り、トレンチ90全体
を満すよう充分な厚さを存する。半導体層94の一般的厚
さは、0.3μｍである。好ましい実施態様では、半導体
層94は10²¹/cm³のドーパント濃度を有する。半導体層94
の上に絶縁層96が形成される。この絶縁層96は、好まし
い実施態様ではTEOS酸化物であり、絶縁層92と102（第4
c図参照）の厚さ合計よりも大きい厚さを有する。この
厚さは、後の処理工程中に半導体層94を適当に保護す
る。

第4b図は、本発明のトランジスタセル80の中間段階の
横断面図を示す。第4a図の構造体は、トレンチ90の側壁
に沿ってポリシリコン領域98が残り、半導体基板82に隣
接しながらトレンチより外方に延びるようパターン露光
され、エッチングされる。第4b図は、トランジスタセル
80の横断面図を示すが、トレンチ90の周囲のまわりにか
つ絶縁層92に接触して連続状に半導体領域98が形成され
ると解すべきである。トレンチ90の底部にて半導体基板
82内に拡散領域100が形成される。拡散領域100と80との
間にトランジスタ効果が得られるように、拡散領域88と
同じ態様で拡散領域100がドープされる。従って、トラ
ンジスタチャンネルは、拡散領域88と100との間のトレ
ンチに隣接する。好ましい実施態様では、拡散領域100
は、 10²¹/cm³のドーパントレベルでドープされる。拡散領域
100を形成した後、トレンチ90の底部に沿う絶縁層92の
一部を除去する。このプロセスにはプラズマエッチング
法が使用できる。このエッチングは、トレンチ90の底部
から除去された絶縁層部分と同じ深さだけ絶縁層96の厚
さも減少させる。

第4c図は、本発明のトランジスタセル80のその後の処
理段階の横断面図を示す。半導体領域98に隣接し、トレ
ンチ90内に全体が位置するように薄い絶縁層102が形成
される。この絶縁層102の厚さは、一般に150オングスト
ロームであるが、後述するように所望の容量が得られる
ように変えることもできる。絶縁層102は、半導体領域9
8の露出部分に沿ってトレンチ80内に薄い酸化層を堆積
することにより形成できる。この場合、トレンチ90の底
部に沿って存在する絶縁層部分を取り除くためにプラズ
マエッチング法が再び必要となる。この部分を取り除く
ためのプラズマエッチング法は、上に載っている TEOS絶縁層96のために半導体領域98をエッチングしな
い。

半導体層104は、絶縁層96に隣接して堆積され、更に
絶縁層102に隣接するトレンチ90内の残りの領域を満
す。この半導体層104の堆積をするためインサイト（in
situ）プロセスが使用できる。更に半導体層104は、一
般に厚さが0.3μｍで、ドーパント濃度が 10²⁰/cm³である。半導体層104は、パターン露光され、
エッチングされ、次に絶縁層106により被われる。絶縁
層106は、一般に厚さが200から250オングストロームで
あり、酸化物材料から成る。半導体領域98との接触が可
能となるよう絶縁層106および96を貫通する接続孔108が
エッチングされる。絶縁層106に隣接して半導体層110が
形成される。この半導体は、接続孔108を満し、半導体
領域98に接触する。半導体層110は、次にマスキングさ
れ、内部に第１ドープ領域112および第２ドープ領域114
を含むように適当にドープされる。これらドープ領域11
2および114はドーパント濃度が10²¹/cm³で、同じ導電形
である。好ましい実施態様では、ドープ領域112および1
14をドーピングするのにＰ形ドーパントソースを利用で
きる。次にドープ領域112と114との間にチャンネル領域
116が形成される。チャンネル領域116は、Ｐ形またはＮ
形ドーパントソースのいずれを用いてもドーピングでき
る。しかしながらドープ領域112と114との間で低いしき
い値を得るには、ドープ領域112および114と同じ形の半
導体ドーパントでチャンネル領域116をドーピングする
こともできる。このチャンネル領域116のドーパント濃
度は５（10）¹⁶から１（10¹⁷）/cm³の大きさである。

第4c図に示される構造は、第２図に示されている略図
の全体の横断面図であるが、第２図に示されている電圧
信号源または電源のいずれへの接続部も示されていな
い。Ｎチャンネルトランジスタ16は、拡散領域88および
100をソース／ドレインとして使用するトレンチ形トラ
ンジスタにより実現されている。更に半導体領域98は、
Ｎチャンネルトランジスタに対するゲートとして機能す
るのて、拡散領域88と100との間で電流を流すよう作動
できる。Ｐチャンネルトランジスタ14は、ドープ領域11
2と114との間にチャンネル領域116を有するスタック形
トランジスタにより実現できる。拡散領域100と接触す
るためのトレンチ90内の半導体層104の延長部は、Ｎチ
ャンネルトランジスタ16の第２ソース／ドレイン30への
Ｐチャンネルトランジスタ38の接続ゲート38と構造的に
均等である。

誘電体（絶縁層96および102）と挟持する半導体層104
と半導体領域98の組み合わせは、この構成のデバイスに
対するコンデンサ50として機能する。従って、絶縁層96
と102の厚さを選択すれば、半導体領域98と半導体層104
との間で所望の容量が得られると解することができる。
よって、第4c図は、トレンチ形トランジスタ、スタック
形トランジスタおよびセル内部に形成された容量性素子
を有するトランジスタセルを示す。またトランジスタの
半導体のＮ形とＰ形を反転することもできると解すべき
である。換言すれば、スタック形トランジスタをＮ形ト
ランジスタとしたままトレンチ形トランジスタをＰ形ト
ランジスタとすることもできる。

第２図に示すように、電圧信号源および電源との接続
部分も必要である。従って、ドープ領域112はV_CC点に接
続され、拡散領域88はアースされる。入力信号点V
_INは、拡散領域100または半導体層104のいずれかに接続
できる。出力信号点V_OUTは、ドープ領域106または半導
体領域98のいずれかと接触させることにより実現でき
る。

第5a図は、イネーブリングトランジスタ118を加え
た、本発明のトランジスタセルの略図を示す。このエネ
ーブリングトランジスタは、セルを含む回路のビットラ
イン（BLと表示）に接続された第１ソース／ドレイン12
0と、Ｐチャンネルトランジスタ14のゲート38に接続さ
れた第２ソース／ドレイン122を有する。イネーブリン
グトランジスタ118のゲート124は、回路のワードライン
（WLと表示）に接続されている。

イネーブリングトランジスタ118を加えることにより
第5a図の回路の作動は、次のように影響される。イネー
ブリング信号は、ワードライン、すなわちイネーブリン
グトランジスタ118のゲート124に印加できる。このイネ
ーブリング信号は、トランジスタの第１ソース／ドレイ
ン120と第２ソース／ドレイン122との間を導通させる。
よって、入力信号がビットラインを通ってソース／ドレ
イン120へ印加され、ゲート124にアクティベイティング
信号が印加されると、入力信号はこのイネーブリングト
ランジスタ118を通過して、図示した他の回路部分に進
む。同じイネーブリング特性を利用してトランジスタセ
ルの出力信号を読み出すよう第２図中の出力結合点42に
も同様なイネーブリングトランジスタを設けることもで
きることにも留意されたい。

第5b図は、イネーブリングトランジスタ118を加えた
本発明のトランジスタセル80の横断面図を示す。トラン
ジスタセル80は、第4c図を参照して説明したのと同じ原
理に一般に従って製造される。しかしながら、イネーブ
リングトランジスタ118とトランジスタセル80とを接続
するため後述するように上記の工程を若干変更してもよ
い。効率を最適にするため、トランジスタセル80とイネ
ーブリングトランジスタ118は同時に製造してもよい。

第5b図の構成部品を製造する際、半導体基板128内に
拡散領域126を形成する。一般に、この拡散領域126は、
10²¹/cm³のＮ形ドーパントソースでドープされるが半導
体基板128はＰ形材料である。半導体基板128に隣接して
半導体層が設けられる。この半導体層130は、半導体基
板128と同じ形の半導体から成る。半導体層130の表面に
は、電界絶縁領域132,133および134が形成され、半導体
層130の内部に拡散領域135および136が形成される。こ
のプロセスは、半導体層130を適当にマスキングし、露
出域を10²¹/cm³の大きさのドーパント濃度となるようイ
オン打込みすることにより実施できる。好ましい実施態
様では拡散領域135および136の双方は、Ｎ形ドーパント
から成る。次に半導体層130の表面から拡散領域126と接
触するような深さまでに２つのトレンチ137および138を
形成する。トレンチ137内に絶縁層140が形成され、この
絶縁層140はこのトレンチから電界絶縁領域132および13
3に向って外側へ延びる。同様にトレンチ138内に絶縁層
142が形成され、このトレンチから電界絶縁領域134およ
び132に向って外方に延びる。絶縁層140および142は、
露出した半導体面に沿って酸化物を120オングストロー
ムの厚さに成長することにより形成できる。トランジス
タセル80の他の部分は、第4a図から第4c図に関連して上
で述べた工程に従って製造できる。従って、第5b図のト
ランジスタセル80には、第4c図からの他の参照番号が付
けられている。イネーブリングトランジスタ118は、ト
レンチ137内に半導体領域144に堆積し、この領域をトレ
ンチから外方に延ばすことにより完成する。半導体領域
144の堆積は、 10²⁰/cm³のドーパント濃度を有するドープされたポリシ
リコンをインサイト堆積することにより実施できる。半
導体領域144の上に絶縁層146が形成される。

半導体領域144は、イネーブリングトランジスタ118に
対するゲート124として機能することが第5a図および第5
b図から理解されよう。拡散領域134は、第１ソース／ド
レイン120として作動でき、一方拡散領域126は、第２ソ
ース／ドレイン122として作動できる。よって、第5b図
に示す装置は、拡散領域126を延ばしてトランジスタセ
ル80の第２半導体層104に接触することにより、第２ソ
ース／ドレイン122とＰチャンネルトランジスタ14のゲ
ート38との接続を実現している。

よって、本発明は、内部にクロス結合されたコンデン
サを有するトランジスタセルを具現化するための方法お
よび装置を提供するものである。この容量性素子は、軟
成分放射線が照射されている間セルの状態を維持する。
トレンチ形Ｎチャンネルトランジスタの上に形成された
スタック形Ｐチャンネルトランジスタを使用することに
より、横方向の寸法が最小となり、よって実装密度が最
大となった。また回路内の種々のトランジスタに対し独
立したゲート酸化膜を使用することにより、各々のトラ
ンジスタに対するしきい値電圧を変えることができるト
ランジスタに関連したゲート酸化膜の完全性が改善され
る。

以上で本発明を詳細に説明したが、特許請求の範囲に
記載した発明の精神および範囲から逸脱することなく種
々の変更、置換および改変が可能であると解すべきであ
る。

以上の説明に関して更に以下の項を説明する。

（１） 内部に形成された第１トレンチを有し、第１導
電形である半導体基板と、 前記トレンチに隣接して前記基板内に形成され、第１
チャンネル領域により分離された第１および第２ドープ
領域と、 前記第１トレンチの壁上に形成された第１絶縁層と、 前記絶縁層上に形成され、前記第１チャンネル領域内
の電流を制御する第１ゲートと、 前記第１ゲート上に形成された第２絶縁層と、 前記第２絶縁層上に形成された第２ゲートとを含み、
前記第２ゲートと前記第１ゲートとは、容量結合し、前
記第２ゲートは前記第２ドープ領域に導電的に接続さ
れ、更に 前記第２ゲート上に形成された第３絶縁層と、 前記第３絶縁層上に形成された半導体層と、 前記半導体層内に形成された第３および第４ドープ領
域とを含み、 前記第３および第４ドープ領域は、第２チャンネル領
域により分離され、前記第２ゲートは前記第２チャンネ
ル領域内の電流を制御する集積デバイス。

（２） 前記基板は、結晶質シリコンから成る第１項記
載の集積デバイス。

（３） 前記半導体層は、多結晶質シリコンから成る第
１項記載の集積デバイス。

（４） 前記第３ドープ領域は、前記第１ゲートに導電
的に接続されている第１項記載の集積デバイス。

（５） 前記基板内に形成された第２トレンチを更に含
み、前記ドープ領域は前記第１トレンチから前記第２ト
レンチまで延びており、 前記第２トレンチに隣接して前記基板内に形成され、
第３チャンネル領域により前記第２ドープ領域から分離
された第５ドープ領域と、 前記第２トレンチ内に形成され、前記第３チャンネル
領域内の電流を制御するゲートを更に含む第１項記載の
集積デバイス。

（６） 内部に形成された第１および第２トレンチを有
し、第１導電形である半導体基板と、 前記第１トレンチに隣接して前記基板内に形成され、
第１チャンネル領域により分離された第１および第２ド
ープ領域と、 前記第１トレンチの壁上に形成された第１絶縁層と、 前記絶縁層上に形成され、前記第１チャンネル領域内
の電流を制御する第１ゲートと、 前記第１ゲート上に形成された第２絶縁層と、 前記第２絶縁層上に形成された第２ゲートとを含み、
前記第２ゲートと前記第１ゲートとは、容量結合し、前
記第２ゲートは前記第２ドープ領域に導電的に接続さ
れ、更に 前記第２ゲート上に形成された第３絶縁層と、 前記第３絶縁層上に形成された第１半導体層と、 前記半導体層内に形成された第３および第４ドープ領
域とを含み、 前記第３および第４ドープ領域は、第２チャンネル領
域により分離され、前記第２ゲートは前記第２チャンネ
ル領域内の電流を制御し、 前記第２トレンチに隣接して前記基板内に形成され、
第３チャンネル領域により分離された第５および第６ド
ープ領域と、 前記第２トレンチの壁上に形成された第４絶縁層と、 前記第４絶縁層上に形成され、前記第３チャンネル領
域内の電流を制御する第５ゲートと、 前記第３ゲート上に形成された第５絶縁層と、 前記第５絶縁層上に形成された第４ゲートとを含み、
前記第４ゲートと前記第３ゲートとは、容量結合し、前
記第４ゲートは前記第６ドープ領域に導電的に接続さ
れ、更に 前記第４ゲート上に形成された第６絶縁層と、 前記第６絶縁層上に形成された第２半導体層と、 前記半導体層内に形成された第７および第８ドープ領
域とを含み、 前記第７および第８ドープ領域は、第４チャンネル領
域により分離され、前記第４ゲートは前記第４チャンネ
ル領域内の電流を制御し、 前記第１ゲートは前記第４ゲートに導電的に接続さ
れ、前記第２ゲートは前記第３ゲートに導電的に接続さ
れた集積デバイス。

（７） 前記基板は多結晶質シリコンから成る第６項記
載の集積デバイス。

（８） 前記第１および第２半導体層は多結晶質シリコ
ンから成る第６項記載の集積デバイス。

（９） 前記第３ドープ領域は前記第１ゲートに導電的
に接続されている第６項記載の集積デバイス。

（10） 前記第７ドープ領域は前記第３ゲートに導電的
に接続されている第６項記載の集積デバイス。

（11） 前記基板内に形成された第３トレンチを含み、
前記第２ドープ領域は前記第１トレンチから前記第３ト
レンチまで延びており、 前記第３トレンチに隣接して前記基板内に形成され、
第５チャンネル領域により前記第２ドープ領域より分離
された第９ドープ領域と、 前記第３トレンチ内に形成され、前記第５チャンネル
領域内の電流を制御する第５ゲートと、 前記基板内に形成された第４トレンチとを含み、前記
第６ドープ領域は前記第２トレンチから前記第４トレン
チまで延びており、 前記第４トレンチに隣接して前記基板内に形成され、
第６チャンネル領域により前記第６ドープ領域から分離
された第10ドープ領域と、 前記第４トレンチ内に形成され、前記第６チャンネル
領域内の電流を制御する第６ゲートとを更に含む第６項
記載の集積デバイス。

（12） トランジスタセル80およびイネーブリングトラ
ンジスタ118が提供される。このトランジスタセルは、
トレンチ形トランジスタとスタック形トランジスタを含
み、これらトランジスタのゲート間に設けられたクロス
結合コンデンサを備えている。トレンチ形トランジスタ
はゲートとして機能する半導体領域98と、このトランジ
スタのソース／ドレイン領域として機能する第１および
第２拡散領域126,135を含む。スタック形トランジスタ
はゲートとして機能する半導体層104と、半導体層110内
に設けられ、トランジスタのソース／ドレイン領域とし
て機能する第１および第２ドープ領域112,114とを有す
る。スタックコンデンサは、半導体層104と半導体領域9
8とを含み、半導体層と半導体領域との間に絶縁層96,10
2を有する。

【図面の簡単な説明】

第１図は、内部にクロス結合されたコンデンサを有する
ラッチメモリセルの略図、 第２図は、双方のトランジスタのゲートの間にコンデン
サが接続された第１図のクロス結合されたＰチャンネル
トランジスタおよびＮチャンネルトランジスタの一対の
略図、 第３図は、従来のスタック形CMOS構成の横断面図、 第4a図は、本発明の好ましいスタック形構成のための初
期の処理段階の横断面図、 第4b図は、本発明のスタック形構成の製造プロセス中の
中間段階の横断面図、 第4c図は、本発明の相互接続されたクロス結合CMOSトラ
ンジスタの横断面図、 第5a図はイネーブリングトランジスタが加えられた第２
図の略図、 第5b図はイネーブリングトランジスタが加えられた本発
明のスタック構成の横断面図。 （参照符号の説明） 82……基板 88……第１ドープ領域 90……トレンチ 92……第１絶縁層 96……第２絶縁層 98……第１ゲート 100……第２ドープ領域 104……第２ゲート 106……第３絶縁層 112……第３ドープ領域 114……第４ドープ領域 116……第２チャンネル領域

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H01L 27/11 H01L 21/8242

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】内部に形成された第１トレンチを有し、第
   １導電形である半導体基板と、 それぞれ前記トレンチに隣接して前記基板内に形成さ
   れ、第１チャンネル領域により分離され第１トランジス
   タのソース／ドレーン領域を形成する第１および第２ド
   ープ領域と、 前記第１トレンチの壁上に形成された第１絶縁層と、 前記絶縁層を覆って前記トレンチの壁上に形成され、前
   記第１チャンネル領域内の電流を制御する第１ゲート
   と、 前記第１ゲートを覆って前記トレンチの壁上に形成され
   た第２絶縁層と、 前記第２絶縁層を覆って前記トレンチノ壁上に形成さ
   れ、前記第１ゲートと容量結合し、前記第２ドープ領域
   に導電的に接続される第２ゲートと、 前記第２ゲート上に形成された第３絶縁層と、 前記第３絶縁層上に形成された半導体層と、 前記半導体層に形成され、第２チャンネル領域から分離
   され、第２トランジスタのソース／ドレーン領域を形成
   する第３および第４領域とを有し、 前記第２ゲートが、前記第２チャンネル領域の電流を制
   御することを特徴とする集積回路デバイス。