JPH10154711A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH10154711A JPH10154711A JP8313674A JP31367496A JPH10154711A JP H10154711 A JPH10154711 A JP H10154711A JP 8313674 A JP8313674 A JP 8313674A JP 31367496 A JP31367496 A JP 31367496A JP H10154711 A JPH10154711 A JP H10154711A
- Authority
- JP
- Japan
- Prior art keywords
- film
- conductive layer
- gate oxide
- oxide film
- impurity diffusion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 59
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 30
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 30
- 230000001681 protective effect Effects 0.000 claims abstract description 21
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 15
- 238000001039 wet etching Methods 0.000 claims abstract description 10
- 239000012535 impurity Substances 0.000 claims description 61
- 238000009792 diffusion process Methods 0.000 claims description 48
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000002184 metal Substances 0.000 claims description 29
- 238000005468 ion implantation Methods 0.000 claims description 11
- 238000005530 etching Methods 0.000 claims description 10
- 238000010438 heat treatment Methods 0.000 claims description 7
- 238000000059 patterning Methods 0.000 claims description 7
- 239000003870 refractory metal Substances 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 229960002050 hydrofluoric acid Drugs 0.000 abstract 2
- 230000002950 deficient Effects 0.000 abstract 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 8
- 238000002955 isolation Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000000992 sputter etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000001035 drying Methods 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
- H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Materials Engineering (AREA)
- Composite Materials (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 ゲート電極の一部が、隣接トランジスタの不
純物拡散層の一方と直接に接続する半導体装置におい
て、ウォータマークに起因するゲート電極のパターン欠
陥を防止する。 【解決手段】 第１および第２の多結晶シリコン膜１
５，１９で構成されるゲート電極２１ｂの第２の多結晶
シリコン膜１９ｂが、隣接トランジスタの不純物拡散層
の一方２３ｂと直接に接続する半導体装置の製造方法に
おいて、第１の多結晶シリコン膜１５表面にウォータマ
ークを発生しにくい金属シリサイド膜１６を形成し、直
接コンタクト領域２４形成のために、金属シリサイド膜
１６／第１の多結晶シリコン膜１５のパターンをマスク
にして、ゲート酸化膜１４をウェットエッチングで開口
し、その後、第２の多結晶シリコン膜１９を堆積してゲ
ート電極２１ａ，２１ｂをパターニングする。
純物拡散層の一方と直接に接続する半導体装置におい
て、ウォータマークに起因するゲート電極のパターン欠
陥を防止する。 【解決手段】 第１および第２の多結晶シリコン膜１
５，１９で構成されるゲート電極２１ｂの第２の多結晶
シリコン膜１９ｂが、隣接トランジスタの不純物拡散層
の一方２３ｂと直接に接続する半導体装置の製造方法に
おいて、第１の多結晶シリコン膜１５表面にウォータマ
ークを発生しにくい金属シリサイド膜１６を形成し、直
接コンタクト領域２４形成のために、金属シリサイド膜
１６／第１の多結晶シリコン膜１５のパターンをマスク
にして、ゲート酸化膜１４をウェットエッチングで開口
し、その後、第２の多結晶シリコン膜１９を堆積してゲ
ート電極２１ａ，２１ｂをパターニングする。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、トランジスタのゲート電極と他のトランジス
タの不純物拡散層とが直接に接続する構造を有するＭＯ
Ｓ型半導体装置に関するものである。
し、特に、トランジスタのゲート電極と他のトランジス
タの不純物拡散層とが直接に接続する構造を有するＭＯ
Ｓ型半導体装置に関するものである。
【０００２】
【従来の技術】ＭＯＳトランジスタのゲート電極が他の
トランジスタのソース・ドレイン領域のいづれか一方に
電気的に接続された、例えば、ＳＲＡＭ等の半導体記憶
装置に用いられる構造において、集積度を高めて電気的
接続を行うために、ゲート電極を構成する多結晶シリコ
ン膜を配線に用い、隣接するトランジスタのソース・ド
レイン領域の一方と直接に接続させる方法が知られてい
る。
トランジスタのソース・ドレイン領域のいづれか一方に
電気的に接続された、例えば、ＳＲＡＭ等の半導体記憶
装置に用いられる構造において、集積度を高めて電気的
接続を行うために、ゲート電極を構成する多結晶シリコ
ン膜を配線に用い、隣接するトランジスタのソース・ド
レイン領域の一方と直接に接続させる方法が知られてい
る。
【０００３】図７は、従来の半導体装置の構造を示す断
面図である。図において、１はシリコン単結晶から成る
半導体基板（以下、基板と称する）、２は基板１に形成
された素子分離領域となる分離絶縁膜、３は分離絶縁膜
２に囲まれた素子領域に形成されたＭＯＳトランジス
タ、４ａ，４ｂはＭＯＳトランジスタ３のソース・ドレ
イン領域となる、基板１に形成された不純物拡散層、５
は基板１上に形成されたゲート酸化膜、６ａは基板１上
にゲート酸化膜５を介して形成されたＭＯＳトランジス
タ３のゲート電極で、第１の多結晶シリコン膜７ａおよ
び第２の多結晶シリコン膜８ａの２層で構成される。
面図である。図において、１はシリコン単結晶から成る
半導体基板（以下、基板と称する）、２は基板１に形成
された素子分離領域となる分離絶縁膜、３は分離絶縁膜
２に囲まれた素子領域に形成されたＭＯＳトランジス
タ、４ａ，４ｂはＭＯＳトランジスタ３のソース・ドレ
イン領域となる、基板１に形成された不純物拡散層、５
は基板１上に形成されたゲート酸化膜、６ａは基板１上
にゲート酸化膜５を介して形成されたＭＯＳトランジス
タ３のゲート電極で、第１の多結晶シリコン膜７ａおよ
び第２の多結晶シリコン膜８ａの２層で構成される。
【０００４】６ｂは同じく第１の多結晶シリコン膜７ｂ
および第２の多結晶シリコン膜８ｂの２層で構成され
た、隣接ＭＯＳトランジスタ（図示せず）のゲート電極
で、上層部分の第２の多結晶シリコン膜８ｂがＭＯＳト
ランジスタ３の一方の不純物拡散層４ｂ上に渡って形成
される。９は不純物拡散層４ｂ上に形成された、隣接Ｍ
ＯＳトランジスタのゲート電極６ｂの第２の多結晶シリ
コン膜８ｂとの直接コンタクト領域である。
および第２の多結晶シリコン膜８ｂの２層で構成され
た、隣接ＭＯＳトランジスタ（図示せず）のゲート電極
で、上層部分の第２の多結晶シリコン膜８ｂがＭＯＳト
ランジスタ３の一方の不純物拡散層４ｂ上に渡って形成
される。９は不純物拡散層４ｂ上に形成された、隣接Ｍ
ＯＳトランジスタのゲート電極６ｂの第２の多結晶シリ
コン膜８ｂとの直接コンタクト領域である。
【０００５】この様に構成される従来の半導体装置の製
造方法を、図８〜図１１に基づいて以下に示す。まず、
基板１にＬＯＣＯＳ法を用いて分離絶縁膜２を形成す
る。次に、基板１上の全面にゲート酸化膜５を熱酸化法
等により堆積し、続いてその上の全面に、不純物がドー
プされた導電性の第１の多結晶シリコン膜７を堆積する
（図８）。次に、全面にホトレジスト膜１０を形成し、
ホトリソグラフィ技術によりパターニングする。このレ
ジスト・パターン１０をマスクにして、下地の第１の多
結晶シリコン膜７をイオンエッチング法等によりエッチ
ング除去して選択的に開口し、ゲート酸化膜５を露出さ
せる（図９）。
造方法を、図８〜図１１に基づいて以下に示す。まず、
基板１にＬＯＣＯＳ法を用いて分離絶縁膜２を形成す
る。次に、基板１上の全面にゲート酸化膜５を熱酸化法
等により堆積し、続いてその上の全面に、不純物がドー
プされた導電性の第１の多結晶シリコン膜７を堆積する
（図８）。次に、全面にホトレジスト膜１０を形成し、
ホトリソグラフィ技術によりパターニングする。このレ
ジスト・パターン１０をマスクにして、下地の第１の多
結晶シリコン膜７をイオンエッチング法等によりエッチ
ング除去して選択的に開口し、ゲート酸化膜５を露出さ
せる（図９）。
【０００６】次に、ホトレジスト膜１０を除去した後、
フッ酸を用いたウェットエッチングにより露出したゲー
ト酸化膜５を除去する。これにより、後工程で直接コン
タクト領域９となる領域のゲート酸化膜５を選択的に開
口し、シリコン基板１表面を露出させる（図１０）。次
に、全面に不純物がドープされた導電性の第２の多結晶
シリコン膜８を堆積した後、その上の全面にホトレジス
ト膜１１を形成し、ホトリソグラフィ技術によりパター
ニングする（図１１）。
フッ酸を用いたウェットエッチングにより露出したゲー
ト酸化膜５を除去する。これにより、後工程で直接コン
タクト領域９となる領域のゲート酸化膜５を選択的に開
口し、シリコン基板１表面を露出させる（図１０）。次
に、全面に不純物がドープされた導電性の第２の多結晶
シリコン膜８を堆積した後、その上の全面にホトレジス
ト膜１１を形成し、ホトリソグラフィ技術によりパター
ニングする（図１１）。
【０００７】続いて、このレジスト・パターン１１をマ
スクにして、下地の第２の多結晶シリコン膜８および第
１の多結晶シリコン膜７をイオンエッチング法等により
エッチング除去する。これにより、第１の多結晶シリコ
ン膜７ａ，７ｂおよびその上の第２の多結晶シリコン膜
８ａ，８ｂから成るゲート電極６ａ，６ｂを形成する。
このとき、図に示すように、ゲート電極６ａの片側の基
板１上でゲート酸化膜５の開口部に、隣接ＭＯＳトラン
ジスタのゲート電極６ｂの上層部分である第２の多結晶
シリコン膜８ｂの一部が、基板１表面に接して形成され
る。次に、ホトレジスト膜１１を除去した後、イオン注
入法により基板１上から不純物を導入し、その後熱処理
を施す事により、ＭＯＳトランジスタ３の不純物拡散層
４ａ，４ｂを形成する。この熱処理において、基板１表
面に接して形成された第２の多結晶シリコン膜８ｂから
も基板１に不純物を拡散させ、注入による不純物の拡散
層と一体化した不純物拡散層４ｂを形成する。これによ
り、不純物拡散層４ｂはゲート電極６ｂと、直接コンタ
クト領域９において直接に接続される（図７参照）。こ
の後、所定の処理を施して半導体装置を完成する。
スクにして、下地の第２の多結晶シリコン膜８および第
１の多結晶シリコン膜７をイオンエッチング法等により
エッチング除去する。これにより、第１の多結晶シリコ
ン膜７ａ，７ｂおよびその上の第２の多結晶シリコン膜
８ａ，８ｂから成るゲート電極６ａ，６ｂを形成する。
このとき、図に示すように、ゲート電極６ａの片側の基
板１上でゲート酸化膜５の開口部に、隣接ＭＯＳトラン
ジスタのゲート電極６ｂの上層部分である第２の多結晶
シリコン膜８ｂの一部が、基板１表面に接して形成され
る。次に、ホトレジスト膜１１を除去した後、イオン注
入法により基板１上から不純物を導入し、その後熱処理
を施す事により、ＭＯＳトランジスタ３の不純物拡散層
４ａ，４ｂを形成する。この熱処理において、基板１表
面に接して形成された第２の多結晶シリコン膜８ｂから
も基板１に不純物を拡散させ、注入による不純物の拡散
層と一体化した不純物拡散層４ｂを形成する。これによ
り、不純物拡散層４ｂはゲート電極６ｂと、直接コンタ
クト領域９において直接に接続される（図７参照）。こ
の後、所定の処理を施して半導体装置を完成する。
【０００８】
【発明が解決しようとする課題】従来の半導体装置は、
以上のように製造されており、直接コンタクト領域９形
成のためにゲート酸化膜５を選択的に除去する際、基板
１にフッ酸を用いたウェットエッチング処理を施してい
る（図１０参照）。このときエッチングマスクとなる第
１の多結晶シリコン膜７は、表面がエッチング液に晒さ
れ、乾燥後にウォータマークが発生する。ウォータマー
クとは、Ｓｉ，Ｏ2，Ｈ2Ｏの化合物から成るシリコン酸
化物で、乾燥後に残る島状のシミである。この第１の多
結晶シリコン膜７表面に発生したウォータマークは、後
工程でゲート電極６ａ，６ｂをパターニングする際に、
エッチングのマスクとして作用してしまい、ゲート電極
６ａ，６ｂのパターン欠陥が生じる等の問題点があっ
た。
以上のように製造されており、直接コンタクト領域９形
成のためにゲート酸化膜５を選択的に除去する際、基板
１にフッ酸を用いたウェットエッチング処理を施してい
る（図１０参照）。このときエッチングマスクとなる第
１の多結晶シリコン膜７は、表面がエッチング液に晒さ
れ、乾燥後にウォータマークが発生する。ウォータマー
クとは、Ｓｉ，Ｏ2，Ｈ2Ｏの化合物から成るシリコン酸
化物で、乾燥後に残る島状のシミである。この第１の多
結晶シリコン膜７表面に発生したウォータマークは、後
工程でゲート電極６ａ，６ｂをパターニングする際に、
エッチングのマスクとして作用してしまい、ゲート電極
６ａ，６ｂのパターン欠陥が生じる等の問題点があっ
た。
【０００９】また、ゲート酸化膜５を除去する際、ウォ
ータマークの問題がないドライエッチングを用いる方法
もあるが、シリコン基板１がダメージを受けるため、素
子特性等が劣化してしまうものであった。
ータマークの問題がないドライエッチングを用いる方法
もあるが、シリコン基板１がダメージを受けるため、素
子特性等が劣化してしまうものであった。
【００１０】この発明は、上記のような問題点を解消す
るために成されたものであって、トランジスタのゲート
電極と他のトランジスタの不純物拡散層とが直接に接続
する構造を有するＭＯＳ型半導体装置において、ウォー
タマークに起因するゲート電極のパターン欠陥を防止
し、信頼性の高い半導体装置を得ることを目的とする。
るために成されたものであって、トランジスタのゲート
電極と他のトランジスタの不純物拡散層とが直接に接続
する構造を有するＭＯＳ型半導体装置において、ウォー
タマークに起因するゲート電極のパターン欠陥を防止
し、信頼性の高い半導体装置を得ることを目的とする。
【００１１】
【課題を解決するための手段】この発明の請求項１に係
わる半導体装置の製造方法は、半導体基板上に、ゲート
酸化膜と、このゲート酸化膜上に第１の導電層および第
２の導電層を含む積層構造のゲート電極と、このゲート
電極の両側に形成された不純物拡散層とで構成される複
数のトランジスタを有し、上記トランジスタの上記ゲー
ト電極を構成する上記第２の導電層が、他の上記トラン
ジスタの上記不純物拡散層の一方に直接に接続する半導
体装置の製造方法であって、上記半導体基板上に、上記
ゲート酸化膜を形成する第１の工程と、このゲート酸化
膜上の全面に上記第１の導電層を形成し、さらにこの第
１の導電層を被覆するように、全面に金属シリサイド膜
あるいは高融点金属膜から成る保護導電膜を形成する第
２の工程と、上記第１の導電層およびその上の上記保護
導電膜を選択的にエッチング除去して、上記ゲート酸化
膜の所定の領域を露出する第３の工程と、フッ酸を用い
たウェットエッチング処理により、上記ゲート酸化膜の
露出した領域を除去して開口部を形成する第４の工程
と、次いで、全面に多結晶シリコン膜から成る上記第２
の導電層を形成後、上記第１の導電層、上記保護導電膜
および上記第２の導電層を選択的にエッチング除去し
て、上記ゲート電極をパターニングするとともに、上記
ゲート酸化膜の上記開口部における上記半導体基板に、
上記第２の導電層を直接に接続する第５の工程と、次い
で、イオン注入および熱処理を施して、上記半導体基板
に上記不純物拡散層を形成する第６の工程とを有するも
のである。
わる半導体装置の製造方法は、半導体基板上に、ゲート
酸化膜と、このゲート酸化膜上に第１の導電層および第
２の導電層を含む積層構造のゲート電極と、このゲート
電極の両側に形成された不純物拡散層とで構成される複
数のトランジスタを有し、上記トランジスタの上記ゲー
ト電極を構成する上記第２の導電層が、他の上記トラン
ジスタの上記不純物拡散層の一方に直接に接続する半導
体装置の製造方法であって、上記半導体基板上に、上記
ゲート酸化膜を形成する第１の工程と、このゲート酸化
膜上の全面に上記第１の導電層を形成し、さらにこの第
１の導電層を被覆するように、全面に金属シリサイド膜
あるいは高融点金属膜から成る保護導電膜を形成する第
２の工程と、上記第１の導電層およびその上の上記保護
導電膜を選択的にエッチング除去して、上記ゲート酸化
膜の所定の領域を露出する第３の工程と、フッ酸を用い
たウェットエッチング処理により、上記ゲート酸化膜の
露出した領域を除去して開口部を形成する第４の工程
と、次いで、全面に多結晶シリコン膜から成る上記第２
の導電層を形成後、上記第１の導電層、上記保護導電膜
および上記第２の導電層を選択的にエッチング除去し
て、上記ゲート電極をパターニングするとともに、上記
ゲート酸化膜の上記開口部における上記半導体基板に、
上記第２の導電層を直接に接続する第５の工程と、次い
で、イオン注入および熱処理を施して、上記半導体基板
に上記不純物拡散層を形成する第６の工程とを有するも
のである。
【００１２】この発明の請求項２に係わる半導体装置の
製造方法は、第５の工程において、第２の導電層を、そ
のパターン端部が、ゲート酸化膜の開口部内で上記ゲー
ト酸化膜のパターン端部と離間するように形成し、次い
で第６の工程において、上記第２の導電層から半導体基
板に拡散される不純物拡散領域と、イオン注入による不
純物拡散領域とを一体化して不純物拡散層を形成するも
のである。
製造方法は、第５の工程において、第２の導電層を、そ
のパターン端部が、ゲート酸化膜の開口部内で上記ゲー
ト酸化膜のパターン端部と離間するように形成し、次い
で第６の工程において、上記第２の導電層から半導体基
板に拡散される不純物拡散領域と、イオン注入による不
純物拡散領域とを一体化して不純物拡散層を形成するも
のである。
【００１３】この発明の請求項３に係わる半導体装置の
製造方法は、第１の導電層を、多結晶シリコン膜、ある
いは、最上層が多結晶シリコン膜から成る積層膜で構成
したものである。
製造方法は、第１の導電層を、多結晶シリコン膜、ある
いは、最上層が多結晶シリコン膜から成る積層膜で構成
したものである。
【００１４】この発明の請求項４に係わる半導体装置
は、半導体基板上に、ゲート酸化膜と、このゲート酸化
膜上に第１の導電層および第２の導電層を含む積層構造
のゲート電極と、このゲート電極の両側に形成された不
純物拡散層とで構成される複数のトランジスタを有し、
上記トランジスタの上記ゲート電極を構成する上記第２
の導電層が、他の上記トランジスタの上記不純物拡散層
の一方に直接に接続する構造であって、上記第１の導電
層の表面を被覆するようにその上に、金属シリサイド膜
あるいは高融点金属膜から成る保護導電膜を形成し、上
記第２の導電層を、上記トランジスタの上記ゲート電極
を構成する上記保護絶縁膜上から、他の上記トランジス
タの上記不純物拡散層の一方上に延在して形成し、しか
も上記第２の導電層を多結晶シリコン膜で構成したもの
である。
は、半導体基板上に、ゲート酸化膜と、このゲート酸化
膜上に第１の導電層および第２の導電層を含む積層構造
のゲート電極と、このゲート電極の両側に形成された不
純物拡散層とで構成される複数のトランジスタを有し、
上記トランジスタの上記ゲート電極を構成する上記第２
の導電層が、他の上記トランジスタの上記不純物拡散層
の一方に直接に接続する構造であって、上記第１の導電
層の表面を被覆するようにその上に、金属シリサイド膜
あるいは高融点金属膜から成る保護導電膜を形成し、上
記第２の導電層を、上記トランジスタの上記ゲート電極
を構成する上記保護絶縁膜上から、他の上記トランジス
タの上記不純物拡散層の一方上に延在して形成し、しか
も上記第２の導電層を多結晶シリコン膜で構成したもの
である。
【００１５】この発明の請求項５に係わる半導体装置
は、ゲート酸化膜の開口部において不純物拡散層に直接
に接続する第２の導電層を、そのパターン端部が、上記
ゲート酸化膜の開口部内で上記ゲート酸化膜のパターン
端部と離間するように形成したものである。
は、ゲート酸化膜の開口部において不純物拡散層に直接
に接続する第２の導電層を、そのパターン端部が、上記
ゲート酸化膜の開口部内で上記ゲート酸化膜のパターン
端部と離間するように形成したものである。
【００１６】この発明の請求項６に係わる半導体装置
は、第２の導電層表面に、金属シリサイド膜を形成した
ものである。
は、第２の導電層表面に、金属シリサイド膜を形成した
ものである。
【００１７】
実施の形態１．以下、この発明の実施の形態１を図につ
いて説明する。図１〜図４は、この発明の実施の形態１
による半導体装置の製造方法を示す断面図であり、図５
は、この実施の形態１による半導体装置の構造および製
造方法を示す断面図である。まず、例えばＰ型のシリコ
ン単結晶から成る半導体基板１２（以下、基板１２と称
する）にＬＯＣＯＳ法を用いて分離絶縁膜１３を形成す
る。次に、基板１２上の全面にゲート酸化膜１４を熱酸
化法等により堆積し、続いてその上の全面にスパッタ法
あるいはＣＶＤ法により、第１の導電層として、Ｎ型の
不純物がドープされた導電性の第１の多結晶シリコン膜
１５を１０〜５０ｎｍの膜厚に堆積し、さらにその上の
全面に保護導電膜として、タングステンシリサイド等の
金属シリサイド膜１６を２０〜５０ｎｍの膜厚に堆積す
る（図１）。
いて説明する。図１〜図４は、この発明の実施の形態１
による半導体装置の製造方法を示す断面図であり、図５
は、この実施の形態１による半導体装置の構造および製
造方法を示す断面図である。まず、例えばＰ型のシリコ
ン単結晶から成る半導体基板１２（以下、基板１２と称
する）にＬＯＣＯＳ法を用いて分離絶縁膜１３を形成す
る。次に、基板１２上の全面にゲート酸化膜１４を熱酸
化法等により堆積し、続いてその上の全面にスパッタ法
あるいはＣＶＤ法により、第１の導電層として、Ｎ型の
不純物がドープされた導電性の第１の多結晶シリコン膜
１５を１０〜５０ｎｍの膜厚に堆積し、さらにその上の
全面に保護導電膜として、タングステンシリサイド等の
金属シリサイド膜１６を２０〜５０ｎｍの膜厚に堆積す
る（図１）。
【００１８】次に、全面にホトレジスト膜１７を形成
し、ホトリソグラフィ技術によりパターニングする。こ
のレジスト・パターン１７をマスクにして、下地の金属
シリサイド膜１６および第１の多結晶シリコン膜１５を
イオンエッチング法等によりエッチング除去して選択的
に開口し、ゲート酸化膜１４を露出させる（図２）。次
に、ホトレジスト膜１７を除去した後、フッ酸を用いた
ウェットエッチングにより露出したゲート酸化膜１４を
除去する。これにより、ゲート酸化膜１４に選択的に開
口部１８を形成し、シリコン基板１２表面を露出させる
（図３）。次に、全面にスパッタ法あるいはＣＶＤ法に
より、第２の導電層として、Ｎ型の不純物がドープされ
た導電性の第２の多結晶シリコン膜１９を１００〜２０
０ｎｍの膜厚に堆積した後、その上の全面にホトレジス
ト膜２０を形成し、ホトリソグラフィ技術によりパター
ニングする（図４）。
し、ホトリソグラフィ技術によりパターニングする。こ
のレジスト・パターン１７をマスクにして、下地の金属
シリサイド膜１６および第１の多結晶シリコン膜１５を
イオンエッチング法等によりエッチング除去して選択的
に開口し、ゲート酸化膜１４を露出させる（図２）。次
に、ホトレジスト膜１７を除去した後、フッ酸を用いた
ウェットエッチングにより露出したゲート酸化膜１４を
除去する。これにより、ゲート酸化膜１４に選択的に開
口部１８を形成し、シリコン基板１２表面を露出させる
（図３）。次に、全面にスパッタ法あるいはＣＶＤ法に
より、第２の導電層として、Ｎ型の不純物がドープされ
た導電性の第２の多結晶シリコン膜１９を１００〜２０
０ｎｍの膜厚に堆積した後、その上の全面にホトレジス
ト膜２０を形成し、ホトリソグラフィ技術によりパター
ニングする（図４）。
【００１９】続いて、このレジスト・パターン２０をマ
スクにして、下地の第２の多結晶シリコン膜１９、金属
シリサイド膜１６、および第１の多結晶シリコン膜１５
をイオンエッチング法等により順次エッチング除去す
る。これにより、第１の多結晶シリコン膜１５ａ，１５
ｂ、金属シリサイド膜１６ａ，１６ｂ、および第２の多
結晶シリコン膜１９ａ，１９ｂから成る三層構造のゲー
ト電極２１ａ，２１ｂを形成する。このとき、図に示す
ように、ゲート電極２１ａの片側の基板１２上でゲート
酸化膜１４の開口部１８内に、隣接ＭＯＳトランジスタ
のゲート電極２１ｂの最上層部分である第２の多結晶シ
リコン膜１９ｂの一部を延在させ、基板１２表面に接し
て形成する。その際、第２の多結晶シリコン膜１９ｂの
パターン端部を、ゲート酸化膜１４の開口部１８内でゲ
ート酸化膜１４パターン端部から０．１μｍ程度離間さ
せるようにパターニングを行う。
スクにして、下地の第２の多結晶シリコン膜１９、金属
シリサイド膜１６、および第１の多結晶シリコン膜１５
をイオンエッチング法等により順次エッチング除去す
る。これにより、第１の多結晶シリコン膜１５ａ，１５
ｂ、金属シリサイド膜１６ａ，１６ｂ、および第２の多
結晶シリコン膜１９ａ，１９ｂから成る三層構造のゲー
ト電極２１ａ，２１ｂを形成する。このとき、図に示す
ように、ゲート電極２１ａの片側の基板１２上でゲート
酸化膜１４の開口部１８内に、隣接ＭＯＳトランジスタ
のゲート電極２１ｂの最上層部分である第２の多結晶シ
リコン膜１９ｂの一部を延在させ、基板１２表面に接し
て形成する。その際、第２の多結晶シリコン膜１９ｂの
パターン端部を、ゲート酸化膜１４の開口部１８内でゲ
ート酸化膜１４パターン端部から０．１μｍ程度離間さ
せるようにパターニングを行う。
【００２０】次に、ホトレジスト膜２０を除去した後、
イオン注入法により基板１２上からＮ型の不純物を導入
し、その後熱処理を施す事により、ゲート電極２１ａの
両側の基板１２に、ＭＯＳトランジスタ２２のソース・
ドレイン領域となる不純物拡散層２３ａ，２３ｂを形成
する。この熱処理において、基板１２表面に一部接して
形成された第２の多結晶シリコン膜１９ｂからも、基板
１２との接触領域（以下、直接コンタクト領域２４と称
する）を介して基板１２に不純物が拡散され、注入によ
る不純物の拡散領域と一体化した不純物拡散層２３ｂが
形成される。これにより、ＭＯＳトランジスタ２２の一
方の不純物拡散層２３ｂは隣接ＭＯＳトランジスタのゲ
ート電極２１ｂと、直接コンタクト領域２４において直
接に接続される（図５）。この後、所定の処理を施して
半導体装置を完成する。
イオン注入法により基板１２上からＮ型の不純物を導入
し、その後熱処理を施す事により、ゲート電極２１ａの
両側の基板１２に、ＭＯＳトランジスタ２２のソース・
ドレイン領域となる不純物拡散層２３ａ，２３ｂを形成
する。この熱処理において、基板１２表面に一部接して
形成された第２の多結晶シリコン膜１９ｂからも、基板
１２との接触領域（以下、直接コンタクト領域２４と称
する）を介して基板１２に不純物が拡散され、注入によ
る不純物の拡散領域と一体化した不純物拡散層２３ｂが
形成される。これにより、ＭＯＳトランジスタ２２の一
方の不純物拡散層２３ｂは隣接ＭＯＳトランジスタのゲ
ート電極２１ｂと、直接コンタクト領域２４において直
接に接続される（図５）。この後、所定の処理を施して
半導体装置を完成する。
【００２１】この実施の形態では、ゲート電極２１ａ，
２１ｂを、多結晶シリコン膜１５，１９の間に金属シリ
サイド膜１６を挟んだ三層構造とし、最上層の第２の多
結晶シリコン膜１９を配線に用い、不純物拡散層２３ｂ
と直接に接続させる。このため、直接コンタクト領域２
４を形成するために、ゲート酸化膜１４を選択的にウェ
ットエッチングにより除去する際、第１の多結晶シリコ
ン膜１５は、その表面を金属シリサイド膜１６により覆
われているため、エッチング液に晒されることはなくウ
ォータマークの発生が防止できる。ウォータマークは、
シリコンまたは多結晶シリコンの表面に発生しやすいも
のであり、金属シリサイド膜１６表面は、フッ酸を用い
たエッチング液に晒されても、ウォータマークは殆ど発
生しない。
２１ｂを、多結晶シリコン膜１５，１９の間に金属シリ
サイド膜１６を挟んだ三層構造とし、最上層の第２の多
結晶シリコン膜１９を配線に用い、不純物拡散層２３ｂ
と直接に接続させる。このため、直接コンタクト領域２
４を形成するために、ゲート酸化膜１４を選択的にウェ
ットエッチングにより除去する際、第１の多結晶シリコ
ン膜１５は、その表面を金属シリサイド膜１６により覆
われているため、エッチング液に晒されることはなくウ
ォータマークの発生が防止できる。ウォータマークは、
シリコンまたは多結晶シリコンの表面に発生しやすいも
のであり、金属シリサイド膜１６表面は、フッ酸を用い
たエッチング液に晒されても、ウォータマークは殆ど発
生しない。
【００２２】これにより、全面に第２の多結晶シリコン
膜１９を堆積後ゲート電極２１ａ，２１ｂをパターニン
グする際、ウォータマークがマスクとして作用してパタ
ーン欠陥を招くのが防止できる。この様に、基板１２に
ダメージを与えないウェットエッチングを用い、しか
も、ウォータマークに起因するゲート電極２１ａ，２１
ｂのパターン欠陥を防止できる。また、ゲート電極２１
ａ，２１ｂを構成する第１および第２の多結晶シリコン
膜１５，１９の間に金属シリサイド膜１６を形成してい
るため、同時にゲート電極２１ａ，２１ｂの抵抗も低減
することができる。さらに、多結晶シリコンのみの場合
と比べ、結晶を構成する粒子の粒径が大きくなるのを防
ぎ、イオン注入の際、不純物がゲート電極２１ａ，２１
ｂを突き抜けてその下の基板１２に導入されるのが阻止
できる。
膜１９を堆積後ゲート電極２１ａ，２１ｂをパターニン
グする際、ウォータマークがマスクとして作用してパタ
ーン欠陥を招くのが防止できる。この様に、基板１２に
ダメージを与えないウェットエッチングを用い、しか
も、ウォータマークに起因するゲート電極２１ａ，２１
ｂのパターン欠陥を防止できる。また、ゲート電極２１
ａ，２１ｂを構成する第１および第２の多結晶シリコン
膜１５，１９の間に金属シリサイド膜１６を形成してい
るため、同時にゲート電極２１ａ，２１ｂの抵抗も低減
することができる。さらに、多結晶シリコンのみの場合
と比べ、結晶を構成する粒子の粒径が大きくなるのを防
ぎ、イオン注入の際、不純物がゲート電極２１ａ，２１
ｂを突き抜けてその下の基板１２に導入されるのが阻止
できる。
【００２３】またこの実施の形態では、ゲート電極２１
ａ，２１ｂをパターニングする際、第２の多結晶シリコ
ン膜１９ｂのパターン端部を、ゲート酸化膜１４の開口
部１８内でゲート酸化膜１４パターン端部から０．１μ
ｍ程度離間させるようにパターニングを行う。この様
に、ホトリソグラフィにおけるマージンを０．１μｍ程
度採る事により、第２の多結晶シリコン膜１９ｂのパタ
ーンがゲート酸化膜１４上にまで延在する事はない。こ
のため、その後にイオン注入および熱処理により不純物
拡散層２３ａ，２３ｂを形成するが、注入による不純物
の拡散領域と第２の多結晶シリコン膜１９ｂから直接コ
ンタクト領域２４を介した不純物の拡散領域とが、オフ
セットして形成されることはなく、一体化した不純物拡
散層２３ｂが形成される。
ａ，２１ｂをパターニングする際、第２の多結晶シリコ
ン膜１９ｂのパターン端部を、ゲート酸化膜１４の開口
部１８内でゲート酸化膜１４パターン端部から０．１μ
ｍ程度離間させるようにパターニングを行う。この様
に、ホトリソグラフィにおけるマージンを０．１μｍ程
度採る事により、第２の多結晶シリコン膜１９ｂのパタ
ーンがゲート酸化膜１４上にまで延在する事はない。こ
のため、その後にイオン注入および熱処理により不純物
拡散層２３ａ，２３ｂを形成するが、注入による不純物
の拡散領域と第２の多結晶シリコン膜１９ｂから直接コ
ンタクト領域２４を介した不純物の拡散領域とが、オフ
セットして形成されることはなく、一体化した不純物拡
散層２３ｂが形成される。
【００２４】また、ゲート電極２１ａ，２１ｂをパター
ニングする際のドライエッチング時に、第２の多結晶シ
リコン膜１９ｂのパターン端部における基板１２表面が
若干削れるものであるが、通常０．１μｍ程度であるの
で、不純物拡散層２３ｂの深さは十分（例えば約０．３
μｍ）あり、特性に影響しない。
ニングする際のドライエッチング時に、第２の多結晶シ
リコン膜１９ｂのパターン端部における基板１２表面が
若干削れるものであるが、通常０．１μｍ程度であるの
で、不純物拡散層２３ｂの深さは十分（例えば約０．３
μｍ）あり、特性に影響しない。
【００２５】なお、金属シリサイド膜１６は、タングス
テンシリサイドの他、チタン、コバルト、モリブデン
等、他の高融点金属のシリサイド膜でも良く、同様の効
果を奏する。また、金属シリサイド膜１６の形成は、ス
パッタ法やＣＶＤ法による堆積の他、高融点金属膜を形
成後シリサイド化させても良い。
テンシリサイドの他、チタン、コバルト、モリブデン
等、他の高融点金属のシリサイド膜でも良く、同様の効
果を奏する。また、金属シリサイド膜１６の形成は、ス
パッタ法やＣＶＤ法による堆積の他、高融点金属膜を形
成後シリサイド化させても良い。
【００２６】また、金属シリサイド膜１６の代わりに保
護導電膜として、タングステン、チタン、コバルト、モ
リブデン等の高融点金属膜をそのまま用いても、ウォー
タマークの発生防止に対して、同様の効果を奏する。こ
の場合、金属シリサイド膜１６と比べ、デバイス形成プ
ロセスとの整合性の点において若干劣るが、ゲート電極
２１ａ，２１ｂの抵抗がさらに低減できる。
護導電膜として、タングステン、チタン、コバルト、モ
リブデン等の高融点金属膜をそのまま用いても、ウォー
タマークの発生防止に対して、同様の効果を奏する。こ
の場合、金属シリサイド膜１６と比べ、デバイス形成プ
ロセスとの整合性の点において若干劣るが、ゲート電極
２１ａ，２１ｂの抵抗がさらに低減できる。
【００２７】またこの実施の形態では、不純物がドープ
された第１および第２の多結晶シリコン膜１５，１９を
堆積したが、膜形成後に、イオン注入等により不純物を
導入しても良い。
された第１および第２の多結晶シリコン膜１５，１９を
堆積したが、膜形成後に、イオン注入等により不純物を
導入しても良い。
【００２８】さらにまたこの実施の形態では、ＮＭＯＳ
トランジスタについて示したが、ＰＭＯＳトランジスタ
についても適用できるのは明らかである。
トランジスタについて示したが、ＰＭＯＳトランジスタ
についても適用できるのは明らかである。
【００２９】実施の形態２．また、上記実施の形態１で
は、ゲート電極２１ａ，２１ｂを三層構造としたが、四
層以上の多層の積層構造であっても良い。図６は、この
発明の実施の形態２による半導体装置の構造を示す断面
図である。図に示すように、不純物拡散層２３ｂとの接
続に用いる第２の多結晶シリコン膜１９表面に、第２の
金属シリサイド膜２５を形成したものである。この実施
の形態では、第１の多結晶シリコン膜１５上に形成され
る金属シリサイド膜１６によって、製造工程におけるウ
ォータマークの発生によるゲート電極２１ａ，２１ｂの
パターン欠陥を防止し、さらに最上層に形成される第２
の金属シリサイド膜２５によって、ゲート電極２１ａ，
２１ｂ全体の抵抗をさらに低減するとともに、上層配線
層とのコンタクト抵抗の低減化も図れる。
は、ゲート電極２１ａ，２１ｂを三層構造としたが、四
層以上の多層の積層構造であっても良い。図６は、この
発明の実施の形態２による半導体装置の構造を示す断面
図である。図に示すように、不純物拡散層２３ｂとの接
続に用いる第２の多結晶シリコン膜１９表面に、第２の
金属シリサイド膜２５を形成したものである。この実施
の形態では、第１の多結晶シリコン膜１５上に形成され
る金属シリサイド膜１６によって、製造工程におけるウ
ォータマークの発生によるゲート電極２１ａ，２１ｂの
パターン欠陥を防止し、さらに最上層に形成される第２
の金属シリサイド膜２５によって、ゲート電極２１ａ，
２１ｂ全体の抵抗をさらに低減するとともに、上層配線
層とのコンタクト抵抗の低減化も図れる。
【００３０】また、第１の導電層として、第１の多結晶
シリコン膜１５を用いたが、最上層が多結晶シリコン膜
で構成される積層膜を用いても、同様の効果を奏する。
また、多結晶シリコン膜以外に、ウェットエッチングに
より表面にウォータマークを発生しやすい膜を用いた場
合であれば、同様の効果を奏する。
シリコン膜１５を用いたが、最上層が多結晶シリコン膜
で構成される積層膜を用いても、同様の効果を奏する。
また、多結晶シリコン膜以外に、ウェットエッチングに
より表面にウォータマークを発生しやすい膜を用いた場
合であれば、同様の効果を奏する。
【００３１】
【発明の効果】以上のようにこの発明によると、ゲート
酸化膜上に形成した第１の導電膜を被覆するように、金
属シリサイド膜あるいは高融点金属膜から成る保護導電
膜を形成し、第１の導電層およびその上の保護導電膜を
選択的に除去した後、フッ酸を用いたウェットエッチン
グ処理によりゲート酸化膜に開口部を形成するため、ウ
ォータマークの発生が防止され、ゲート電極のパターン
欠陥を防止できる。また、保護導電膜の形成により、ゲ
ート電極抵抗の低減化が図れるとともに、イオン注入の
際、不純物のゲート電極突き抜けが阻止できる。これに
より、高性能で信頼性の高い半導体装置が製造できる。
酸化膜上に形成した第１の導電膜を被覆するように、金
属シリサイド膜あるいは高融点金属膜から成る保護導電
膜を形成し、第１の導電層およびその上の保護導電膜を
選択的に除去した後、フッ酸を用いたウェットエッチン
グ処理によりゲート酸化膜に開口部を形成するため、ウ
ォータマークの発生が防止され、ゲート電極のパターン
欠陥を防止できる。また、保護導電膜の形成により、ゲ
ート電極抵抗の低減化が図れるとともに、イオン注入の
際、不純物のゲート電極突き抜けが阻止できる。これに
より、高性能で信頼性の高い半導体装置が製造できる。
【００３２】またこの発明によると、第２の導電層を、
そのパターン端部が、ゲート酸化膜の開口部内でゲート
酸化膜のパターン端部と離間するように形成するため、
第２の導電層から半導体基板に拡散される不純物拡散領
域と、イオン注入による不純物拡散領域とがオフセット
して形成されることはなく、一体化した不純物拡散層が
信頼性良く容易に形成できる。
そのパターン端部が、ゲート酸化膜の開口部内でゲート
酸化膜のパターン端部と離間するように形成するため、
第２の導電層から半導体基板に拡散される不純物拡散領
域と、イオン注入による不純物拡散領域とがオフセット
して形成されることはなく、一体化した不純物拡散層が
信頼性良く容易に形成できる。
【００３３】またこの発明によると、第１の導電層を、
多結晶シリコン膜、あるいは、最上層が多結晶シリコン
膜から成る積層膜で構成したため、ウォータマークに起
因するゲート電極のパターン欠陥を防止するのに、一層
効果を有する。
多結晶シリコン膜、あるいは、最上層が多結晶シリコン
膜から成る積層膜で構成したため、ウォータマークに起
因するゲート電極のパターン欠陥を防止するのに、一層
効果を有する。
【００３４】またこの発明によると、第１の導電層およ
び第２の導電層を含む積層構造のゲート電極において、
第１の導電層の表面を被覆するようにその上に、金属シ
リサイド膜あるいは高融点金属膜から成る保護導電膜を
形成し、第２の導電層を、ゲート電極を構成する保護絶
縁膜上から、他のトランジスタの不純物拡散層の一方上
に延在して形成し、しかも第２の導電層を多結晶シリコ
ン膜で構成したため、製造工程におけるウォータマーク
の発生によるゲート電極のパターン欠陥が防止できる。
また、保護導電膜の形成により、ゲート電極抵抗の低減
化が図れるとともに、不純物がゲート電極を突き抜けて
半導体基板に導入されるのが阻止できる。これにより、
高性能で信頼性の高い半導体装置が得られる。
び第２の導電層を含む積層構造のゲート電極において、
第１の導電層の表面を被覆するようにその上に、金属シ
リサイド膜あるいは高融点金属膜から成る保護導電膜を
形成し、第２の導電層を、ゲート電極を構成する保護絶
縁膜上から、他のトランジスタの不純物拡散層の一方上
に延在して形成し、しかも第２の導電層を多結晶シリコ
ン膜で構成したため、製造工程におけるウォータマーク
の発生によるゲート電極のパターン欠陥が防止できる。
また、保護導電膜の形成により、ゲート電極抵抗の低減
化が図れるとともに、不純物がゲート電極を突き抜けて
半導体基板に導入されるのが阻止できる。これにより、
高性能で信頼性の高い半導体装置が得られる。
【００３５】またこの発明によると、ゲート酸化膜の開
口部において不純物拡散層に直接に接続する第２の導電
層を、そのパターン端部が、ゲート酸化膜の開口部内で
ゲート酸化膜のパターン端部と離間するように形成した
ため、トランジスタの不純物拡散層の一方が、第２の導
電層から半導体基板に拡散される不純物拡散領域と一体
化して形成された信頼性の高い半導体装置が得られる。
口部において不純物拡散層に直接に接続する第２の導電
層を、そのパターン端部が、ゲート酸化膜の開口部内で
ゲート酸化膜のパターン端部と離間するように形成した
ため、トランジスタの不純物拡散層の一方が、第２の導
電層から半導体基板に拡散される不純物拡散領域と一体
化して形成された信頼性の高い半導体装置が得られる。
【００３６】またこの発明によると、第２の導電層表面
に、金属シリサイド膜を形成したため、ゲート電極全体
の抵抗をさらに低減するとともに、上層配線層とのコン
タクト抵抗の低減化も図れる。
に、金属シリサイド膜を形成したため、ゲート電極全体
の抵抗をさらに低減するとともに、上層配線層とのコン
タクト抵抗の低減化も図れる。
【図１】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図２】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図３】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図４】 この発明の実施の形態１による半導体装置の
製造方法の一工程を示す断面図である。
製造方法の一工程を示す断面図である。
【図５】 この発明の実施の形態１による半導体装置の
構造および製造方法の一工程を示す断面図である。
構造および製造方法の一工程を示す断面図である。
【図６】 この発明の実施の形態２による半導体装置の
構造を示す断面図である。
構造を示す断面図である。
【図７】 従来の半導体装置の構造を示す断面図であ
る。
る。
【図８】 従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図９】 従来の半導体装置の製造方法の一工程を示す
断面図である。
断面図である。
【図１０】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
【図１１】 従来の半導体装置の製造方法の一工程を示
す断面図である。
す断面図である。
１２ 半導体基板、１４ ゲート酸化膜、１５，１５
ａ，１５ｂ 第１の導電層としての第１の多結晶シリコ
ン膜、１６，１６ａ，１６ｂ 保護絶縁膜としての金属
シリサイド膜、１８ ゲート酸化膜の開口部、１９，１
９ａ，１９ｂ 第２の導電層としての第２の多結晶シリ
コン膜、２１ａ，２１ｂ ゲート電極、２２ トランジ
スタ、２３ａ，２３ｂ 不純物拡散層、２５ 第２の金
属シリサイド膜。
ａ，１５ｂ 第１の導電層としての第１の多結晶シリコ
ン膜、１６，１６ａ，１６ｂ 保護絶縁膜としての金属
シリサイド膜、１８ ゲート酸化膜の開口部、１９，１
９ａ，１９ｂ 第２の導電層としての第２の多結晶シリ
コン膜、２１ａ，２１ｂ ゲート電極、２２ トランジ
スタ、２３ａ，２３ｂ 不純物拡散層、２５ 第２の金
属シリサイド膜。
Claims (6)
- 【請求項１】 半導体基板上に、ゲート酸化膜と、この
ゲート酸化膜上に第１の導電層および第２の導電層を含
む積層構造のゲート電極と、このゲート電極の両側に形
成された不純物拡散層とで構成される複数のトランジス
タを有し、上記トランジスタの上記ゲート電極を構成す
る上記第２の導電層が、他の上記トランジスタの上記不
純物拡散層の一方に直接に接続する半導体装置の製造方
法において、上記半導体基板上に、上記ゲート酸化膜を
形成する第１の工程と、このゲート酸化膜上の全面に上
記第１の導電層を形成し、さらにこの第１の導電層を被
覆するように、全面に金属シリサイド膜あるいは高融点
金属膜から成る保護導電膜を形成する第２の工程と、上
記第１の導電層およびその上の上記保護導電膜を選択的
にエッチング除去して、上記ゲート酸化膜の所定の領域
を露出する第３の工程と、フッ酸を用いたウェットエッ
チング処理により、上記ゲート酸化膜の露出した領域を
除去して開口部を形成する第４の工程と、次いで、全面
に多結晶シリコン膜から成る上記第２の導電層を形成
後、上記第１の導電層、上記保護導電膜および上記第２
の導電層を選択的にエッチング除去して、上記ゲート電
極をパターニングするとともに、上記ゲート酸化膜の上
記開口部における上記半導体基板に、上記第２の導電層
を直接に接続する第５の工程と、次いで、イオン注入お
よび熱処理を施して、上記半導体基板に上記不純物拡散
層を形成する第６の工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項２】 第５の工程において、第２の導電層を、
そのパターン端部が、ゲート酸化膜の開口部内で上記ゲ
ート酸化膜のパターン端部と離間するように形成し、次
いで第６の工程において、上記第２の導電層から半導体
基板に拡散される不純物拡散領域と、イオン注入による
不純物拡散領域とを一体化して不純物拡散層を形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 第１の導電層を、多結晶シリコン膜、あ
るいは、最上層が多結晶シリコン膜から成る積層膜で構
成したことを特徴とする請求項１または２記載の半導体
装置の製造方法。 - 【請求項４】 半導体基板上に、ゲート酸化膜と、この
ゲート酸化膜上に第１の導電層および第２の導電層を含
む積層構造のゲート電極と、このゲート電極の両側に形
成された不純物拡散層とで構成される複数のトランジス
タを有し、上記トランジスタの上記ゲート電極を構成す
る上記第２の導電層が、他の上記トランジスタの上記不
純物拡散層の一方に直接に接続する半導体装置におい
て、上記第１の導電層の表面を被覆するようにその上
に、金属シリサイド膜あるいは高融点金属膜から成る保
護導電膜を形成し、上記第２の導電層を、上記トランジ
スタの上記ゲート電極を構成する上記保護絶縁膜上か
ら、他の上記トランジスタの上記不純物拡散層の一方上
に延在して形成し、しかも上記第２の導電層を多結晶シ
リコン膜で構成したことを特徴とする半導体装置。 - 【請求項５】 ゲート酸化膜の開口部において不純物拡
散層に直接に接続する第２の導電層を、そのパターン端
部が、上記ゲート酸化膜の開口部内で上記ゲート酸化膜
のパターン端部と離間するように形成したことを特徴と
する請求項４記載の半導体装置。 - 【請求項６】 第２の導電層表面に、金属シリサイド膜
を形成したことを特徴とする請求項４または５記載の半
導体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8313674A JPH10154711A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
| KR1019970015792A KR100259948B1 (ko) | 1996-11-25 | 1997-04-26 | 반도체 장치 및 그 제조 방법 |
| US08/862,650 US5939758A (en) | 1996-11-25 | 1997-05-23 | Semiconductor device with gate electrodes having conductive films |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8313674A JPH10154711A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10154711A true JPH10154711A (ja) | 1998-06-09 |
Family
ID=18044151
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8313674A Pending JPH10154711A (ja) | 1996-11-25 | 1996-11-25 | 半導体装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5939758A (ja) |
| JP (1) | JPH10154711A (ja) |
| KR (1) | KR100259948B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727255B1 (ko) | 2005-12-28 | 2007-06-11 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11220112A (ja) * | 1998-01-30 | 1999-08-10 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6291868B1 (en) | 1998-02-26 | 2001-09-18 | Micron Technology, Inc. | Forming a conductive structure in a semiconductor device |
| US6492694B2 (en) * | 1998-02-27 | 2002-12-10 | Micron Technology, Inc. | Highly conductive composite polysilicon gate for CMOS integrated circuits |
| US6630718B1 (en) | 1999-07-26 | 2003-10-07 | Micron Technology, Inc. | Transistor gate and local interconnect |
| US6392922B1 (en) * | 2000-08-14 | 2002-05-21 | Micron Technology, Inc. | Passivated magneto-resistive bit structure and passivation method therefor |
| US6783995B2 (en) * | 2002-04-30 | 2004-08-31 | Micron Technology, Inc. | Protective layers for MRAM devices |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ATE59917T1 (de) * | 1985-09-13 | 1991-01-15 | Siemens Ag | Integrierte bipolar- und komplementaere mostransistoren auf einem gemeinsamen substrat enthaltende schaltung und verfahren zu ihrer herstellung. |
| US5221853A (en) * | 1989-01-06 | 1993-06-22 | International Business Machines Corporation | MOSFET with a refractory metal film, a silicide film and a nitride film formed on and in contact with a source, drain and gate region |
| US5059554A (en) * | 1989-06-23 | 1991-10-22 | Sgs-Thomson Microelectronics, Inc. | Method for forming polycrystalline silicon contacts |
| US5483104A (en) * | 1990-01-12 | 1996-01-09 | Paradigm Technology, Inc. | Self-aligning contact and interconnect structure |
| JP2675713B2 (ja) * | 1991-05-10 | 1997-11-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JPH0653234A (ja) * | 1992-07-28 | 1994-02-25 | Kawasaki Steel Corp | 半導体装置の製造方法 |
| US5621235A (en) * | 1993-01-12 | 1997-04-15 | Texas Instruments Incorporated | TiSi2 /TiN clad interconnect technology |
| JPH0855852A (ja) * | 1994-08-15 | 1996-02-27 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP3380086B2 (ja) * | 1995-05-26 | 2003-02-24 | 三菱電機株式会社 | 半導体装置の製造方法 |
| US5723893A (en) * | 1996-05-28 | 1998-03-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating double silicide gate electrode structures on CMOS-field effect transistors |
| US5703391A (en) * | 1996-06-27 | 1997-12-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device having element isolating insulating film in contact hole |
-
1996
- 1996-11-25 JP JP8313674A patent/JPH10154711A/ja active Pending
-
1997
- 1997-04-26 KR KR1019970015792A patent/KR100259948B1/ko not_active IP Right Cessation
- 1997-05-23 US US08/862,650 patent/US5939758A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100727255B1 (ko) | 2005-12-28 | 2007-06-11 | 동부일렉트로닉스 주식회사 | 반도체 소자 및 이의 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980041714A (ko) | 1998-08-17 |
| US5939758A (en) | 1999-08-17 |
| KR100259948B1 (ko) | 2000-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7781291B2 (en) | Semiconductor device and method for fabricating the same | |
| JPH1032246A (ja) | 半導体装置およびその製造方法 | |
| US6261882B1 (en) | Method for fabricating a semiconductor device | |
| JP2536413B2 (ja) | 半導体集積回路装置の製造方法 | |
| JP2593524B2 (ja) | 半導体装置の製造方法 | |
| JPH10154711A (ja) | 半導体装置およびその製造方法 | |
| JPH11135779A (ja) | 半導体装置及びその製造方法 | |
| JPH11243150A (ja) | 半導体装置の製造方法 | |
| JP2004055826A (ja) | 半導体装置の製造方法 | |
| JP2008021935A (ja) | 電子デバイス及びその製造方法 | |
| JP2000340792A (ja) | 半導体装置及びその製造方法 | |
| JPH1032243A (ja) | 半導体装置の製造方法 | |
| JP2602848B2 (ja) | 半導体装置の製造方法 | |
| JP3369043B2 (ja) | 半導体装置の製造方法 | |
| US20080050899A1 (en) | Method for manufacturing a semiconductor device having a polymetal gate electrode structure | |
| KR20030060514A (ko) | 삼중 게이트를 갖는 반도체 장치의 제조방법 및 그에 의해제조된 삼중게이트를 가진 반도체 장치 | |
| JPH10326896A (ja) | 半導体装置及びその製造方法 | |
| JP3039438B2 (ja) | 半導体記憶装置及びその製造方法 | |
| JPH1197529A (ja) | 半導体装置の製造方法 | |
| JP2950620B2 (ja) | 半導体装置 | |
| JP4949547B2 (ja) | 半導体記憶装置の製造方法 | |
| JP2641856B2 (ja) | 半導体装置の製造方法 | |
| JPH08306797A (ja) | 半導体装置の製造方法 | |
| JP3688860B2 (ja) | 半導体集積回路の製造方法 | |
| JPH06196497A (ja) | 半導体装置の製造方法 |