JPH0888332A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0888332A JPH0888332A JP6223580A JP22358094A JPH0888332A JP H0888332 A JPH0888332 A JP H0888332A JP 6223580 A JP6223580 A JP 6223580A JP 22358094 A JP22358094 A JP 22358094A JP H0888332 A JPH0888332 A JP H0888332A
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Abstract
(57)【要約】
【目的】信頼性の高いトレンチ型キャパシタを有する半
導体記憶装置の製造方法を提供する。 【構成】ＳＯＩ基板の一導電型半導体層に素子分離層を
形成する工程と、素子分離層が形成された前記ＳＯＩ基
板にトランジスタを形成する工程と、前記トランジスタ
の側面に絶縁膜を形成する工程と、前記トランジスタ上
の所定のトレンチパターンをマスクとして前記ＳＯＩ基
板のバルクＳｉ部にトレンチ孔を形成する工程と、前記
トレンチ孔の内部側面に絶縁膜を形成する工程と、前記
ＳＯＩ基板の一導電型半導体層に導通するように、前記
トレンチ孔の内部を導電材で充填してトレンチキャパシ
タを形成する工程とを具備する。
導体記憶装置の製造方法を提供する。 【構成】ＳＯＩ基板の一導電型半導体層に素子分離層を
形成する工程と、素子分離層が形成された前記ＳＯＩ基
板にトランジスタを形成する工程と、前記トランジスタ
の側面に絶縁膜を形成する工程と、前記トランジスタ上
の所定のトレンチパターンをマスクとして前記ＳＯＩ基
板のバルクＳｉ部にトレンチ孔を形成する工程と、前記
トレンチ孔の内部側面に絶縁膜を形成する工程と、前記
ＳＯＩ基板の一導電型半導体層に導通するように、前記
トレンチ孔の内部を導電材で充填してトレンチキャパシ
タを形成する工程とを具備する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法に関し、特に、トレンチキャパシタを有するメモリセ
ルを用いた半導体メモリ装置の製造方法に関する。
法に関し、特に、トレンチキャパシタを有するメモリセ
ルを用いた半導体メモリ装置の製造方法に関する。
【０００２】
【従来の技術】図１９は半導体記憶装置の１つとしての
基板プレート型トレンチキャパシタを有したＤＲＡＭセ
ルの構造を示す図である。同図において、１はＮウエ
ル、２はＰウエル、６は酸化膜、８はＮ型拡散層、９は
キャパシタ絶縁膜、１０はポリＳｉ、１１はゲート酸化
膜、１２はゲート電極、１３、１４は窒化膜、１５はＮ
型拡散層、１６はパッド電極、１７はビット線、２０は
フィールド酸化膜である。
基板プレート型トレンチキャパシタを有したＤＲＡＭセ
ルの構造を示す図である。同図において、１はＮウエ
ル、２はＰウエル、６は酸化膜、８はＮ型拡散層、９は
キャパシタ絶縁膜、１０はポリＳｉ、１１はゲート酸化
膜、１２はゲート電極、１３、１４は窒化膜、１５はＮ
型拡散層、１６はパッド電極、１７はビット線、２０は
フィールド酸化膜である。
【０００３】上記した基板プレート型トレンチキャパシ
タはトレンチセルの中でも構造が簡単なため、高集積化
に適しているという特徴をもっている。しかしながら、
メモリセルの縮小に伴い、トレンチ開口径も縮小される
ため、同じキャパシタ容量を確保するためには、トレン
チの深さを深くしなければならない。ところがこのよう
にトレンチのアスペクト比が大きくなるにつれ、トレン
チ形成を均一に行うのが困難になってくると同時に、工
程時間も増大するという問題がある。トレンチのアスペ
クト比を低減するためには、比誘電率のより大きな絶縁
膜を用いればよいが、図１９に示すようにバルクＳｉを
用いたトレンチセルでは、ＮＯ膜等の耐熱性のある絶縁
膜をキャパシタ絶縁膜を使用することはできるが、Ｔａ
2 Ｏ5 等の高誘電体膜をキャパシタ絶縁膜として使用す
ることは困難であった。これは、高誘電体膜は一般に熱
負荷に弱いため、トレンチ形成後のゲート絶縁膜形成時
等における熱負荷にキャパシタ絶縁膜が耐えられず、特
性が劣化するためである。
タはトレンチセルの中でも構造が簡単なため、高集積化
に適しているという特徴をもっている。しかしながら、
メモリセルの縮小に伴い、トレンチ開口径も縮小される
ため、同じキャパシタ容量を確保するためには、トレン
チの深さを深くしなければならない。ところがこのよう
にトレンチのアスペクト比が大きくなるにつれ、トレン
チ形成を均一に行うのが困難になってくると同時に、工
程時間も増大するという問題がある。トレンチのアスペ
クト比を低減するためには、比誘電率のより大きな絶縁
膜を用いればよいが、図１９に示すようにバルクＳｉを
用いたトレンチセルでは、ＮＯ膜等の耐熱性のある絶縁
膜をキャパシタ絶縁膜を使用することはできるが、Ｔａ
2 Ｏ5 等の高誘電体膜をキャパシタ絶縁膜として使用す
ることは困難であった。これは、高誘電体膜は一般に熱
負荷に弱いため、トレンチ形成後のゲート絶縁膜形成時
等における熱負荷にキャパシタ絶縁膜が耐えられず、特
性が劣化するためである。
【０００４】また、キャパシタ絶縁膜にＮＯ膜やＯＮＯ
膜等の比較的熱劣化の少ない膜を使用した場合にも、キ
ャパシタ容量確保の観点から、年々薄膜化が進んでいる
ため、トレンチ形成後のゲート絶縁膜形成時等の熱負荷
による信頼性の低下が懸念されている。
膜等の比較的熱劣化の少ない膜を使用した場合にも、キ
ャパシタ容量確保の観点から、年々薄膜化が進んでいる
ため、トレンチ形成後のゲート絶縁膜形成時等の熱負荷
による信頼性の低下が懸念されている。
【０００５】さらに従来のようにトレンチを先に形成す
る場合には、トレンチ内に埋め込まれた蓄積電極材に
も、同様に上記のような熱負荷がかかるため、蓄積電極
材にはポリシリコン等の極めて限定された物質しか使用
できないという問題があった。
る場合には、トレンチ内に埋め込まれた蓄積電極材に
も、同様に上記のような熱負荷がかかるため、蓄積電極
材にはポリシリコン等の極めて限定された物質しか使用
できないという問題があった。
【０００６】さらに、トレンチ内を何らかの物質で充填
した後に、熱処理を行なうと、Ｓｉ基板と充填材の熱膨
張係数の違いに起因する残留応力が発生し、これがＳｉ
基板の結晶欠陥を引き起こし、メモリデバイスの信頼性
が劣化するという問題があった。以上のことから、これ
らの問題を解決するためにはトレンチ形成より先にゲー
ト電極を形成すればよい。
した後に、熱処理を行なうと、Ｓｉ基板と充填材の熱膨
張係数の違いに起因する残留応力が発生し、これがＳｉ
基板の結晶欠陥を引き起こし、メモリデバイスの信頼性
が劣化するという問題があった。以上のことから、これ
らの問題を解決するためにはトレンチ形成より先にゲー
ト電極を形成すればよい。
【０００７】
【発明が解決しようとする課題】しかしながら、トレン
チ形成後には、残留ストレスに起因する転位等の結晶欠
陥を防止するために、例えば９００℃程度の熱処理が必
要であるため、トレンチ形成より先にゲート電極を形成
した場合このような高温熱処理に伴う熱負荷によりすで
に形成されたトランジスタのチャネルプロファイルが変
化し、所望のトランジスタ特性が得られないという問題
があった。
チ形成後には、残留ストレスに起因する転位等の結晶欠
陥を防止するために、例えば９００℃程度の熱処理が必
要であるため、トレンチ形成より先にゲート電極を形成
した場合このような高温熱処理に伴う熱負荷によりすで
に形成されたトランジスタのチャネルプロファイルが変
化し、所望のトランジスタ特性が得られないという問題
があった。
【０００８】このように、従来の半導体記憶装置の製造
方法ではトレンチキャパシタに高誘電体膜を適用するこ
とが困難であった。また、キャパシタ絶縁膜にＮＯ膜、
ＯＮＯ膜等を用いた場合にも、熱負荷に対する信頼性、
蓄積電極材料選択、残留応力による結晶欠陥などの問題
があった。
方法ではトレンチキャパシタに高誘電体膜を適用するこ
とが困難であった。また、キャパシタ絶縁膜にＮＯ膜、
ＯＮＯ膜等を用いた場合にも、熱負荷に対する信頼性、
蓄積電極材料選択、残留応力による結晶欠陥などの問題
があった。
【０００９】本発明の半導体記憶装置の製造方法はこの
ような課題に着目してなされたものであり、その目的と
するところは、信頼性の高いトレンチ型キャパシタを有
する半導体記憶装置の製造方法を提供することにある。
ような課題に着目してなされたものであり、その目的と
するところは、信頼性の高いトレンチ型キャパシタを有
する半導体記憶装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明に係る半導体記憶装置の製造方法は、
バルクＳｉ部と、このバルクＳｉ部上に形成された第１
の絶縁層、及びこの第１の絶縁層上に形成された一導電
型半導体層からなる基板上にトランジスタを形成する工
程と、前記トランジスタの側面に第２の絶縁層を形成す
る工程と、前記トランジスタ上の所定のパターンをマス
クとして前記基板のバルクＳｉ部にトレンチ孔を形成す
る工程と、前記トレンチ孔の内部側面に第３の絶縁層を
形成する工程と、前記基板の一導電型半導体層に導通す
るように、前記トレンチ孔の内部を導電材で充填してト
レンチキャパシタを形成する工程とを具備する。
めに、第１の発明に係る半導体記憶装置の製造方法は、
バルクＳｉ部と、このバルクＳｉ部上に形成された第１
の絶縁層、及びこの第１の絶縁層上に形成された一導電
型半導体層からなる基板上にトランジスタを形成する工
程と、前記トランジスタの側面に第２の絶縁層を形成す
る工程と、前記トランジスタ上の所定のパターンをマス
クとして前記基板のバルクＳｉ部にトレンチ孔を形成す
る工程と、前記トレンチ孔の内部側面に第３の絶縁層を
形成する工程と、前記基板の一導電型半導体層に導通す
るように、前記トレンチ孔の内部を導電材で充填してト
レンチキャパシタを形成する工程とを具備する。
【００１１】また、第２の発明に係る半導体記憶装置の
製造方法は、第１の発明に係る半導体記憶装置の製造方
法において、前記第３の絶縁層を形成する工程に先だっ
て、前記トレンチ孔が形成された前記バルクＳｉ部の内
壁及び前記一導電型半導体のいずれかあるいは両方にシ
リサイド層もしくはメタル層もしくは金属化合物層を形
成する工程をさらに具備する。
製造方法は、第１の発明に係る半導体記憶装置の製造方
法において、前記第３の絶縁層を形成する工程に先だっ
て、前記トレンチ孔が形成された前記バルクＳｉ部の内
壁及び前記一導電型半導体のいずれかあるいは両方にシ
リサイド層もしくはメタル層もしくは金属化合物層を形
成する工程をさらに具備する。
【００１２】また、第３の発明に係る半導体記憶装置の
製造方法は、支持体と、この支持体上に形成された第１
の絶縁層、及びこの第１の絶縁層上に形成された一導電
型半導体層からなる第１の基板上にトランジスタを形成
する工程と、前記第１の基板の第１の絶縁層まで貫通す
るトレンチ孔を形成する工程と、前記一導電型半導体層
に導通するようにトレンチ孔内を導電材で充填して埋め
込み導電層を形成する工程と、ビット線及び配線層を形
成する工程と、前記配線層上に保護膜及び第２の基板を
張り付ける工程と、前記第１の基板の支持体を除去する
工程と、前記トレンチ孔内の埋め込み導電層に接続され
るように、キャパシタを形成する工程とを具備する。
製造方法は、支持体と、この支持体上に形成された第１
の絶縁層、及びこの第１の絶縁層上に形成された一導電
型半導体層からなる第１の基板上にトランジスタを形成
する工程と、前記第１の基板の第１の絶縁層まで貫通す
るトレンチ孔を形成する工程と、前記一導電型半導体層
に導通するようにトレンチ孔内を導電材で充填して埋め
込み導電層を形成する工程と、ビット線及び配線層を形
成する工程と、前記配線層上に保護膜及び第２の基板を
張り付ける工程と、前記第１の基板の支持体を除去する
工程と、前記トレンチ孔内の埋め込み導電層に接続され
るように、キャパシタを形成する工程とを具備する。
【００１３】
【作用】すなわち、本発明の半導体記憶装置の製造方法
は、まず、バルクＳｉ部と、このバルクＳｉ部上に形成
された第１の絶縁層、及びこの第１の絶縁層上に形成さ
れた一導電型半導体層からなる基板上にトランジスタを
形成し、このトランジスタの側面に第２の絶縁層を形成
する。次に、前記トランジスタ上の所定のパターンをマ
スクとして前記基板のバルクＳｉ部にトレンチ孔を形成
し、このトレンチ孔の内部側面に第３の絶縁層を形成す
る。そして、前記基板の一導電型半導体層に導通するよ
うに、前記トレンチ孔の内部を導電材で充填してトレン
チキャパシタを形成する。
は、まず、バルクＳｉ部と、このバルクＳｉ部上に形成
された第１の絶縁層、及びこの第１の絶縁層上に形成さ
れた一導電型半導体層からなる基板上にトランジスタを
形成し、このトランジスタの側面に第２の絶縁層を形成
する。次に、前記トランジスタ上の所定のパターンをマ
スクとして前記基板のバルクＳｉ部にトレンチ孔を形成
し、このトレンチ孔の内部側面に第３の絶縁層を形成す
る。そして、前記基板の一導電型半導体層に導通するよ
うに、前記トレンチ孔の内部を導電材で充填してトレン
チキャパシタを形成する。
【００１４】また、第２の発明に係る半導体記憶装置の
製造方法は、第１の発明に係る半導体記憶装置の製造方
法において、前記第３の絶縁層を形成する工程に先だっ
て、前記トレンチ孔が形成された前記バルクＳｉ部の内
壁及び前記一導電型半導体のいずれかあるいは両方にシ
リサイド層もしくはメタル層もしくは金属化合物層を形
成する。
製造方法は、第１の発明に係る半導体記憶装置の製造方
法において、前記第３の絶縁層を形成する工程に先だっ
て、前記トレンチ孔が形成された前記バルクＳｉ部の内
壁及び前記一導電型半導体のいずれかあるいは両方にシ
リサイド層もしくはメタル層もしくは金属化合物層を形
成する。
【００１５】また、第３の発明に係る半導体記憶装置の
製造方法は、まず、支持体と、この支持体上に形成され
た第１の絶縁層、及びこの第１の絶縁層上に形成された
一導電型半導体層からなる第１の基板上にトランジスタ
を形成する。次に、前記第１の基板の第１の絶縁層まで
貫通するトレンチ孔を形成するとともに、前記一導電型
半導体層に導通するようにトレンチ孔内を導電材で充填
して埋め込み導電層を形成する。そして、ビット線及び
配線層を形成し、この配線層上に保護膜及び第２の基板
を張り付けるとともに、前記第１の基板の支持体を除去
して、前記トレンチ孔内の埋め込み導電層に接続される
ように、キャパシタを形成する。
製造方法は、まず、支持体と、この支持体上に形成され
た第１の絶縁層、及びこの第１の絶縁層上に形成された
一導電型半導体層からなる第１の基板上にトランジスタ
を形成する。次に、前記第１の基板の第１の絶縁層まで
貫通するトレンチ孔を形成するとともに、前記一導電型
半導体層に導通するようにトレンチ孔内を導電材で充填
して埋め込み導電層を形成する。そして、ビット線及び
配線層を形成し、この配線層上に保護膜及び第２の基板
を張り付けるとともに、前記第１の基板の支持体を除去
して、前記トレンチ孔内の埋め込み導電層に接続される
ように、キャパシタを形成する。
【００１６】以上のような本発明による半導体記憶装置
の製造方法によれば、トレンチキャパシタを形成する前
にゲート電極を形成するために、ゲート電極形成に係わ
る熱負荷により、キャパシタ絶縁膜の特性が劣化するこ
とがない。
の製造方法によれば、トレンチキャパシタを形成する前
にゲート電極を形成するために、ゲート電極形成に係わ
る熱負荷により、キャパシタ絶縁膜の特性が劣化するこ
とがない。
【００１７】また、本発明ではＳＯＩ基板を用いている
ために、トレンチ形成後の高温熱処理が必要ないため、
既に形成しているトランジスタの特性劣化がない。な
お、高温熱処理が不要な理由は、ＲＩＥダメージや、残
留ストレスに起因する転位等の結晶欠陥が仮にあったと
しても、ＳＯＩ基板においては、プレート電極からのリ
ーク電流経路が遮断されているためである。
ために、トレンチ形成後の高温熱処理が必要ないため、
既に形成しているトランジスタの特性劣化がない。な
お、高温熱処理が不要な理由は、ＲＩＥダメージや、残
留ストレスに起因する転位等の結晶欠陥が仮にあったと
しても、ＳＯＩ基板においては、プレート電極からのリ
ーク電流経路が遮断されているためである。
【００１８】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は本発明の第１実施例に係る製造方法
によって形成された半導体記憶装置の構造断面図であ
る。同図において、素子分離層３０を形成したＳＯＩ基
板にゲート電極１２およびＮ型拡散層１５が形成され、
一導電型半導体層からなるＳＯＩ部３１と、酸化膜３２
と、支持基板であるバルクＳｉ部３３とを貫通してトレ
ンチ孔３５が形成されている。バルクＳｉ部３３にはＮ
型あるいはＰ型の不純物が十分に拡散されており、プレ
ート電極として作用する。トレンチ孔３５の底部及び側
面にはキャパシタ絶縁膜９が形成されており、キャパシ
タ絶縁膜９の上端はＳＯＩ基板の酸化膜３２に達してい
る。トレンチ孔３５の内部にはキャパシタ絶縁膜９を介
して、導電材が充填されて蓄積電極３４が形成されてい
る。この蓄積電極３４の上部側面はトランジスタのＮ型
拡散層１５に接している。また、蓄積電極３４とゲート
電極１２の絶縁はゲート側面の絶縁膜１２′により保た
れている。
に説明する。図１は本発明の第１実施例に係る製造方法
によって形成された半導体記憶装置の構造断面図であ
る。同図において、素子分離層３０を形成したＳＯＩ基
板にゲート電極１２およびＮ型拡散層１５が形成され、
一導電型半導体層からなるＳＯＩ部３１と、酸化膜３２
と、支持基板であるバルクＳｉ部３３とを貫通してトレ
ンチ孔３５が形成されている。バルクＳｉ部３３にはＮ
型あるいはＰ型の不純物が十分に拡散されており、プレ
ート電極として作用する。トレンチ孔３５の底部及び側
面にはキャパシタ絶縁膜９が形成されており、キャパシ
タ絶縁膜９の上端はＳＯＩ基板の酸化膜３２に達してい
る。トレンチ孔３５の内部にはキャパシタ絶縁膜９を介
して、導電材が充填されて蓄積電極３４が形成されてい
る。この蓄積電極３４の上部側面はトランジスタのＮ型
拡散層１５に接している。また、蓄積電極３４とゲート
電極１２の絶縁はゲート側面の絶縁膜１２′により保た
れている。
【００１９】上記した本実施例の構造によれば、蓄積電
極とゲート電極の絶縁及び、蓄積電極とプレート電極の
絶縁を保持するために、トランジスタ形成後に高温熱工
程を行う必要がなくなるため、キャパシタ絶縁膜にＴａ
2 Ｏ5 等の高誘電体膜を使用することが可能になる。
極とゲート電極の絶縁及び、蓄積電極とプレート電極の
絶縁を保持するために、トランジスタ形成後に高温熱工
程を行う必要がなくなるため、キャパシタ絶縁膜にＴａ
2 Ｏ5 等の高誘電体膜を使用することが可能になる。
【００２０】以下に上記した半導体記憶装置の製造工程
を説明する。まず、所定の方法で形成されたＳＯＩ基板
上に素子分離層３０を形成する（図２）。次にゲート酸
化膜１１、ゲート電極１２、側壁絶縁膜１３５を形成
し、このゲート電極１２をマスクにＮ型拡散層１５を形
成する（図３）。側壁絶縁膜１３５の形成は全面に絶縁
膜を形成後、全面をエッチバックして行なう。次に層間
絶縁膜１０８を形成後、トレンチのパターニングを行
い、ゲート電極１２に接して、バルクＳｉ部３３に達す
るトレンチ孔３５を形成する（図４）。ここで、側壁絶
縁膜はパターニングのマスクとなる。次に、トレンチ孔
３５内に、キャパシタ絶縁膜９を堆積したのち、トレン
チ孔３５内にフォトレジスト３６を所望の深さに残置
し、ＣＤＥもしくはウェットエッチング等により、キャ
パシタ絶縁膜９の上部を除去する（図５）。その後、フ
ォトレジスト３６を除去したのち、蓄積電極３４となる
導電材を堆積、エッチバックによりトレンチ孔３５内に
充填し、拡散層１５との接点を形成する（図６）。ここ
で、蓄積電極３４の上面は拡散層１５上面よりも上にな
るようにする。この後は絶縁膜を再び堆積した後、ビッ
ト線コンタクトを形成し、ビット線を形成する（図示せ
ず）。
を説明する。まず、所定の方法で形成されたＳＯＩ基板
上に素子分離層３０を形成する（図２）。次にゲート酸
化膜１１、ゲート電極１２、側壁絶縁膜１３５を形成
し、このゲート電極１２をマスクにＮ型拡散層１５を形
成する（図３）。側壁絶縁膜１３５の形成は全面に絶縁
膜を形成後、全面をエッチバックして行なう。次に層間
絶縁膜１０８を形成後、トレンチのパターニングを行
い、ゲート電極１２に接して、バルクＳｉ部３３に達す
るトレンチ孔３５を形成する（図４）。ここで、側壁絶
縁膜はパターニングのマスクとなる。次に、トレンチ孔
３５内に、キャパシタ絶縁膜９を堆積したのち、トレン
チ孔３５内にフォトレジスト３６を所望の深さに残置
し、ＣＤＥもしくはウェットエッチング等により、キャ
パシタ絶縁膜９の上部を除去する（図５）。その後、フ
ォトレジスト３６を除去したのち、蓄積電極３４となる
導電材を堆積、エッチバックによりトレンチ孔３５内に
充填し、拡散層１５との接点を形成する（図６）。ここ
で、蓄積電極３４の上面は拡散層１５上面よりも上にな
るようにする。この後は絶縁膜を再び堆積した後、ビッ
ト線コンタクトを形成し、ビット線を形成する（図示せ
ず）。
【００２１】上記した本実施例の工程によれば、トレン
チキャパシタとしての蓄積電極を形成する前にゲート電
極を形成するために、ゲート電極形成に関わる熱負荷に
より、キャパシタ絶縁膜の特性が劣化することがない。
また、トレンチ充填材にも熱負荷がかからないため、従
来使用が不可能であった金属材料などを蓄積電極材に使
用することが可能になる。また、同じ理由から、Ｓｉ基
板と充填材の熱膨張係数の違いに起因する残留応力によ
る結晶欠陥の心配がない。
チキャパシタとしての蓄積電極を形成する前にゲート電
極を形成するために、ゲート電極形成に関わる熱負荷に
より、キャパシタ絶縁膜の特性が劣化することがない。
また、トレンチ充填材にも熱負荷がかからないため、従
来使用が不可能であった金属材料などを蓄積電極材に使
用することが可能になる。また、同じ理由から、Ｓｉ基
板と充填材の熱膨張係数の違いに起因する残留応力によ
る結晶欠陥の心配がない。
【００２２】なお、第１実施例では、ゲート側壁の絶縁
膜を形成後にこの絶縁膜及びゲート電極をマスクにＮ型
拡散層を形成しているが、トレンチ孔の形成後にＳＯＩ
部の側面にドーピングを行なうことでＮ型拡散層を形成
しても良い。
膜を形成後にこの絶縁膜及びゲート電極をマスクにＮ型
拡散層を形成しているが、トレンチ孔の形成後にＳＯＩ
部の側面にドーピングを行なうことでＮ型拡散層を形成
しても良い。
【００２３】図７は図１に示す第１実施例のトレンチパ
ターンを上から見た平面図である。本実施例ではトレン
チパターンはゲート電極に対して自己整合的に形成され
るので結果的に図の斜線（一部のみ示してある）で示す
ようなパターンのトレンチとなる。このような構造の場
合は合わせずれに強いという利点がある。
ターンを上から見た平面図である。本実施例ではトレン
チパターンはゲート電極に対して自己整合的に形成され
るので結果的に図の斜線（一部のみ示してある）で示す
ようなパターンのトレンチとなる。このような構造の場
合は合わせずれに強いという利点がある。
【００２４】図８は図７に示すトレンチパターンの変形
例を示す図である。このような構造ではトレンチの占有
面積を大きくとれるという利点がある。図９は図７に示
すトレンチパターンの他の変形例を示す図であり、図の
斜線で示すように、トレンチパターンがつながった構造
である。この場合、トレンチの占有面積が大きくなると
いう利点がある。
例を示す図である。このような構造ではトレンチの占有
面積を大きくとれるという利点がある。図９は図７に示
すトレンチパターンの他の変形例を示す図であり、図の
斜線で示すように、トレンチパターンがつながった構造
である。この場合、トレンチの占有面積が大きくなると
いう利点がある。
【００２５】図１０は第１実施例の変形例としての本発
明の第２実施例を示す断面図である。第２実施例では、
厚いＳＯＩ基板を使用したためにＮ型拡散層１５の深さ
Ｘｊが酸化膜３２に到達しない場合には、蓄積電極３４
とＳＯＩ部３１の接点にＮ型拡散層３７を形成する。
明の第２実施例を示す断面図である。第２実施例では、
厚いＳＯＩ基板を使用したためにＮ型拡散層１５の深さ
Ｘｊが酸化膜３２に到達しない場合には、蓄積電極３４
とＳＯＩ部３１の接点にＮ型拡散層３７を形成する。
【００２６】図１１は第１実施例のトレンチ孔形成法の
変形例としての本発明の第３実施例を示す断面図であ
る。第３実施例では層間絶縁膜１０８にトレンチパター
ンを形成後絶縁膜３８を側壁として残し、これをマスク
にトレンチ孔３５を形成することで、蓄積電極３４とゲ
ート電極１２との絶縁を保持する。
変形例としての本発明の第３実施例を示す断面図であ
る。第３実施例では層間絶縁膜１０８にトレンチパター
ンを形成後絶縁膜３８を側壁として残し、これをマスク
にトレンチ孔３５を形成することで、蓄積電極３４とゲ
ート電極１２との絶縁を保持する。
【００２７】図１２は第１実施例のトレンチ孔形成法の
変形例としての本発明の第４実施例を示す断面図であ
る。第４実施例では、ゲート電極１２に対して自己整合
的に層間絶縁膜１０８にトレンチパターンを形成後、絶
縁膜３９を側壁として残し、これをマスクにトレンチ孔
３５を形成することで、蓄積電極３４とゲート電極１２
の絶縁を保持する。
変形例としての本発明の第４実施例を示す断面図であ
る。第４実施例では、ゲート電極１２に対して自己整合
的に層間絶縁膜１０８にトレンチパターンを形成後、絶
縁膜３９を側壁として残し、これをマスクにトレンチ孔
３５を形成することで、蓄積電極３４とゲート電極１２
の絶縁を保持する。
【００２８】図１３は第１実施例の製造工程の変形例と
しての本発明の第５実施例を示す断面図である。第５実
施例では、トレンチ孔３５の形成後にＳＯＩ部３１の側
面に酸化膜１０７を形成し、キャパシタ絶縁膜９と蓄積
電極３４を連続的に堆積した後に、蓄積電極材をウェッ
ト法もしくはＣＤＥ等のドライ法で除去する。さらに、
蓄積電極材をマスクとしてキャパシタ絶縁膜９を加工す
る。この後は、ＳＯＩ部３１側面の酸化膜１０７を除去
し、第２の蓄積電極材をトレンチ孔３５の上部に埋め込
み、トランジスタのソース及びドレインを導通させる。
しての本発明の第５実施例を示す断面図である。第５実
施例では、トレンチ孔３５の形成後にＳＯＩ部３１の側
面に酸化膜１０７を形成し、キャパシタ絶縁膜９と蓄積
電極３４を連続的に堆積した後に、蓄積電極材をウェッ
ト法もしくはＣＤＥ等のドライ法で除去する。さらに、
蓄積電極材をマスクとしてキャパシタ絶縁膜９を加工す
る。この後は、ＳＯＩ部３１側面の酸化膜１０７を除去
し、第２の蓄積電極材をトレンチ孔３５の上部に埋め込
み、トランジスタのソース及びドレインを導通させる。
【００２９】図１４は第１実施例の蓄積電極形状の変形
例としての本発明の第６実施例を示す断面図である。第
６実施例では導電材をトレンチ孔３５の内部に完全に充
填せずに間隙を持たせて蓄積電極３４を形成する。
例としての本発明の第６実施例を示す断面図である。第
６実施例では導電材をトレンチ孔３５の内部に完全に充
填せずに間隙を持たせて蓄積電極３４を形成する。
【００３０】図１５は第１実施例のトレンチ形状の変形
例としての本発明の第７実施例を示す断面図である。第
７実施例では、トレンチ孔３５を形成した後、ＳＯＩ部
３１の側面（トレンチ孔３５の開口部内壁）に酸化膜を
形成した後、ケミカルドライエッチング等の等方エッチ
ング法を用いてバルクＳｉ部３３にあるトレンチ径を広
げる。この後、ＳＯＩ部３１の側面の酸化膜を除去し、
キャパシタ絶縁膜９を堆積する。この実施例ではトレン
チ開口径を保ったままで、表面積の大きなトレンチキャ
パシタが得られる。
例としての本発明の第７実施例を示す断面図である。第
７実施例では、トレンチ孔３５を形成した後、ＳＯＩ部
３１の側面（トレンチ孔３５の開口部内壁）に酸化膜を
形成した後、ケミカルドライエッチング等の等方エッチ
ング法を用いてバルクＳｉ部３３にあるトレンチ径を広
げる。この後、ＳＯＩ部３１の側面の酸化膜を除去し、
キャパシタ絶縁膜９を堆積する。この実施例ではトレン
チ開口径を保ったままで、表面積の大きなトレンチキャ
パシタが得られる。
【００３１】図１６は本発明の第８実施例を示す断面図
である。第８実施例では、トレンチ孔３５が形成された
バルクＳｉ部３３の内壁及びトレンチ孔３５の内壁のい
ずれかあるいは、両方にシリサイド（ＴｉＳｉ、ＮｉＳ
ｉ、ＷＳｉなど）層、もしくはメタル（Ｔｉ、Ｗ、Ｐｔ
など）層、もしくは金属化合物（ＴｉＮ、ＷＮ、ＩＴＯ
など）層１０５を形成した後に、キャパシタ絶縁膜９と
蓄積電極３４とを形成する。これによって、ストレージ
ノード、プレート層の低抵抗化により高速な書き込み、
読み出しが可能となる。
である。第８実施例では、トレンチ孔３５が形成された
バルクＳｉ部３３の内壁及びトレンチ孔３５の内壁のい
ずれかあるいは、両方にシリサイド（ＴｉＳｉ、ＮｉＳ
ｉ、ＷＳｉなど）層、もしくはメタル（Ｔｉ、Ｗ、Ｐｔ
など）層、もしくは金属化合物（ＴｉＮ、ＷＮ、ＩＴＯ
など）層１０５を形成した後に、キャパシタ絶縁膜９と
蓄積電極３４とを形成する。これによって、ストレージ
ノード、プレート層の低抵抗化により高速な書き込み、
読み出しが可能となる。
【００３２】図１７、図１８は本発明の第９実施例を示
す断面図である。第９実施例では、ＳＯＩ基板上に、ト
ランジスタと、Ｎ型拡散層１５と、Ｎ型拡散層１５に接
続され基板表面からバルクＳｉ部３３に達する埋め込み
導電層４０を形成した後に、ビット線１７、コンタクト
孔４１、配線４２、４３を形成する（図１７）。その
後、パッシベーション膜４４、支持基板４５を形成後、
ウェハーの表裏を入れ替え、ケミカルドライエッチング
等を用いて選択的にバルクＳｉ部３３を除去する。ここ
でウェハー表面には酸化膜３２が露出することになる。
さらに、埋め込み導電層４０に接続されるように蓄積電
極４６（ここでは筒型ストレージノード形状を示す）を
形成した後に、キャパシタ絶縁膜４７、及びプレート電
極４８を形成して層間絶縁膜４９を堆積し、最後に前記
コンタクト孔４１に接続するように外部引き出し用のパ
ッド電極５０を形成する（図１８）。
す断面図である。第９実施例では、ＳＯＩ基板上に、ト
ランジスタと、Ｎ型拡散層１５と、Ｎ型拡散層１５に接
続され基板表面からバルクＳｉ部３３に達する埋め込み
導電層４０を形成した後に、ビット線１７、コンタクト
孔４１、配線４２、４３を形成する（図１７）。その
後、パッシベーション膜４４、支持基板４５を形成後、
ウェハーの表裏を入れ替え、ケミカルドライエッチング
等を用いて選択的にバルクＳｉ部３３を除去する。ここ
でウェハー表面には酸化膜３２が露出することになる。
さらに、埋め込み導電層４０に接続されるように蓄積電
極４６（ここでは筒型ストレージノード形状を示す）を
形成した後に、キャパシタ絶縁膜４７、及びプレート電
極４８を形成して層間絶縁膜４９を堆積し、最後に前記
コンタクト孔４１に接続するように外部引き出し用のパ
ッド電極５０を形成する（図１８）。
【００３３】以上、上記した実施例の構造及び製造工程
によれば、蓄積電極（トレンチキャパシタ）を形成する
前にゲート電極を形成するために、ゲート電極形成に関
わる熱負荷により、キャパシタ絶縁膜の特性が劣化する
ことがない。また、本実施例によれば、蓄積電極はスタ
ックト構造のため、３次元構造を採用することができ
る。また、ＳＯＩ基板を用いているために、トレンチ形
成後の高温熱処理が不要になり、既に形成しているトラ
ンジスタの特性劣化がない。高温熱処理が不要な理由
は、残留ストレスに起因する転位等の結晶欠陥が仮にあ
ったとしても、ＳＯＩ基板においては、プレート電極か
らのリーク電流経路が完全に遮断されており、何等影響
を与えないためである。さらに、本実施例によれば、蓄
積電極パターンを埋め込み導電層に合わせてパターニン
グできるため、張り合わせ法などで生じる合わせの問題
がない。
によれば、蓄積電極（トレンチキャパシタ）を形成する
前にゲート電極を形成するために、ゲート電極形成に関
わる熱負荷により、キャパシタ絶縁膜の特性が劣化する
ことがない。また、本実施例によれば、蓄積電極はスタ
ックト構造のため、３次元構造を採用することができ
る。また、ＳＯＩ基板を用いているために、トレンチ形
成後の高温熱処理が不要になり、既に形成しているトラ
ンジスタの特性劣化がない。高温熱処理が不要な理由
は、残留ストレスに起因する転位等の結晶欠陥が仮にあ
ったとしても、ＳＯＩ基板においては、プレート電極か
らのリーク電流経路が完全に遮断されており、何等影響
を与えないためである。さらに、本実施例によれば、蓄
積電極パターンを埋め込み導電層に合わせてパターニン
グできるため、張り合わせ法などで生じる合わせの問題
がない。
【００３４】なお、キャパシタ絶縁膜としてはＴａ2 Ｏ
5 に限定されず、ＳＴＯ、ＢＳＴＯ、ＰＺＴ等でも良
い。また、蓄積電極となる導電材は、Ｗ、Ｔｉ、Ｐｔな
どの金属あるいはＴｉＮ、ＷＮなどの金属化合物、ある
いはポリシリコン、もしくはＷＳｉなどのシリコン化合
物でもよい。その他、本発明の要旨を逸脱しない範囲で
種々変形して実施することができる
5 に限定されず、ＳＴＯ、ＢＳＴＯ、ＰＺＴ等でも良
い。また、蓄積電極となる導電材は、Ｗ、Ｔｉ、Ｐｔな
どの金属あるいはＴｉＮ、ＷＮなどの金属化合物、ある
いはポリシリコン、もしくはＷＳｉなどのシリコン化合
物でもよい。その他、本発明の要旨を逸脱しない範囲で
種々変形して実施することができる
【００３５】
【発明の効果】本発明によれば、高誘電体膜をトレンチ
キャパシタのキャパシタ絶縁膜として使用することが可
能となるため、トレンチのアスペクト比を大幅に低減す
ることができる。また、キャパシタ絶縁膜にＮＯ膜、Ｏ
ＮＯ膜等を用いた場合にも、信頼性の高いメモリ装置を
提供することが可能になる。さらに、蓄積電極材に使用
できる材料選択の自由度が大幅に広がるため、高性能な
メモリ装置を提供することが可能になる。これより、メ
モリセルの縮小化が進んだ場合にもトレンチ形成プロセ
スが容易になるため、高密度なメモリ装置を安価に提供
することが可能になる。
キャパシタのキャパシタ絶縁膜として使用することが可
能となるため、トレンチのアスペクト比を大幅に低減す
ることができる。また、キャパシタ絶縁膜にＮＯ膜、Ｏ
ＮＯ膜等を用いた場合にも、信頼性の高いメモリ装置を
提供することが可能になる。さらに、蓄積電極材に使用
できる材料選択の自由度が大幅に広がるため、高性能な
メモリ装置を提供することが可能になる。これより、メ
モリセルの縮小化が進んだ場合にもトレンチ形成プロセ
スが容易になるため、高密度なメモリ装置を安価に提供
することが可能になる。
【図１】本発明の第１実施例を示す断面図である。
【図２】図１に示す半導体記憶装置を形成するための工
程の一部を示す断面図である。
程の一部を示す断面図である。
【図３】図１に示す半導体記憶装置を形成するための工
程の一部を示す断面図である。
程の一部を示す断面図である。
【図４】図１に示す半導体記憶装置を形成するための工
程の一部を示す断面図である。
程の一部を示す断面図である。
【図５】図１に示す半導体記憶装置を形成するための工
程の一部を示す断面図である。
程の一部を示す断面図である。
【図６】図１に示す半導体記憶装置を形成するための工
程の一部を示す断面図である。
程の一部を示す断面図である。
【図７】第１実施例のトレンチパターンを上から見た平
面図である。
面図である。
【図８】図７に示すトレンチパターンの変形例を示す図
である。
である。
【図９】図７に示すトレンチパターンの他の変形例を示
す図である。
す図である。
【図１０】本発明の第２実施例を示す断面図である。
【図１１】本発明の第３実施例を示す断面図である。
【図１２】本発明の第４実施例を示す断面図である。
【図１３】本発明の第５実施例を示す断面図である。
【図１４】本発明の第６実施例を示す断面図である。
【図１５】本発明の第７実施例を示す断面図である。
【図１６】本発明の第８実施例を示す断面図である。
【図１７】本発明の第９実施例の製造工程の一部を示す
断面図である。
断面図である。
【図１８】本発明の第９実施例の製造方法によって形成
された半導体記憶装置の断面図である。
された半導体記憶装置の断面図である。
【図１９】従来の製造方法によって形成された半導体記
憶装置の断面図である。
憶装置の断面図である。
９…キャパシタ絶縁膜、１１…ゲート酸化膜、１２…ゲ
ート電極、１５…Ｎ型拡散層、３０…素子分離層、３１
…ＳＯＩ部、３２…酸化膜、３３…バルクＳｉ部、３４
…蓄積電極、３５…トレンチ孔。
ート電極、１５…Ｎ型拡散層、３０…素子分離層、３１
…ＳＯＩ部、３２…酸化膜、３３…バルクＳｉ部、３４
…蓄積電極、３５…トレンチ孔。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 29/786 7735−4Ｍ Ｈ０１Ｌ 27/10 ６２５ Ａ 9056−4Ｍ 29/78 ６１３ Ｂ
Claims (3)
- 【請求項１】 バルクＳｉ部と、このバルクＳｉ部上に
形成された第１の絶縁層、及びこの第１の絶縁層上に形
成された一導電型半導体層からなる基板上にトランジス
タを形成する工程と、 前記トランジスタの側面に第２の絶縁層を形成する工程
と、 前記トランジスタ上の所定のパターンをマスクとして前
記基板のバルクＳｉ部にトレンチ孔を形成する工程と、 前記トレンチ孔の内部側面に第３の絶縁層を形成する工
程と、 前記基板の一導電型半導体層に導通するように、前記ト
レンチ孔の内部を導電材で充填してトレンチキャパシタ
を形成する工程と、を具備することを特徴とする半導体
記憶装置の製造方法。 - 【請求項２】 前記第３の絶縁層を形成する工程に先だ
って、前記トレンチ孔が形成された前記バルクＳｉ部の
内壁及び前記一導電型半導体のいずれかあるいは両方に
シリサイド層もしくはメタル層もしくは金属化合物層を
形成する工程をさらに具備することを特徴とする請求項
１記載の半導体記憶装置の製造方法。 - 【請求項３】 支持体と、この支持体上に形成された第
１の絶縁層、及びこの第１の絶縁層上に形成された一導
電型半導体層からなる第１の基板上にトランジスタを形
成する工程と、 前記第１の基板の第１の絶縁層まで貫通するトレンチ孔
を形成する工程と、 前記一導電型半導体層に導通するようにトレンチ孔内を
導電材で充填して埋め込み導電層を形成する工程と、 ビット線及び配線層を形成する工程と、 前記配線層上に保護膜及び第２の基板を張り付ける工程
と、 前記第１の基板の支持体を除去する工程と、 前記トレンチ孔内の埋め込み導電層に接続されるよう
に、キャパシタを形成する工程と、を具備することを特
徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223580A JPH0888332A (ja) | 1994-09-19 | 1994-09-19 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223580A JPH0888332A (ja) | 1994-09-19 | 1994-09-19 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888332A true JPH0888332A (ja) | 1996-04-02 |
Family
ID=16800399
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223580A Pending JPH0888332A (ja) | 1994-09-19 | 1994-09-19 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888332A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239414B1 (ko) * | 1996-11-07 | 2000-01-15 | 김영환 | 반도체 소자의 제조방법 |
| US6218232B1 (en) | 1997-12-30 | 2001-04-17 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating DRAM device |
| KR100291827B1 (ko) * | 1997-02-28 | 2001-07-12 | 윤종용 | 반도체메모리장치및그제조방법 |
| US6380578B1 (en) * | 1999-08-30 | 2002-04-30 | Mitsubishi Denki Kabushiki Kaisha | High-speed stacked capacitor in SOI structure |
| US6552378B1 (en) | 1998-06-08 | 2003-04-22 | International Business Machines Corporation | Ultra compact DRAM cell and method of making |
| US7105910B2 (en) | 2003-11-25 | 2006-09-12 | Denso Corporation | Semiconductor device having SOI construction |
| WO2007126488A2 (en) * | 2006-04-20 | 2007-11-08 | Advanced Micro Devices, Inc. | Method for fabricating a semiconductor component including a high capacitance per unit area capacitor |
| JP2010171166A (ja) * | 2009-01-22 | 2010-08-05 | Sony Corp | 半導体装置およびその製造方法 |
| US8846470B2 (en) | 2011-06-06 | 2014-09-30 | International Business Machines Corporation | Metal trench capacitor and improved isolation and methods of manufacture |
-
1994
- 1994-09-19 JP JP6223580A patent/JPH0888332A/ja active Pending
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100239414B1 (ko) * | 1996-11-07 | 2000-01-15 | 김영환 | 반도체 소자의 제조방법 |
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| US7105910B2 (en) | 2003-11-25 | 2006-09-12 | Denso Corporation | Semiconductor device having SOI construction |
| WO2007126488A3 (en) * | 2006-04-20 | 2008-01-31 | Advanced Micro Devices Inc | Method for fabricating a semiconductor component including a high capacitance per unit area capacitor |
| WO2007126488A2 (en) * | 2006-04-20 | 2007-11-08 | Advanced Micro Devices, Inc. | Method for fabricating a semiconductor component including a high capacitance per unit area capacitor |
| US7439127B2 (en) | 2006-04-20 | 2008-10-21 | Advanced Micro Devices, Inc. | Method for fabricating a semiconductor component including a high capacitance per unit area capacitor |
| GB2450457A (en) * | 2006-04-20 | 2008-12-24 | Advanced Micro Devices Inc | Method for dabricating a semiconductor component including a hgh capacitance per unit area capacitor |
| JP2010171166A (ja) * | 2009-01-22 | 2010-08-05 | Sony Corp | 半導体装置およびその製造方法 |
| US8846470B2 (en) | 2011-06-06 | 2014-09-30 | International Business Machines Corporation | Metal trench capacitor and improved isolation and methods of manufacture |
| US9287272B2 (en) | 2011-06-06 | 2016-03-15 | International Business Machines Corporation | Metal trench capacitor and improved isolation and methods of manufacture |
| US9583497B2 (en) | 2011-06-06 | 2017-02-28 | International Business Machines Corporation | Metal trench capacitor and improved isolation and methods of manufacture |
| US9899391B2 (en) | 2011-06-06 | 2018-02-20 | International Business Machines Corporation | Metal trench capacitor and improved isolation and methods of manufacture |
| US10818668B2 (en) | 2011-06-06 | 2020-10-27 | International Business Machines Corporation | Metal trench capacitor and improved isolation and methods of manufacture |
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