DE10121131C1 - Datenspeicher - Google Patents
DatenspeicherInfo
- Publication number
- DE10121131C1 DE10121131C1 DE10121131A DE10121131A DE10121131C1 DE 10121131 C1 DE10121131 C1 DE 10121131C1 DE 10121131 A DE10121131 A DE 10121131A DE 10121131 A DE10121131 A DE 10121131A DE 10121131 C1 DE10121131 C1 DE 10121131C1
- Authority
- DE
- Germany
- Prior art keywords
- memory cells
- supply voltage
- data
- memory cell
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
Datenspeicher zum Speichern von Daten mit einem Speicherzellenfeld (2), das aus einer Vielzahl von Speicherzellen (3) besteht, die jeweils mittels eines an einer Wortleitung (9) und an einer Bitleitung (13) angeschlossenen Speicherzellen-Auswahltransistors (4) adressierbar sind und die eine Speicherkapazität zum Speichern eines Datenbits aufweisen, wobei das Speicherzellenfeld (2) redundante Speicherzellen (3') enthält, die zum Ersatz von fehlerhaft hergestellten Speicherzellen (3) durch Umadressierung vorgesehen sind, und mit Leseverstärkern (22), die jeweils zur Signalverstärkung eines aus einer adressierten Speicherzelle (3) über eine zugehörige Bitleitung (13) ausgelesenen Datenbits vorgesehen sind und mit einer gepufferten Versorgungsspannung versorgt werden, wobei die nicht umadressierten redundanten Speicherzellen (3') an die zugehörigen Bitleitungen (13') geschaltet sind und die Versorgungsspannung für die Leseverstärker (22) zusätzlich puffern.
Description
Die Erfindung betrifft einen Datenspeicher zum Speichern von
Daten, bei dem die Versorgungsspannungsleitungen durch die
Speicherkapazitäten von redundanten Speicherzellen zusätzlich
gepuffert werden.
Die DE 36 88 388 T2 beschreibt ein Verfahren zur Formierung ei
ner mesaförmigen Kondensatorstruktur mit hoher Kapazität und
geringem Leckstrom in einer Halbleiterstruktur.
Die US 6144592 beschreibt einen internen Adressgenerator
schaltkreis, der ein internes Adresssignal erzeugt. Das in
terne Adresssignal wird für den Zugriff auf ein Speicherzel
lenfeld benutzt. Ein Speicherschaltkreis für fehlerhafte Ad
ressen speichert Adresssignale von fehlerhaften Speicherzel
len. Ein Komparatorschaltkreis vergleicht interne Adresssig
nale und das fehlerhafte Adresssignal. Ein Latch-Schaltkreis
schaltet ein redundantes Test-Adresssignal, welches von außen
zugeführt wird. Ein zweiter Vergleichsschaltkreis vergleicht
das redundante Testadresssignal und das interne Adresssignal.
Ein Selektionsschaltkreis selektiert ein Ausgangssignal des
zweiten Vergleichsschaltkreises in einem redundanten Testbe
triebsmodus. In Abhängigkeit von dem selektierten Ausgangs
signal wird ein Teil des Speicherzellenfeldes durch ein re
dundantes Speicherzellenfeld ersetzt.
Fig. 1 zeigt schematisch einen Datenspeicher zum Speichern
nach dem Stand der Technik. Der Datenspeicher weist ein Spei
cherzellenfeld mit einer Vielzahl von Speicherzellen auf. Da
bei besteht jede Speicherzelle aus einem Auswahltransistor
und einer Speicherkapazität zum Speichern eines Datenbits.
Die Speicherzellen werden über die Auswahltransistoren adres
siert, die über Wortleitungen und Bitleitungen an Adressende
codern angeschlossen sind. Das Speicherzellenfeld enthält re
dundante Speicherzellen SZRED, die zum Ersatz von Speicherzel
len vorgesehen sind, die im Herstellungsprozess fehlerhaft
hergestellt worden sind. Die redundanten Speicherzellen wer
den über zugehörige Wortleitungen WLRED und Bitleitungen BLRED
von den Adressendecodern angesteuert. Die Adressdecoder sind
mit sog. Fuse-Blocks bzw. Umadressierungschaltungen verbun
den, die die Adressen von fehlerhaft hergestellten Speicher
zellen auf Adressen von redundanten Speicherzellen mappen
bzw. umadressieren. Das hergestellte Speicherzellenfeld wird
nach dem Herstellungsprozess einem Testvorgang unterzogen und
die Fuse-Blocks werden derart programmiert, dass die Adressen
der fehlerhaft hergestellten Speicherzellen auf die redundan
ten Speicherzellen SZRED umgemappt werden. Die Fuse-Blocks
bzw. Umadressierungsschaltungen beinhalten Fuses bzw. Siche
rungen wie Laser-Fuses oder elektrische Fuses. Die Fuses be
stehen beispielsweise aus Metallstreifen, die zur Umadressie
rung durchtrennt werden. Hierzu werden die Fuse-Blocks über
Programmierleitungen P programmiert. Die Fuse-Blocks bzw. Um
adressierungsschaltungen liegen an dem internen Adressbus des
Datenspeichers an. Das Speicherzellenfeld enthält Lesever
stärker zum Auslesen der in den Speicherzellen abgespeicher
ten Datenbits. Die Leseverstärker bestehen dabei aus Operati
onsverstärkern, die die Spannungsdifferenz zwischen einer
Bitleitung und einem Bezugspotential verstärken und an einen
Datenausgang abgeben. Die ausgelesenen Daten D werden über
einen Datenbus zur weiteren Verarbeitung abgegeben. Die Lese
verstärker innerhalb des Speicherzellenfeldes sind über in
terne Versorgungsspannungsleitungen innerhalb des Speicher
zellenfeldes an einen Versorgungsspannungsanschluss ange
schlossen, der über eine externe Versorgungsspannungsleitung
mit dem Ausgang einer Versorgungsspannungsquelle VQ verbunden
ist. Die extern angelegte Versorgungsspannung wird über einen
Pufferkondensator mit einer hohen Kapazität zum Ausgleich der
Spannungsschwankungen gepuffert.
Ein Nachteil des in Fig. 1 dargestellten Datenspeichers nach
dem Stand der Technik besteht darin, dass die externe Versor
gungsspannungsleitung zwischen dem Ausgang der externen Ver
sorgungsspannungsquelle VQ und dem Versorgungsspannungsan
schluss VSS des Speicherzellenfeldes relativ lang ist. Auf
grund der relativ großen Leitungslänge ist der Widerstand R
der externen Versorgungsspannungsleitung relativ hoch. Wegen
der hohen Speicherkapazität des Versorgungsspannungspuffer
kondensators CP ist die Zeitkonstante τ, die sich aus dem
Produkt des Leitungswiderstandes R der externen Versorgungs
spannungsleitung und der Kapazität des Pufferkondensators CP
ergibt, groß. Die Pufferung der Versorgungsspannung für diese
Verstärker innerhalb des Speicherzellenfeldes ist somit rela
tiv träge, so dass die benötigte elektrische Ladung für die
in dem Speicherzellenfeld enthaltenen Verbraucher durch die
gepufferte Versorgungsspannung nicht schnell genug geliefert
werden kann. Aufgrund der Trägheit der gepufferten Versor
gungsspannung können Spannungsspitzen bzw. lokale kurzzeitige
Spannungseinbrüche auf den Versorgungsspannungsleitungen für
die Leseverstärker nicht schnell genug ausgeglichen werden,
so dass es zu Lesefehlern beim Auslesen der abgespeicherten
Datenbits kommen kann.
Es ist daher die Aufgabe der vorliegenden Erfindung, einen
Datenspeicher zum Speichern von Daten zu schaffen, dessen
Versorgungsspannung mit einer geringen Trägheit gepuffert
wird.
Diese Aufgabe wird erfindungsgemäß durch den Datenspeicher
mit den im Patentanspruch 1 angegebenen Merkmalen gelöst.
Die Erfindung schafft einen Datenspeicher zum Speichern von
Daten mit
einem Speicherzellenfeld, das aus einer Vielzahl von Spei cherzellen besteht, die jeweils mittels eines an einer Wort leitung und an einer Bitleitung angeschlossenen Speicherzel len-Auswahltransistors adressierbar sind und die jeweils eine Speicherkapazität zum Speichern eines Datenbits aufweisen,
wobei das Speicherzellenfeld redundante Speicherzellen ent hält, die zum Ersatz von fehlerhaft hergestellten Speicher zellen durch Umadressierung vorgesehen sind, und
mit Leseverstärkern, die jeweils zur Signalverstärkung eines aus einer adressierten Speicherzelle über eine zugehörige Bitleitung ausgelesenen Datenbits vorgesehen sind und mit ei ner gepufferten Versorgungsspannung versorgt werden,
wobei die nicht umadressierten überschüssigen redundanten Speicherzellen an die zugehörigen Bitleitungen geschaltet sind und die Versorgungsspannung für die Leseverstärker zu sätzlich puffern.
einem Speicherzellenfeld, das aus einer Vielzahl von Spei cherzellen besteht, die jeweils mittels eines an einer Wort leitung und an einer Bitleitung angeschlossenen Speicherzel len-Auswahltransistors adressierbar sind und die jeweils eine Speicherkapazität zum Speichern eines Datenbits aufweisen,
wobei das Speicherzellenfeld redundante Speicherzellen ent hält, die zum Ersatz von fehlerhaft hergestellten Speicher zellen durch Umadressierung vorgesehen sind, und
mit Leseverstärkern, die jeweils zur Signalverstärkung eines aus einer adressierten Speicherzelle über eine zugehörige Bitleitung ausgelesenen Datenbits vorgesehen sind und mit ei ner gepufferten Versorgungsspannung versorgt werden,
wobei die nicht umadressierten überschüssigen redundanten Speicherzellen an die zugehörigen Bitleitungen geschaltet sind und die Versorgungsspannung für die Leseverstärker zu sätzlich puffern.
Bei dem erfindungsgemäßen Datenspeicher werden die Kapazitä
ten der überschüssigen redundanten Speicherzellen, die zur
Reparatur der fehlerhaft hergestellten Speicherzellen nicht
benötigt werden, zur zusätzlichen Pufferung der Versorgungs
spannungsleitungen für die Leseverstärker genutzt. Die Wort
leitungen des erfindungsgemäßen Datenspeichers sind vorzugs
weise an einen Wortleitungsdecoder und die Bitleitungen sind
vorzugsweise an einen zugehörigen Bitleitungsdecoder ange
schlossen.
Bei einer bevorzugten Ausführungsform des erfindungsgemäßen
Datenspeichers ist der Wortleitungsdecoder und der Bitlei
tungsdecoder jeweils an eine Umadressierungsschaltung ange
schlossen, die die Adressen von fehlerhaft hergestellten
Speicherzellen auf die Adressen von redundanten Speicherzel
len innerhalb des Speicherzellenfeldes ummappen.
Die Wortleitungen der nicht umadressierten, überschüssigen
redundanten Speicherzellen werden an ein Spannungspotential
zum Durchschalten der zugehörigen Auswahltransistoren der
Speicherzellen angelegt.
Die Bitleitungen der nicht umadressierten, überschüssigen re
dundanten Speicherzellen werden vorzugsweise an die gepuffer
te Versorgungsspannung geschaltet.
Jede Speicherzelle des Speicherzellenfeldes weist vorzugswei
se einen Speicherkondensator mit einer Speicherkapazität zum
Speichern eines Datenbits auf.
Die Versorgungsspannung für die Leseverstärker werden vor
zugsweise durch eine externe Versorgungsspannungsquelle er
zeugt und an einen Ausgang der Versorgungsspannungsquelle
ausgegeben, wobei zwischen dem Ausgang der Versorgungsspan
nungsquelle und einem Bezugspotenzial ein Pufferkondensator
mit einer hohen Kapazität zur Pufferung der Versorgungsspan
nung geschaltet ist.
Bei einer besonders bevorzugten Ausführungsform des erfin
dungsgemäßen Datenspeichers sind die Bitleitungen der redun
danten Speicherzellen an Gateanschlüsse von Feldeffekttran
sistoren angeschlossen, die mit internen Versorgungsspan
nungsleitungen für die Leseverstärker der nicht redundanten
Speicherzellen verbunden sind.
Die durch den Pufferkondensator gepufferte Versorgungsspan
nung ist vorzugsweise über eine externe Versorgungsspannungs
leitung an die Leseverstärker zu deren Spannungsversorgung
angeschlossen.
Dabei sind die Leitungslängen der Bitleitungen zwischen den
Speicherzellen und den Leseverstärkern vorzugsweise wesent
lich kleiner als die Leitungslänge der externen Versorgungs
spannungsleitung.
Bei einer besonders bevorzugten Ausführungsform des erfin
dungsgemäßen Datenspeichers sind die redundanten Speicherzel
len innerhalb des Speicherzellenfeldes nahe an den Lesever
stärkern angeordnet.
Bei dem Datenspeicher handelt es sich vorzugsweise um einen
DRAM-Speicher.
Im Weiteren wird eine bevorzugte Ausführungsform des erfin
dungsgemäßen Datenspeichers zur Erläuterung erfindungswesent
licher Merkmale beschrieben.
Es zeigen:
Fig. 1 einen Datenspeicher nach dem Stand der Technik
Fig. 2 eine bevorzugte Ausführungsform eines erfindungsge
mäßen Datenspeichers.
Der erfindungsgemäße Datenspeicher 1 weist ein Speicherzel
lenfeld 2 mit einer Vielzahl von darin enthaltenen Speicher
zellen 3 auf. Dabei enthält das Speicherzellenfeld 2 sowohl
herkömmliche Speicherzellen 3 als auch zusätzlich redundante
Speicherzellen 3', die zum Ersatz von fehlerhaft hergestell
ten Speicherzellen 3 durch Umadressierung vorgesehen sind.
Jede Speicherzelle enthält einen Auswahltransistor 4 und ei
nen Speicherkondensator 5. Bei der in Fig. 2 dargestellten
Ausführungsform besteht der Auswahltransistor 4 aus einem
NNOS-Feldeffekttransistor, dessen Gateanschluss 6 über eine
Anschlussleitung 7 an einem Knoten 8 mit einer Wortleitung 9
verbunden ist. Ein Anschluss 10 des Auswahltransistors 4 ist
über eine Anschlussleitung 11 an einem Anschlussknoten 12 mit
einer zugehörigen Bitleitung 13 verbunden. Die Wortleitun
gen 9 und die Bitleitungen 13 verlaufen in dem Speicherzel
lenfeld matrixförmig. Dabei sind die Wortleitungen 9 mit ei
nem Adressdecoder 14 und die Bitleitungen 13 mit einem Ad
ressdecoder 15 verbunden.
Der Wortleitungsadressdecoder 14 ist an eine programmierbare
Umadressierungsschaltung 16 und der Bitleitungsdecoder 15 ist
an eine Umadressierungsschaltung 17 angeschlossen. Die beiden
Umadressierungsschaltungen 16, 17 sind über Programmierlei
tungen 18, 19 programmierbar. Die Umadressierungsschaltungen
16, 17 liegen ferner an einem Adressbus 20 des Datenspeichers
1 an. Die Umadressierungsschaltungen 16, 17 mappen die Adres
sen von fehlerhaft hergestellten Speicherzellen 3 auf Adres
sen von redundanten Speicherzellen 3' um. Dazu wird das Spei
cherzellenfeld 2 einem Testvorgang unterzogen und die Adres
sen der fehlerhaft hergestellten Speicherzellen werden fest
gestellt. Anschließend werden die Umadressierungsschaltungen
16, 17 über die Programmierungsleitungen 18, 19 derart pro
grammiert, dass die Adressen der fehlerhaft hergestellten
Speicherzellen auf die Adressen von redundanten Speicherzel
len 3' umgemappt werden. Die Anzahl der im Speicherzellenfeld
2 vorhandenen redundanten Speicherzellen 3' übertrifft dabei
die Anzahl der notwendigen redundanten Speicherzellen, die
zum Ersatz von fehlerhaft hergestellten Speicherzellen 3 tat
sächlich benötigt werden, bei einem durchschnittlichen Her
stellungsprozess bei weitem. Daher enthält das Speicherzel
lenfeld 2 nach dem Ummappen noch eine erhebliche Anzahl von
überschüssigen, redundanten Speicherzellen 3', die zur Repa
ratur von defekten Speicherzellen nicht benötigt wurden.
Die Bitleitungen 13 sind mit einem Eingang 21 eines Diffe
renzverstärkers 22 verbunden. Der Differenzverstärker bzw.
Leseverstärker 22 weist einen weiteren Eingang 23 auf, der
über eine Leitung 24 an ein Bezugspotenzial bzw. Masse ange
schlossen ist. Die Leseverstärker 22 besitzen jeweils einen
Ausgang 25, der über eine interne Auslese-Datenleitung 26 mit
einem Datenausgang 27 des Speicherzellenfeldes 2 verbunden
ist. Die Leseverstärker 22 sind zur Signalverstärkung der an
den Bitleitungen 13 anliegenden Datensignale vorgesehen. Da
bei werden die Leseverstärker 22 über interne Versorgungs
spannungsleitungen 28, 29 mit einer Versorgungsspannung (Vss,
VDD) mit Spannung versorgt. Die verschiedenen Versorgungs
spannungsleitungen 28 der Leseverstärker sind mit einem Ver
sorgungsspannungsanschluss 30 des Speicherzellenfeldes 2 ver
bunden. Der Versorgungsspannungsanschluss 30 des Speicherzel
lenfeldes 2 ist über eine externe Versorgungsspannungsleitung
31 an einem Ausgang 32 einer Versorgungsspannungsquelle 33
angeschlossen. Die von der Versorgungsspannungsquelle 33 ge
nerierte Versorgungsspannung wird durch einen Pufferkondensa
tor 34 gepuffert, der über eine Leitung 35 an den Ausgang 32
der Versorgungsspannungsquelle 33 angeschlossen ist und der
über eine Leitung 36 an einem Bezugspotenzial, beispielsweise
Masse, anliegt. Der Pufferkondensator 34 weist eine relativ
hohe Kapazität zur Pufferung der Versorgungsspannung auf. Die
Pufferkapazität liegt im beispielsweise im Bereich von eini
gen nF.
Bei dem erfindungsgemäßen Datenspeicher 1 werden die zur Um
adressierung nicht benötigten überschüssigen redundanten
Speicherzellen 3' an die zugehörige Bitleitung 13' geschal
tet, so dass die in den redundanten Speicherzellen 3' enthal
tenen Speicherkondensatoren 5' die Versorgungsspannung für
die Leseverstärker 22 zusätzlich puffern. Hierzu werden die
Wortleitungen 9' der redundanten Speicherzellen 3' an ein
Spannungspotential zum Aktivieren bzw. Durchschalten des zu
gehörigen Auswahltransistors 6' der redundanten Speicherzelle
3' mittels einer Schalteinrichtung geschaltet bzw. verdrah
tet. Bei der in Fig. 2 dargestellten Ausführungsform ist der
Auswahltransistor 4' der redundanten Speicherzelle 3' ein
NMOS-Feldeffektransistor, dessen Gateanschluss 6' an ein ho
hes Spannungspotential von beispielsweise 3 V angelegt wird,
damit der in der redundanten Speicherzelle 3' enthaltene
Speicherkondensator 5' an die zugehörige Bitleitung 13'
durchgeschaltet wird. Die Bitleitungen 13' der redundanten
Speicherzellen 3' werden ferner durch Programmierung der Um
adressierungsschaltung 17 mit einer Leitung 37 verbunden, so
dass das von der Spannungsquelle 33, abgegebene hohe Span
nungspotential an der Bitleitung 13' anliegt. Durch das hohe
Spannungspotential auf der Bitleitung 13' wird der Ga
teanschluss 38 eines NMOS-Feldeffekttransistors 39 auf ein
hohes Spannungspotential gezogen, so dass der NMOS-
Feldeffekttransistor 39 durchschaltet und die Bitleitung 13'
der redundanten Speicherzelle 3' über eine Leitung 40 mit der
Versorgungsspannungsleitung 28 für den Leseverstärker 22 der
nicht redundanten Speicherzellen 3 verbindet. Die redundanten
Speicherzellen 3' sind über zugehörige Bitleitungen 13' und
die durchgeschalteten NMOS-Feldeffekttransistoren 39 sowie
über interne Leitungen 40 und interne Versorgungsspannungs
leitungen 28 an den Versorgungsspannungsanschluss der Lese
verstärker 22 angeschlossen. Der in der Speicherzelle 3' ent
haltene Kondensator 5' puffert somit die Versorgungsspannung
des Leseverstärkers 22 zusätzlich.
In dem Speicherzellenfeld 2 befinden sich eine sehr hohe An
zahl von Speicherzellen, beispielsweise 227, wobei ein gewis
ser Prozentsatz der Speicherzellen durch redundante Speicher
zellen gebildet wird. Ein Speicherzellenfeld enthält dabei
einige Millionen redundante Speicherzellen. Die Kapazität des
Speicherkondensators 5' innerhalb einer redundanten Speicher
zelle 3' beträgt beispielsweise 30 × 10-15 F. Werden von den
ursprünglich 5 Millionen redundanten Speicherzellen bei
spielsweise für die Reparatur von defekten Speicherzellen le
diglich 4 Millionen Speicherzellen benötigt, bleiben 1 Milli
on redundante Speicherzellen übrig, die zur Verbesserung der
Pufferung der Versorgungsspannung für die Leseverstärker be
reitstehen. Durch diese überschüssigen redundanten Speicher
zellen kann eine zusätzliche Pufferkapazität von etwa 30 nF
zur Pufferung der Spannungsversorgung der Leseverstärker zur
Verfügung gestellt werden.
Die Leitungslängen der in Fig. 2 dargestellten Leitungen sind
nicht maßstabsgetreu. Die Leitungslängen der Bitleitung 13'
innerhalb des Speicherzellenfeldes 2 zwischen den redundanten
Speicherzellen 3' und den Eingängen 21 der Leseverstärker
sind wesentlich kleiner als die Leitungslängen der externen
Versorgungsspannungsleitung 31. Aufgrund der kurzen Leitungs
längen ist der Widerstand der Leitung zwischen der redundan
ten Speicherzelle 3' und dem zu puffernden Versorgungsspan
nungsanschluss 28 des Leseverstärkers 22 niedrig, so dass
auch die Zeitkonstante zum Auf- und Entladen des Speicherkon
densators 5' innerhalb der redundanten Speicherzelle 3' ge
ring ist. Durch die angeschlossenen Speicherkondensatoren 5'
können daher Spannungsspitzen bzw. kurze lokale Spannungsein
brüche der Versorgungsleitungen 28 für die Leseverstärker 22
sehr schnell ausgeglichen werden. Daher arbeiten die Lesever
stärker 22 besonders betriebssicher, so dass Fehler beim Aus
lesen von Daten aus dem Speicherzellenfeld 2 aufgrund von
kurzzeitigen Versorgungsspannungsschwankungen nicht auftre
ten. Die Versorgungsspannungen der Leseverstärker werden so
mit durch die Kondensatoren 5' der überschüssigen redundanten
Speicherzellen 3' lokal und schnell gepuffert.
Das Datenspeicherfeld 2 wird vorzugsweise derart ausgelegt,
dass sich die redundanten Speicherzellen 3' in räumlicher Nä
he zu den Signaleingängen der Leseverstärker 22 befinden.
Dies hat zur Folge, dass die Zeitkonstante zum Auf- und Ent
laden der Speicherkondensatoren 5' zum Ausgleich von Ladungs
schwankungen auf den Versorgungsspannungsleitungen 28 für die
Leseverstärker 22 besonders gering sind.
1
Datenspeicher
2
Speicherzellenfeld
3
Speicherzelle
4
Auswahltransistor
5
Speicherkondensator
6
Gateanschluss
7
Leitung
8
Knoten
9
Wortleitung
10
Anschluss
11
Leitung
12
Knoten
13
Bitleitung
14
Decoder
15
Decoder
16
Umadressierungsschaltung
17
Umadressierungsschaltung
18
Programmierungsleitungen
19
Programmierungsleitungen
20
Adressbus
21
Signaleingang
22
Leseverstärker
23
Signaleingang
24
Leitung
25
Ausgang
26
Leitung
27
Datenausgang
28
Versorgungsspannungsleitung
29
Versorgungsspannungsleitung
30
Versorgungsspannungsanschluss
31
Externe Versorgungsspannungsleitung
32
Stromspannungsausgang
33
Versorgungsspannungsquelle
34
Pufferkondensator
35
Leitung
36
Leitung
37
Leitung
38
Gateanschluss
39
Feldeffekttransistor
40
Leitung
Claims (12)
1. Datenspeicher zum Speichern von Daten mit:
- a) einem Speicherzellenfeld (2), das aus einer Vielzahl von Speicherzellen (3) besteht, die jeweils mittels eines an ei ner Wortleitung (9) und an einer Bitleitung (13) angeschlos senen Speicherzellen-Auswahltransistors (4) adressierbar sind und die eine Speicherkapazität zum Speichern eines Datenbits aufweisen,
- b) wobei das Speicherzellenfeld (2) redundante Speicherzel len (3') enthält, die zum Ersatz von fehlerhaft hergestellten Speicherzellen (3) durch Umadressierung vorgesehen sind, und mit
- c) Leseverstärkern (22), die jeweils zur Signalverstärkung eines aus einer adressierten Speicherzelle (3) über eine zu gehörige Bitleitung (13) ausgelesenen Datenbits vorgesehen sind und mit einer gepufferten Versorgungsspannung versorgt werden,
- d) wobei die nicht umadressierten redundanten Speicherzel len (3') an die zugehörigen Bitleitungen (13') geschaltet sind und die Versorgungsspannung für die Leseverstärker (22) zusätzlich puffern.
2. Datenspeicher nach Anspruch 1,
dadurch gekennzeichnet, dass
die Wortleitungen (9) an einen Wortleitungsdecoder (14) und
die Bitleitung (13) an einen Bitleitungsdecoder (15) ange
schlossen sind.
3. Datenspeicher nach Anspruch 2
dadurch gekennzeichnet, dass
der Wortleitungsdecoder (14) und der Bitleitungsdecoder (15)
an Umadressierungsschaltungen (16, 17) angeschlossen sind,
die die Adressen von fehlerhaft hergestellten Speicherzellen
(3) auf Adressen von redundanten Speicherzellen (3') ummap
pen.
4. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
die Wortleitungen der nicht umadressierten redundanten Spei
cherzellen (3') an ein Spannungspotential zum Durchschalten
der zugehörigen Auswahltransistoren (4) geschaltet sind.
5. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
die Bitleitungen (13') der nicht umadressierten redundanten
Speicherzellen (3') an die gepufferte Versorgungsspannung ge
schaltet sind.
6. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
jede Speicherzelle (3) des Speicherzellenfeldes (2) einen
Kondensator (5) mit einer Speicherkapazität zum Speichern ei
nes Datenbits aufweist.
7. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
die Versorgungsspannung für die Leseverstärker (22) durch ei
ne Versorgungsspannungsquelle (33) erzeugt und an einem Aus
gang (32) der Versorgungsspannungsquelle abgegeben wird, wo
bei zwischen dem Ausgang (32) der Versorgungsspannungsquelle
(33) und einem Bezugspotenzial ein Pufferkondensator (34) mit
einer hohen Kapazität geschaltet ist.
8. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
die Bitleitungen (13') der redundanten Speicherzellen (3') an
Gateanschlüssen (38) von Feldeffekttransistoren (39) ange
schlossen sind, die die Bitleitungen (13') der redundanten
Speicherzellen (3') an die Versorgungsspannungsleitungen (28)
für die Leseverstärker (22) der nicht redundanten Speicher
zellen (3) schalten.
9. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
die durch den Pufferkondensator (34) gepufferte Versorgungs
spannung über mindestens eine externe Versorgungsspannungs
leitung (31) an die Leseverstärker (22) zu deren Spannungs
versorgung angelegt wird.
10. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
die Leitungslängen der Bitleitungen zwischen den Speicherzel
len (3) und den Leseverstärkern (22) wesentlich kleiner sind
als die Leitungslängen der externen Versorgungsspannungslei
tung (31).
11. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
die redundanten Speicherzellen (3') in dem Speicherzellenfeld
(2) nahe an den Leseverstärkern (22) angeordnet sind.
12. Datenspeicher nach einem der vorangehenden Ansprüche,
dadurch gekennzeichnet, dass
der Datenspeicher ein DRAM-Speicher ist.
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10121131A DE10121131C1 (de) | 2001-04-30 | 2001-04-30 | Datenspeicher |
US10/134,670 US6724667B2 (en) | 2001-04-30 | 2002-04-29 | Data memory with redundant memory cells used for buffering a supply voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE10121131A DE10121131C1 (de) | 2001-04-30 | 2001-04-30 | Datenspeicher |
Publications (1)
Publication Number | Publication Date |
---|---|
DE10121131C1 true DE10121131C1 (de) | 2002-12-19 |
Family
ID=7683249
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE10121131A Expired - Fee Related DE10121131C1 (de) | 2001-04-30 | 2001-04-30 | Datenspeicher |
Country Status (2)
Country | Link |
---|---|
US (1) | US6724667B2 (de) |
DE (1) | DE10121131C1 (de) |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3688388T2 (de) * | 1985-10-30 | 1993-11-11 | Ibm | In einer Rille angeordneter monolithischer Halbleiterkondensator und solche Kondensatoren enthaltende hochintegrierte dynamische Speicherzellen. |
US6144592A (en) * | 1998-06-08 | 2000-11-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a redundant memory |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR900005891B1 (ko) | 1985-02-12 | 1990-08-13 | 산요덴기 가부시기가이샤 | Am스테레오 수신기 |
JP2590897B2 (ja) * | 1987-07-20 | 1997-03-12 | 日本電気株式会社 | 半導体メモリ |
KR0182868B1 (ko) * | 1995-09-27 | 1999-04-15 | 김주용 | 플래쉬 메모리셀의 리페어 회로 및 리페어 방법 |
JPH1011993A (ja) * | 1996-06-27 | 1998-01-16 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP3888808B2 (ja) * | 1999-08-16 | 2007-03-07 | 富士通株式会社 | Nand型不揮発性メモリ |
US6292383B1 (en) * | 2000-04-27 | 2001-09-18 | Stmicroelectronics, Inc. | Redundant memory cell for dynamic random access memories having twisted bit line architectures |
JP2002025298A (ja) * | 2000-07-05 | 2002-01-25 | Mitsubishi Electric Corp | 集積回路 |
-
2001
- 2001-04-30 DE DE10121131A patent/DE10121131C1/de not_active Expired - Fee Related
-
2002
- 2002-04-29 US US10/134,670 patent/US6724667B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE3688388T2 (de) * | 1985-10-30 | 1993-11-11 | Ibm | In einer Rille angeordneter monolithischer Halbleiterkondensator und solche Kondensatoren enthaltende hochintegrierte dynamische Speicherzellen. |
US6144592A (en) * | 1998-06-08 | 2000-11-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a redundant memory |
Also Published As
Publication number | Publication date |
---|---|
US20020172083A1 (en) | 2002-11-21 |
US6724667B2 (en) | 2004-04-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
DE69023181T2 (de) | Halbleiterspeichergerät mit Redundanz. | |
DE3534356C2 (de) | Halbleiter-Speichervorrichtung | |
EP1124232B1 (de) | Integrierter Halbleiterspeicher mit redundanter Einheit von Speicherzellen | |
DE19513789A1 (de) | Verfahren und Schaltkreis zum Reparieren von Defekten in Halbleitervorrichtung | |
DE19724276C2 (de) | Schaltkreis und Verfahren für einen Wafereinbrenntest für eine Halbleiterspeichervorrichtung | |
DE3724509A1 (de) | Dynamischer ram | |
DE602004001623T2 (de) | TCAM Speicher und Betriebsverfahren | |
DE102006003933A1 (de) | Integrierte Speichereinrichtung und Verfahren zum Betreiben einer integrierten Speichereinrichtung | |
DE69718896T2 (de) | Halbleiterspeicheranordnung mit Redundanz | |
DE4132831A1 (de) | Halbleiterspeichereinrichtung mit redundanzschaltung zum reparieren eines fehlerhaften bit | |
US5452258A (en) | Semiconductor read only memory | |
DE10200671A1 (de) | Halbleitereinrichtung mit elektrischem Schmelzverbindungselement | |
DE3919185C2 (de) | ||
DE102005001520A1 (de) | Integrierte Speicherschaltung und Verfahren zum Reparieren eines Einzel-Bit-Fehlers | |
EP0758112A1 (de) | Integrierte Halbleiter-Speichervorrichtung mit Redundanzschaltungsanordnung | |
DE4020895A1 (de) | Halbleiterspeichereinrichtung zum speichern von daten mit einer mehrzahl von bits und betriebsverfahren fuer diese | |
DE102004054968A1 (de) | Verfahren zum Reparieren und zum Betreiben eines Speicherbauelements | |
DE19947041A1 (de) | Integrierter dynamischer Halbleiterspeicher mit redundanten Einheiten von Speicherzellen und Verfahren zur Selbstreparatur | |
DE112007002700B4 (de) | Schaltungsanordnung, umfassend ein Speicherzellenfeld, und Verfahren zu deren Betrieb | |
DE10121131C1 (de) | Datenspeicher | |
DE10032122A1 (de) | Halbleiterspeicherbauelement mit Redundanzschaltkreis | |
DE19924153B4 (de) | Schaltungsanordnung zur Reparatur eines Halbleiterspeichers | |
DE102004010838B4 (de) | Verfahren zum Bereitstellen von Adressinformation über ausgefallene Feldelemente und das Verfahren verwendende Schaltung | |
EP0697659A1 (de) | Redundanz-Schaltungsanordnung für einen integrierten Halbleiterspeicher | |
DE60013168T2 (de) | Speicherzelle mit schmelzsicherungen zum speichern eines datenbits |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8100 | Publication of the examined application without publication of unexamined application | ||
D1 | Grant (no unexamined application published) patent law 81 | ||
8364 | No opposition during term of opposition | ||
8339 | Ceased/non-payment of the annual fee |