JP2003036184A - デバッグシステム、半導体集積回路、半導体集積回路のデバッグ方法、半導体集積回路のデバッグプログラム、及び半導体集積回路のデバッグプログラムを記録したコンピュータ読み取り可能な記録媒体 - Google Patents
デバッグシステム、半導体集積回路、半導体集積回路のデバッグ方法、半導体集積回路のデバッグプログラム、及び半導体集積回路のデバッグプログラムを記録したコンピュータ読み取り可能な記録媒体Info
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Abstract
ッグを行う。 【解決手段】 デバッグの対象となるLSI3と同一構
成のLSIを複数用い、この複数のLSIをLSI3と
同じ動作状態にして各LSIから異なる内部信号を収集
し、収集した内部信号に基づいてLSI3の動作を解析
する。これにより、LSI3の出力端子を増やしたり、
出力端子から出力する内部信号を時間で切り換える必要
がなくなり、LSIのコストを上昇させることなく、L
SI全体のデバッグを容易に行うことができる。
Description
を解析してLSI内のハードウェアやソフトウェアのデ
バッグ(不具合を修正する)を行うデバッグシステム、
半導体集積回路、半導体集積回路のデバッグ方法、半導
体集積回路のデバッグプログラム、及び半導体集積回路
のデバッグプログラムを記録したコンピュータ読み取り
可能な記録媒体に関する。
tegration)内のハードウェアやソフトウェアのデバッ
グ作業は、ロジックアナライザやオシロスコープ等の測
定機器を利用してLSIの内部信号を観測、解析するこ
とにより行われる。従って、デバッグ作業により不具合
のないLSIを設計、製造するためには、より多くの内
部信号を観測、解析することが重要となってくる。
数の内部信号を観測するために、LSIの出力端子の数
を増やしてしまうと、LSIの構成が複雑となり規模が
大きくなってしまうばかりでなく、LSIのコスト上昇
に繋がってしまう。
の出力端子数を増やさずに、出力端子から出力される内
部信号を時間で切り換えるようにすることも考えられる
が、この場合、複数の内部信号を同時に観測することが
できなくなるために、内部信号間の相関関係については
解析することができず、LSI全体のデバッグを正確に
行うことができない。
れたものであり、その目的は、安価、且つ、簡単な構成
でLSI全体のデバッグを容易に行うことを可能にする
デバッグシステム、半導体集積回路、半導体集積回路の
デバッグ方法、半導体集積回路のデバッグプログラム、
及び半導体集積回路のデバッグプログラムを記録したコ
ンピュータ読み取り可能な記録媒体を提供することにあ
る。
象となる半導体集積回路と同一構成の半導体集積回路を
複数用い、これら複数の半導体集積回路を同じ動作状態
にして各半導体集積回路から互いに異なる内部信号を収
集して、接続した半導体集積回路の個数に比例した内部
信号を収集し、収集した内部信号に基づいて半導体集積
回路の動作を解析する。この構成によれば、半導体集積
回路の出力端子を増やしたり、出力端子から出力する内
部信号を時間で切り換える必要が全くないので、半導体
集積回路のコストを上昇させることなく、半導体集積回
路全体のデバッグを容易に行うことができる。
し、接続した半導体集積回路の2個以上を同じ動作状態
になるようして各半導体集積回路から互いに異なる内部
信号を収集するようにしてもよい。
動作状態になるように接続し、そのうちの2個以上の半
導体集積回路から互いに異なる内部信号を収集するよう
にしてもよい。
し、そのうちの一つの半導体集積回路の動作状態をモニ
タすると共に、モニタされている半導体集積回路以外の
半導体集積回路の動作状態をモニタされている半導体集
積回路のそれと同じになるようにして、2個以上の半導
体集積回路から互いに異なる内部信号を収集するように
してもよい。
なLSIの内部信号を観測、解析するデバッグシステム
に適用することができる。
を参照して、本発明の実施の形態となるデバッグシステ
ムの全体構成について説明する。
は、図1に示すように、ソケット部1を介して、デバッ
グの対象となる基板2内のLSI3に対しデバッグ専用
ボード4が電気的に接続された構成となっている。ま
た、上記LSI3は、基板2内の他の回路ブロック5と
接続されている。
介してコンピュータシステム6と接続されている。ま
た、デバッグ専用ボード4内には、LSI3と同一構成
のLSI(以下、LSI3と区別するために、デバッグ
用LSIと表記する)が複数設けられている。そして、
LSI3の出力端子、及び各デバッグ用LSIの出力端
子は、対応する端子同士、電気配線7を介して互いに接
続されている。
グ専用ボード4内には、4つのデバッグ用LSIが設け
られているが、本発明はこの数に限られることなく、観
測する内部信号の数に応じてデバッグ用LSIの数を適
宜増減させてもよい。
(=デバッグ用LSI)の構成について説明する。
の内部信号出力端子8、複数のセレクト端子9、及び複
数の通常出力端子10を備え、各通常出力端子10は、
ソケット部1を介して、デバッグ用LSIの通常出力端
子と接続されている。また、LSI3の内部には、図3
に示すように、LSIの各種機能を実現する回路ブロッ
ク12以外に、デコーダ11、セレクタ13、AND回
路14、及びバッファ回路15が設けられている。さら
に、通常出力端子10はセレクト端子9に入力される信
号パターンが特定のパターンの時にのみ通常動作(内部
信号を出力)し、それ以外の信号パターンの場合には内
部信号の出力が禁止されるようになっている。
示すフローチャートを参照して、上記デバッグシステム
を利用したLSI3のデバッグ処理について説明する。
グ処理実行者(以下、オペレータと表記する)が、LS
I3とデバッグ専用ボード4とをソケット部1を介して
接続することで開始となり、このデバッグ処理工程はス
テップS1の処理に移行する。
コンピュータシステム6を介して若しくは直接、LSI
3のセレクト端子9に対し通常出力端子10からの出力
を許可する信号パターンを入力する。これにより、LS
I3は通常動作するようになり、LSI3の通常出力端
子からは内部信号が出力される。このステップS1の処
理が完了すると、このデバッグ処理工程はステップS2
の処理へ移行する。
コンピュータシステム6を介して、各デバッグ用LSI
のセレクト端子9に入力する例えばハイレベル/ローレ
ベルの信号パターンを指定する。具体的には、各デバッ
グ用LSI毎に異なる信号パターンを指定する。例え
ば、あるデバッグ用LSIに[ハイレベル,ローレベル]
の信号パターンを入力したならば、他の一つのデバッグ
用LSIには[ローレベル,ハイレベル]の信号パターン
を入力する。これにより、各デバッグ用LSIの内部信
号出力端子からは異なる内部信号が出力されることにな
る。
には通常出力端子10からの出力を許可する信号パター
ン(上記の例で言えば、例えば[ハイレベル,ハイレベ
ル]等)は指定しないものとする。これにより、デバッ
グ用LSIの通常出力端子10からは内部信号が出力さ
れないこととなるが、LSI3の通常出力端子10から
は内部信号が出力され、その内部信号はデバッグ用LS
Iの対応する通常出力端子10に伝達されるので、各デ
バッグ用LSIは見かけ上通常動作することとなる。こ
のステップS2の処理が完了すると、このデバッグ処理
工程はステップS3の処理へ移行する。
LSI3のデバッグ処理の実行開始を指示する。オペレ
ータからデバッグ処理の実行開始が指示されると、コン
ピュータシステム6は、ステップS2の処理において指
定された信号パターンをデバッグ用LSIのセレクト端
子9に出力する。このステップS3の処理が完了する
と、このデバッグ処理工程はステップS4の処理に移行
する。
SI内のデコーダ11が、セレクト端子9から入力され
た信号パターンに従って、選択出力する回路ブロック1
2の内部信号を指定するセレクト信号を形成する。この
ステップS4の処理が完了すると、このデバッグ処理工
程はステップS5の処理に移行する。
SI内のデコーダ11が、通常出力端子10からの出力
を禁止する出力禁止信号を形成し、出力禁止信号をAN
D回路14に出力する。これにより、通常出力端子10
からは回路ブロック12の内部信号は出力されないよう
になり、このデバッグ処理工程はステップS5の処理か
らステップS6の処理へ移行する。
I内のセレクタ13が、デコーダ11が形成したセレク
ト信号に基づいて、回路ブロック12の内部信号を内部
信号出力端子8に選択出力する。また、AND回路14
が、デコーダ11からの出力禁止信号に従って通常出力
端子10の出力を制御するバッファ回路15を動作させ
て、通常出力端子10からの内部信号出力を禁止する。
このステップS6の処理が完了すると、このデバッグ処
理工程はステップS7の処理に移行する。
各デバッグ用LSIの内部信号出力端子8から出力され
た内部信号をコンピュータシステム6上で観測し、タイ
ミング解析プログラム等を利用してLSI3のハードウ
ェア、及びソフトウェアの不具合(バグ)を解析する。
これにより、ステップS7の処理は完了し、このデバッ
グ処理工程はステップS8の処理に移行する。
内部信号の解析結果に基づいてLSI3のハードウェ
ア、及びソフトウェアの不具合を修正する。これによ
り、一連のデバッグ処理工程が完了する。
かなように、この実施の形態のデバッグシステムにおい
ては、LSI3に対してデバッグ用LSIを複数個接続
し、接続した各デバッグ用LSIから内部信号を収集す
るので、内部信号を収集するためだけにデバッグ対象L
SIの出力端子を増やす必要がなく、また、出力端子か
ら出力する内部信号を時間で切り換える必要性がなくな
る。これにより、安価、且つ、簡単な構成でLSI全体
のデバッグを容易に行うことができる。
においては、LSI3と同じ動作状態のデバッグ用LS
Iからそれぞれ異なる内部信号を同時に収集することが
できるので、内部信号間の相関関係を観測し、LSI全
体のデバッグ処理を高精度に実行することができる。
よってなされた発明を適用した実施の形態について説明
したが、この実施の形態による本発明の開示の一部をな
す論述及び図面により本発明は限定されることはない。
この実施の形態に基づいて当業者等によりなされる他の
実施の形態、実施例及び運用技術等は全て本発明の範疇
に含まれることは勿論であることを付け加えておく。
1〜ステップS8の処理が順に実行されるように記載し
たが、実際は、ステップS3〜ステップS5の処理はほ
ぼ同時に実行されることになる。また、上記ステップS
1〜ステップS8の処理の内、特に、ステップS1とス
テップS2の処理を順に実行すると、例えばオペレータ
がLSIへ信号を与えるタイミングを間違えてしまった
場合には、複数のLSIから同時に信号が出力され、L
SIが破壊してしまうようなトラブルが生じ得る。従っ
て、このようなトラブルの発生を防ぐために、ステップ
S1とステップS2の処理は同時に実行することが望ま
しい。
ッグ専用ボード4とコンピュータシステム6とを接続し
てデバッグ処理を行うようにしたが、コンピュータシス
テム6の代わりに、例えばロジックアナライザ等の汎用
の測定機器をデバッグ専用ボード4に接続してデバッグ
処理を行うようにしてもよい。
のセレクト端子を介してセレクト信号を入力することに
より、動作状態を同じとした複数の半導体集積回路から
それぞれ異なる内部信号を出力させるようにしたが、本
発明はこれに限られるものではない。例えば、より少数
のセレクト端子を用いたセレクト情報のシリアル入力
等、複数の半導体集積回路毎に異なる内部信号を出力す
るように制御可能であればよい。
プログラム化しコンピュータ読み取り可能な記録媒体に
保存してもよい。そして、デバッグ処理を実行する際
は、この記録媒体をコンピュータシステムに読み込ま
せ、コンピュータシステム内のメモリ等の記憶部にプロ
グラムを格納し、デバッグプログラムを演算装置で実行
することにより、本発明のデバッグ処理を実現すること
ができる。
能な記録媒体とは、例えば、半導体メモリ、磁気ディス
ク、光ディスク、光磁気ディスク、磁気テープ等のプロ
グラムを記録することができるようなコンピュータ読み
取り可能な記録媒体等が含まれる。
成で半導体集積回路全体のデバッグを容易に行うことが
できる。
体構成を示す模式図である。
を示す模式図である。
る。
ーチャート図である。
専用ボード、5…回路ブロック、6…コンピュータシス
テム、7…電気配線、8…内部信号出力端子、9…セレ
クト端子、10…通常出力端子、11…デコーダ、12
…回路ブロック、13…セレクタ、14…AND回路、
15…バッファ回路
Claims (11)
- 【請求項1】 デバッグの対象となる半導体集積回路と
同一構成の半導体集積回路を複数有するデバッグ用基板
と、 上記デバッグ用基板内の半導体集積回路を同じ動作状態
にして各半導体集積回路から異なる内部信号を収集し、
収集した内部信号に基づいて半導体集積回路の動作を解
析する解析手段とを備えるデバッグシステム。 - 【請求項2】 請求項1に記載のデバッグシステムであ
って、 上記半導体集積回路は、上記解析手段から入力される信
号パターンに従って半導体集積回路の内部信号を選択出
力する選択出力端子を有することを特徴とするデバッグ
システム。 - 【請求項3】 請求項2に記載のデバッグシステムであ
って、 上記選択出力端子以外の半導体集積回路の出力端子は上
記解析手段から所定の信号パターンが入力された時のみ
内部信号を出力することを特徴とするデバッグシステ
ム。 - 【請求項4】 請求項3に記載のデバッグシステムであ
って、 上記半導体集積回路の出力端子はデバッグ用基板内の他
の半導体集積回路の対応する出力端子と接続され、上記
複数の半導体集積回路の少なくとも一つに上記所定の信
号パターンを入力することを特徴とするデバッグシステ
ム。 - 【請求項5】 収集する内部信号を指定する信号パター
ンを入力する複数のセレクト端子と、 上記セレクト端子に入力された信号パターンに従って内
部信号を選択出力する複数の選択出力端子と、 上記複数のセレクト端子に所定の信号パターンが入力さ
れた時にのみ内部信号を出力する複数の出力端子とを有
する半導体集積回路。 - 【請求項6】 請求項5に記載の半導体集積回路であっ
て、 上記複数のセレクト端子に入力された信号パターンをデ
コードして、上記選択出力端子から出力する内部信号を
指定するセレクト信号を形成するデコード部と、 上記セレクト信号に従って上記選択出力端子に出力する
内部信号を選択するセレクタ部とを有することを特徴と
する半導体集積回路。 - 【請求項7】 デバッグの対象となる半導体集積回路と
同一構成の複数の半導体集積回路のそれぞれに対して収
集する内部信号を指定する信号パターンを入力し、 上記複数の半導体集積回路を同じ動作状態にして各半導
体集積回路の所定の出力端子から上記信号パターンに応
じた内部信号を収集し、 収集した内部信号に基づいて半導体集積回路の動作を解
析する半導体集積回路のデバッグ方法。 - 【請求項8】 デバッグの対象となる半導体集積回路と
同一構成の複数の半導体集積回路のそれぞれに対して収
集する内部信号を指定する信号パターンを入力するステ
ップと、 上記複数の半導体集積回路を同じ動作状態にして各半導
体集積回路の所定の出力端子から上記信号パターンに応
じた内部信号を収集するステップと、 収集した内部信号に基づいて半導体集積回路の動作を解
析するステップとをコンピュータに実行させる半導体集
積回路のデバッグプログラム。 - 【請求項9】 請求項8に記載の半導体集積回路のデバ
ッグプログラムであって、 上記所定の出力端子以外の出力端子を他の半導体集積回
路の対応する出力端子と接続するステップと、 上記複数の半導体集積回路の少なくとも一つについて、
上記所定の出力端子以外の出力端子からの内部信号出力
を禁止するステップとをコンピュータに実行させること
を特徴とする半導体集積回路のデバッグプログラム。 - 【請求項10】 デバッグの対象となる半導体集積回路
と同一構成の複数の半導体集積回路のそれぞれに対して
収集する内部信号を指定する信号パターンを入力するス
テップと、 上記複数の半導体集積回路を同じ動作状態にして各半導
体集積回路の所定の出力端子から上記信号パターンに応
じた内部信号を収集するステップと、 収集した内部信号に基づいて半導体集積回路の動作を解
析するステップとをコンピュータに実行させる半導体集
積回路のデバッグプログラムを記録したコンピュータ読
み取り可能な記録媒体。 - 【請求項11】 請求項8に記載の半導体集積回路のデ
バッグプログラムを記録したコンピュータ読み取り可能
な記録媒体であって、 上記所定の出力端子以外の出力端子を他の半導体集積回
路の対応する出力端子と接続するステップと、 上記複数の半導体集積回路の少なくとも一つについて、
上記所定の出力端子以外の出力端子からの内部信号出力
を禁止するステップとをコンピュータに実行させること
を特徴とする半導体集積回路のデバッグプログラムを記
録したコンピュータ読み取り可能な記録媒体。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002059998A JP3708493B2 (ja) | 2001-05-18 | 2002-03-06 | デバッグシステム、半導体集積回路、半導体集積回路のデバッグ方法、半導体集積回路のデバッグプログラム、及び半導体集積回路のデバッグプログラムを記録したコンピュータ読み取り可能な記録媒体 |
US10/145,228 US7111212B2 (en) | 2001-05-18 | 2002-05-14 | Debugging system for semiconductor integrated circuit |
DE60208125T DE60208125D1 (de) | 2001-05-18 | 2002-05-16 | Fehlersuchsystem für Halbleiter-integrierte Schaltung |
EP02010951A EP1291662B1 (en) | 2001-05-18 | 2002-05-16 | Debugging system for semiconductor integrated circuit |
KR1020020027383A KR20020088390A (ko) | 2001-05-18 | 2002-05-17 | 반도체 집적 회로용 디버깅 시스템 |
CN02120056A CN1387247A (zh) | 2001-05-18 | 2002-05-17 | 用于半导体集成电路的调试*** |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001-149977 | 2001-05-18 | ||
JP2001149977 | 2001-05-18 | ||
JP2002059998A JP3708493B2 (ja) | 2001-05-18 | 2002-03-06 | デバッグシステム、半導体集積回路、半導体集積回路のデバッグ方法、半導体集積回路のデバッグプログラム、及び半導体集積回路のデバッグプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003036184A true JP2003036184A (ja) | 2003-02-07 |
JP3708493B2 JP3708493B2 (ja) | 2005-10-19 |
Family
ID=26615363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002059998A Expired - Fee Related JP3708493B2 (ja) | 2001-05-18 | 2002-03-06 | デバッグシステム、半導体集積回路、半導体集積回路のデバッグ方法、半導体集積回路のデバッグプログラム、及び半導体集積回路のデバッグプログラムを記録したコンピュータ読み取り可能な記録媒体 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7111212B2 (ja) |
EP (1) | EP1291662B1 (ja) |
JP (1) | JP3708493B2 (ja) |
KR (1) | KR20020088390A (ja) |
CN (1) | CN1387247A (ja) |
DE (1) | DE60208125D1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003098225A (ja) * | 2001-09-25 | 2003-04-03 | Toshiba Corp | 半導体集積回路 |
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JP4610919B2 (ja) * | 2004-03-29 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
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-
2002
- 2002-03-06 JP JP2002059998A patent/JP3708493B2/ja not_active Expired - Fee Related
- 2002-05-14 US US10/145,228 patent/US7111212B2/en not_active Expired - Lifetime
- 2002-05-16 EP EP02010951A patent/EP1291662B1/en not_active Expired - Lifetime
- 2002-05-16 DE DE60208125T patent/DE60208125D1/de not_active Expired - Lifetime
- 2002-05-17 CN CN02120056A patent/CN1387247A/zh active Pending
- 2002-05-17 KR KR1020020027383A patent/KR20020088390A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
US7111212B2 (en) | 2006-09-19 |
KR20020088390A (ko) | 2002-11-27 |
EP1291662B1 (en) | 2005-12-21 |
JP3708493B2 (ja) | 2005-10-19 |
US20020194542A1 (en) | 2002-12-19 |
CN1387247A (zh) | 2002-12-25 |
EP1291662A2 (en) | 2003-03-12 |
EP1291662A3 (en) | 2003-08-06 |
DE60208125D1 (de) | 2006-01-26 |
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