JPH0688861A - 信号処理基板の自己診断テスト方法 - Google Patents
信号処理基板の自己診断テスト方法Info
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- JPH0688861A JPH0688861A JP4238291A JP23829192A JPH0688861A JP H0688861 A JPH0688861 A JP H0688861A JP 4238291 A JP4238291 A JP 4238291A JP 23829192 A JP23829192 A JP 23829192A JP H0688861 A JPH0688861 A JP H0688861A
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- cpu
- test
- input
- signal processing
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- Accessory Devices And Overall Control Thereof (AREA)
- Tests Of Electronic Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】複数の論理回路やメモリを用いた画像処理基板
などの信号処理基板を用いる画像処理装置などの信号処
理装置に簡単なテスト回路を追加することにより、この
テスト回路を用いて信号処理基板の故障箇所を迅速かつ
容易に特定することのできる信号処理基板の自己診断テ
スト方法の提供。 【構成】所定パターンに配置された複数の論理回路と複
数メモリとを有する信号処理基板の自己診断テストを行
うに際し、自己診断テストモードにおいて、セレクト信
号の入力によりセレクタは信号データからＣＰＵによっ
て生成された所定のテストパターンを有するテストデー
タに切り換え、この入力テストパターンを前記信号処理
基板の前記論理回路およびメモリの各々に入力し、その
出力応答パターンを再び前記ＣＰＵに帰環させ、前記Ｃ
ＰＵが前記入力テストパターンと前記出力応答パターン
を比較することにより不良箇所を診断する信号処理基板
の自己診断テスト方法。
などの信号処理基板を用いる画像処理装置などの信号処
理装置に簡単なテスト回路を追加することにより、この
テスト回路を用いて信号処理基板の故障箇所を迅速かつ
容易に特定することのできる信号処理基板の自己診断テ
スト方法の提供。 【構成】所定パターンに配置された複数の論理回路と複
数メモリとを有する信号処理基板の自己診断テストを行
うに際し、自己診断テストモードにおいて、セレクト信
号の入力によりセレクタは信号データからＣＰＵによっ
て生成された所定のテストパターンを有するテストデー
タに切り換え、この入力テストパターンを前記信号処理
基板の前記論理回路およびメモリの各々に入力し、その
出力応答パターンを再び前記ＣＰＵに帰環させ、前記Ｃ
ＰＵが前記入力テストパターンと前記出力応答パターン
を比較することにより不良箇所を診断する信号処理基板
の自己診断テスト方法。
Description
【０００１】
【産業上の利用分野】本発明は、信号処理基板の自己診
断テスト方法に関し、特に印刷製版装置などの印刷機器
や複写装置やプリンタなどの画像形成装置の画像露光装
置や画像記録装置に用いられる画像処理基板などの信号
処理基板の自己診断テスト方法に関する。
断テスト方法に関し、特に印刷製版装置などの印刷機器
や複写装置やプリンタなどの画像形成装置の画像露光装
置や画像記録装置に用いられる画像処理基板などの信号
処理基板の自己診断テスト方法に関する。
【０００２】
【従来の技術】従来より、印刷製版装置などの印刷機
器、複写装置、プリンタなどの画像形成装置において
は、原稿台に載置された原稿画像を読み取る画像読取装
置、電気信号化された読取画像やコンピュータやワープ
ロによって作成された画像や文字情報を処理する画像処
理装置および画像処理された画像情報を感光材料などの
記録材料に露光し、顕像または潜像として記録する画像
記録が用いられている。
器、複写装置、プリンタなどの画像形成装置において
は、原稿台に載置された原稿画像を読み取る画像読取装
置、電気信号化された読取画像やコンピュータやワープ
ロによって作成された画像や文字情報を処理する画像処
理装置および画像処理された画像情報を感光材料などの
記録材料に露光し、顕像または潜像として記録する画像
記録が用いられている。
【０００３】このような画像形成装置の画像露光装置や
画像記録装置などの画像処理装置においては、多数の画
素データを処理するために多数の制御回路や多数の論理
回路や多数のメモリが用いられている。これらの多数の
制御回路、論理回路やメモリは、所定パターンの複数の
電気回路基板にＩＣやＬＳＩ（ＣＰＵ，ＴＴＬ，ＰＬＤ
（ＰＡＬ），ＬＣＡ，ゲートアレイ，スタンダードセ
ル，エンベッデッドアレイ，ＲＯＭ，ＲＡＭ）などの半
導体素子を実装することによって構成される。また、こ
れらの画像処理用電気回路をゲートアレイ，スタンダー
ドセル，エンベッデッドアレイなどの論理構成可能な素
子を用いて構成することにより、少ない画像処理基板で
画像処理回路全体を構成することができる。
画像記録装置などの画像処理装置においては、多数の画
素データを処理するために多数の制御回路や多数の論理
回路や多数のメモリが用いられている。これらの多数の
制御回路、論理回路やメモリは、所定パターンの複数の
電気回路基板にＩＣやＬＳＩ（ＣＰＵ，ＴＴＬ，ＰＬＤ
（ＰＡＬ），ＬＣＡ，ゲートアレイ，スタンダードセ
ル，エンベッデッドアレイ，ＲＯＭ，ＲＡＭ）などの半
導体素子を実装することによって構成される。また、こ
れらの画像処理用電気回路をゲートアレイ，スタンダー
ドセル，エンベッデッドアレイなどの論理構成可能な素
子を用いて構成することにより、少ない画像処理基板で
画像処理回路全体を構成することができる。
【０００４】
【発明が解決しようとする課題】これらの印刷製版装置
や複写装置などにおいて故障が生じた場合、メンテナン
スサービスマンがオシロスコープやロジックアナライザ
などの測定器で解析を繰り返して、故障している基板を
特定していた。このため、特定する作業が繁雑で、特定
までに時間がかかるという問題があった。また、このよ
うな基板の製造工程において、各基板毎に高価な機能確
認用テスタ（ファンクションテスタ）を開発する必要が
あるという問題があった。
や複写装置などにおいて故障が生じた場合、メンテナン
スサービスマンがオシロスコープやロジックアナライザ
などの測定器で解析を繰り返して、故障している基板を
特定していた。このため、特定する作業が繁雑で、特定
までに時間がかかるという問題があった。また、このよ
うな基板の製造工程において、各基板毎に高価な機能確
認用テスタ（ファンクションテスタ）を開発する必要が
あるという問題があった。
【０００５】また、画像処理基板にゲートアレイを用い
て画像処理用電気回路を構成する場合などにおいては、
ゲートアレイの製造メーカにおいては、ゲートアレイ単
品に対しては、ＩＩＨ，ＩＯＨ，ＩＩＬ，ＩＯＬなどの
ＤＣ特性試験や機能試験（ファンクションテスト）、特
に、メモリ組み込みロジック回路の試験やスキャンパス
組み込みロジック回路の試験などなど数多くのテストが
行われているが、これらのテストを同様のテストパター
ンを使って基板上に実装されたゲートアレイに行うのは
困難である。すなわち、ゲートアレイを開発した時のテ
ストパターンの全部を基板上で行って、ゲートアレイが
持っているすべての機能を基板上で確認するには、莫大
な時間を要するし、また、そのための機能を種々基板に
付加する必要があるため、基板を大きくしなければなら
ず、そのために、さらに時間が必要となり、結果的にま
すます基板規模が大きくなり、テスト時間が長大化する
ことから、極めて困難であるという問題があった。
て画像処理用電気回路を構成する場合などにおいては、
ゲートアレイの製造メーカにおいては、ゲートアレイ単
品に対しては、ＩＩＨ，ＩＯＨ，ＩＩＬ，ＩＯＬなどの
ＤＣ特性試験や機能試験（ファンクションテスト）、特
に、メモリ組み込みロジック回路の試験やスキャンパス
組み込みロジック回路の試験などなど数多くのテストが
行われているが、これらのテストを同様のテストパター
ンを使って基板上に実装されたゲートアレイに行うのは
困難である。すなわち、ゲートアレイを開発した時のテ
ストパターンの全部を基板上で行って、ゲートアレイが
持っているすべての機能を基板上で確認するには、莫大
な時間を要するし、また、そのための機能を種々基板に
付加する必要があるため、基板を大きくしなければなら
ず、そのために、さらに時間が必要となり、結果的にま
すます基板規模が大きくなり、テスト時間が長大化する
ことから、極めて困難であるという問題があった。
【０００６】本発明の目的は、上記従来技術の問題点を
解消し、複数の論理回路やメモリを用いた画像処理基板
などの信号処理基板を用いる画像処理装置などの信号処
理装置に簡単なテスト回路を追加することにより、この
テスト回路を用いて信号処理基板の故障箇所を迅速かつ
容易に特定することのできる信号処理基板の自己診断テ
スト方法を提供するにある。
解消し、複数の論理回路やメモリを用いた画像処理基板
などの信号処理基板を用いる画像処理装置などの信号処
理装置に簡単なテスト回路を追加することにより、この
テスト回路を用いて信号処理基板の故障箇所を迅速かつ
容易に特定することのできる信号処理基板の自己診断テ
スト方法を提供するにある。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、ＣＰＵインターフェースを介してＣＰＵ
とそれぞれ接続され、所定のパターンに配列された複数
の論理回路と、これらの論理回路を所定のパターンで接
続する配線と、前記論理回路間の配線に接続されたメモ
リとを有する信号処理基板の自己診断テストを行うに際
し、自己診断テストモードにおいて、前記ＣＰＵインタ
ーフェースからのセレクト信号の入力によりセレクタは
信号データから前記ＣＰＵによって生成された所定のテ
ストパターンを有するテストデータに切り換え、この入
力テストパターンを前記ＣＰＵインターフェースを介し
て前記信号処理基板の前記論理回路およびメモリの各々
に入力し、その出力応答パターンを再び前記ＣＰＵイン
ターフェースを介して前記ＣＰＵに帰環させ、前記ＣＰ
Ｕが前記入力テストパターンと前記出力応答パターンを
比較することにより不良箇所を診断することを特徴とす
る信号処理基板の自己診断テスト方法を提供するもので
ある。ここで、前記論理回路は、ゲートアレイ等の実装
寸法を小型化する素子に構成されるのが好ましい。ま
た、前記信号処理基板は画像処理基板であるのが好まし
い。
に、本発明は、ＣＰＵインターフェースを介してＣＰＵ
とそれぞれ接続され、所定のパターンに配列された複数
の論理回路と、これらの論理回路を所定のパターンで接
続する配線と、前記論理回路間の配線に接続されたメモ
リとを有する信号処理基板の自己診断テストを行うに際
し、自己診断テストモードにおいて、前記ＣＰＵインタ
ーフェースからのセレクト信号の入力によりセレクタは
信号データから前記ＣＰＵによって生成された所定のテ
ストパターンを有するテストデータに切り換え、この入
力テストパターンを前記ＣＰＵインターフェースを介し
て前記信号処理基板の前記論理回路およびメモリの各々
に入力し、その出力応答パターンを再び前記ＣＰＵイン
ターフェースを介して前記ＣＰＵに帰環させ、前記ＣＰ
Ｕが前記入力テストパターンと前記出力応答パターンを
比較することにより不良箇所を診断することを特徴とす
る信号処理基板の自己診断テスト方法を提供するもので
ある。ここで、前記論理回路は、ゲートアレイ等の実装
寸法を小型化する素子に構成されるのが好ましい。ま
た、前記信号処理基板は画像処理基板であるのが好まし
い。
【０００８】
【発明の作用】本発明の信号処理基板の自己診断テスト
方法においては、追加されたテスト回路を用いることに
より、実画像データなどの信号データとＣＰＵで作成さ
れたテストパターンデータとを切り換えて、ＣＰＵがテ
ストプログラムを実行させることにより、これらのテス
トデータを実装された画像処理基板などの信号処理基板
の多数の論理回路およびメモリに入力して出力応答デー
タを得、入力テストデータと出力応答データとを比較し
て異常があれば、ＣＰＵ自身において画像処理基板など
の信号処理基板の故障箇所を特定する。
方法においては、追加されたテスト回路を用いることに
より、実画像データなどの信号データとＣＰＵで作成さ
れたテストパターンデータとを切り換えて、ＣＰＵがテ
ストプログラムを実行させることにより、これらのテス
トデータを実装された画像処理基板などの信号処理基板
の多数の論理回路およびメモリに入力して出力応答デー
タを得、入力テストデータと出力応答データとを比較し
て異常があれば、ＣＰＵ自身において画像処理基板など
の信号処理基板の故障箇所を特定する。
【０００９】従って、本発明の信号処理基板の自己診断
テスト方法によれば市場において、画像処理装置などの
信号処理装置に画像処理基板などの信号処理基板を実装
した時に、故障が生じた場合においても、ＣＰＵ自身に
テストプログラムを実行させるだけで、画像処理基板な
どの信号処理基板の故障箇所を迅速に特定できる。
テスト方法によれば市場において、画像処理装置などの
信号処理装置に画像処理基板などの信号処理基板を実装
した時に、故障が生じた場合においても、ＣＰＵ自身に
テストプログラムを実行させるだけで、画像処理基板な
どの信号処理基板の故障箇所を迅速に特定できる。
【００１０】
【実施例】本発明に係る信号処理基板の自己診断テスト
方法を添付の図面に示す好適実施例に基づいて詳細に説
明する。
方法を添付の図面に示す好適実施例に基づいて詳細に説
明する。
【００１１】図１は、本発明の信号処理基板の自己診断
テスト方法を実施する自己診断テストのための信号処理
回路である画像処理回路の構成を示すブロック図であ
る。以下の説明では信号処理基板として代表的に画像処
理基板を用いて説明するが、本発明はこれに限定されな
い。同図において、１０はレジスタ、１２はＣＰＵ（中
央処理装置）、１４はＣＰＵインターフェース（ＣＰＵ
Ｉ／Ｆ）、１６はマルチプレクサ（ＭＰＸ）、１８は本
発明の自己診断テスト方法が行われる画像処理基板であ
る。図１に示す画像処理回路は、本発明に自己診断テス
ト方法を実施するために、ＣＰＵで生成されるテストデ
ータおよびテストクロックを保持するレジスタ１０およ
び実画像データとテストデータとを切り換えるＭＰＸ１
６とが付加されている。
テスト方法を実施する自己診断テストのための信号処理
回路である画像処理回路の構成を示すブロック図であ
る。以下の説明では信号処理基板として代表的に画像処
理基板を用いて説明するが、本発明はこれに限定されな
い。同図において、１０はレジスタ、１２はＣＰＵ（中
央処理装置）、１４はＣＰＵインターフェース（ＣＰＵ
Ｉ／Ｆ）、１６はマルチプレクサ（ＭＰＸ）、１８は本
発明の自己診断テスト方法が行われる画像処理基板であ
る。図１に示す画像処理回路は、本発明に自己診断テス
ト方法を実施するために、ＣＰＵで生成されるテストデ
ータおよびテストクロックを保持するレジスタ１０およ
び実画像データとテストデータとを切り換えるＭＰＸ１
６とが付加されている。
【００１２】本発明の自己診断テスト方法に用いられる
テストパターンデータおよびテストクロックはＣＰＵ１
２によって生成されるもので、予めＣＰＵ１２に接続さ
れたＲＯＭやＲＡＭなどのメモリ（例えば、図３に示す
メモリ３８）にプログラムされていてもよいし、また本
発明では電気回路基板にそのためのハードウエア、例え
ばテストパターンを作成するために乱数を発生させる手
段などを有していてもよい。レジスタ１０は、ＣＰＵ１
２において作成される８ビットまたは１２ビットのテス
トパターンデータを保持するためのもので、テストクロ
ックに従ってシリアルまたはパラレルに出力する。マル
チプレクサ（ＭＰＸ）１６は実クロック（画像クロッ
ク）で動作される８ビットまたは１２ビットの実データ
（画像データ）と、テストクロックで動作される８また
は１２ビットのテストパターンデータとを切り換えるも
のである。ここで、マルチプレクサ１６の代りにセレク
タを用いてもよい。
テストパターンデータおよびテストクロックはＣＰＵ１
２によって生成されるもので、予めＣＰＵ１２に接続さ
れたＲＯＭやＲＡＭなどのメモリ（例えば、図３に示す
メモリ３８）にプログラムされていてもよいし、また本
発明では電気回路基板にそのためのハードウエア、例え
ばテストパターンを作成するために乱数を発生させる手
段などを有していてもよい。レジスタ１０は、ＣＰＵ１
２において作成される８ビットまたは１２ビットのテス
トパターンデータを保持するためのもので、テストクロ
ックに従ってシリアルまたはパラレルに出力する。マル
チプレクサ（ＭＰＸ）１６は実クロック（画像クロッ
ク）で動作される８ビットまたは１２ビットの実データ
（画像データ）と、テストクロックで動作される８また
は１２ビットのテストパターンデータとを切り換えるも
のである。ここで、マルチプレクサ１６の代りにセレク
タを用いてもよい。
【００１３】例えば、レジスタ１０およびマルチプレク
サ１６は、図２に示すように構成することができる。レ
ジスタ１０は、テストデータを保持する部分１０ａとセ
レクト信号ＳＥＬを出力する部分１０ｂとからなり、セ
レクト信号出力部１０ｂはデコーダ２０とＤラッチ２２
からなり、セレクト信号ＳＥＬを出力する。また、マル
チプレクサ１６は、ＡＮＤ回路２４および２６とＯＲ回
路２８とからなり、一方のＡＮＤ回路２４の入力端子の
一方には実画像データが入力され、他方にはセレクト信
号ＳＥＬの反転信号が入力され、他方のＡＮＤ回路２６
の入力端子の一方にはテストデータ、他方にはセレクト
信号ＳＥＬが入力される。そして両ＡＮＤ回路２４およ
び２６の出力はＯＲ回路２８の両入力端子に入力され
る。
サ１６は、図２に示すように構成することができる。レ
ジスタ１０は、テストデータを保持する部分１０ａとセ
レクト信号ＳＥＬを出力する部分１０ｂとからなり、セ
レクト信号出力部１０ｂはデコーダ２０とＤラッチ２２
からなり、セレクト信号ＳＥＬを出力する。また、マル
チプレクサ１６は、ＡＮＤ回路２４および２６とＯＲ回
路２８とからなり、一方のＡＮＤ回路２４の入力端子の
一方には実画像データが入力され、他方にはセレクト信
号ＳＥＬの反転信号が入力され、他方のＡＮＤ回路２６
の入力端子の一方にはテストデータ、他方にはセレクト
信号ＳＥＬが入力される。そして両ＡＮＤ回路２４およ
び２６の出力はＯＲ回路２８の両入力端子に入力され
る。
【００１４】このため、例えば、レジスタ１０のセレク
ト信号出力部１０のラッチ２２から出力されるセレクト
信号ＳＥＬが“Ｌ”である時、“Ｌ”信号が入力される
ＡＮＤ回路２６は非アクティブであり、テストデータは
ＡＮＤ回路２６から出力されないが、セレクト信号ＳＥ
Ｌの反転出力が“Ｈ”となるのでＡＮＤ回路２４がアク
ティブとなり、実画像データはＡＮＤ回路２４から出さ
れる。その結果、ＯＲ回路２８には実画像データのみが
入力され、ＯＲ回路２８からは実画像データのみが出力
され、画像処理基板１８に入力される。従って、セレク
ト信号ＳＥＬが“Ｌ”の場合は、両データのうち実画像
データが選択されることになる。一方、セレクト信号Ｓ
ＥＬが“Ｈ”の場合には、上述の場合とは逆にＡＮＤ回
路２６がアクティブとなるので、ＯＲ回路２８からはテ
ストデータが出力され、両データからテストデータのみ
が選択されることになる。
ト信号出力部１０のラッチ２２から出力されるセレクト
信号ＳＥＬが“Ｌ”である時、“Ｌ”信号が入力される
ＡＮＤ回路２６は非アクティブであり、テストデータは
ＡＮＤ回路２６から出力されないが、セレクト信号ＳＥ
Ｌの反転出力が“Ｈ”となるのでＡＮＤ回路２４がアク
ティブとなり、実画像データはＡＮＤ回路２４から出さ
れる。その結果、ＯＲ回路２８には実画像データのみが
入力され、ＯＲ回路２８からは実画像データのみが出力
され、画像処理基板１８に入力される。従って、セレク
ト信号ＳＥＬが“Ｌ”の場合は、両データのうち実画像
データが選択されることになる。一方、セレクト信号Ｓ
ＥＬが“Ｈ”の場合には、上述の場合とは逆にＡＮＤ回
路２６がアクティブとなるので、ＯＲ回路２８からはテ
ストデータが出力され、両データからテストデータのみ
が選択されることになる。
【００１５】画像処理基板１８は、例えば、図３に示す
ように複数の所定機能を発揮する論理回路が形成された
ゲートアレイ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ
および複数のメモリ３４ａ，３４ｂ，３４ｃ，３４ｄな
らびにこれらの間の配線を所定パターンで配置したもの
である。各ゲートアレイ３０ａ，３０ｂ，３０ｃ，３０
ｄ，３０ｅにはレジスタ３２ａ，３２ｂ，３２ｃ，３２
ｄ，３２ｅが形成され、これらのレジスタ３０ａ〜３０
ｅは、いずれもＣＰＵインターフェース１４を介して、
ＣＰＵ基板３６に組み込まれたＣＰＵ１２に接続されて
いる。ここでＣＰＵ基板３６にはＣＰＵ１２の動作プロ
グラムやプログラム実行に必要なデータ、実行結果のデ
ータなどを記憶するためのメモリ３８が配置され、ＣＰ
Ｕ１２と接続されている。
ように複数の所定機能を発揮する論理回路が形成された
ゲートアレイ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ
および複数のメモリ３４ａ，３４ｂ，３４ｃ，３４ｄな
らびにこれらの間の配線を所定パターンで配置したもの
である。各ゲートアレイ３０ａ，３０ｂ，３０ｃ，３０
ｄ，３０ｅにはレジスタ３２ａ，３２ｂ，３２ｃ，３２
ｄ，３２ｅが形成され、これらのレジスタ３０ａ〜３０
ｅは、いずれもＣＰＵインターフェース１４を介して、
ＣＰＵ基板３６に組み込まれたＣＰＵ１２に接続されて
いる。ここでＣＰＵ基板３６にはＣＰＵ１２の動作プロ
グラムやプログラム実行に必要なデータ、実行結果のデ
ータなどを記憶するためのメモリ３８が配置され、ＣＰ
Ｕ１２と接続されている。
【００１６】本発明の自己診断テスト方法が実施される
画像処理基板１８は、図３に示すように所定の機能の論
理回路（ロジック）をゲートアレイ３０ａ〜３０ｅによ
って構成したものに限定されず、ＴＴＬ，ＰＬＤ（ＰＡ
Ｌ，ＧＡＬ），ＬＣＡによって論理回路を構成してもよ
いし、論理回路をあるいは論理回路にメモリなどをも含
めてスタンダード・セルまたはエンベッデッドアレイな
どの論理構成可能な素子を用いて構成してもよい。
画像処理基板１８は、図３に示すように所定の機能の論
理回路（ロジック）をゲートアレイ３０ａ〜３０ｅによ
って構成したものに限定されず、ＴＴＬ，ＰＬＤ（ＰＡ
Ｌ，ＧＡＬ），ＬＣＡによって論理回路を構成してもよ
いし、論理回路をあるいは論理回路にメモリなどをも含
めてスタンダード・セルまたはエンベッデッドアレイな
どの論理構成可能な素子を用いて構成してもよい。
【００１７】以上のような構成の画像処理回路によっ
て、本発明の自己診断テスト方法が行われる。図１に示
す画像処理回路において、まず、例えば、実装後および
使用時または故障時に画像モードからテストモードに切
り換えられると、ＣＰＵ１２からレジスタ１０を介し
て、マルチプレクサ１６に入力される。この時、セレク
ト信号ＳＥＬが、例えば“Ｌ”から“Ｈ”に変化し、こ
のセレクト信号ＳＥＬがマルチプレクサ１６に入力され
ると、マルチプレクサ１６は実画像データからＣＰＵ１
２で作成されたテストクロックで動作されるＣＰＵで作
成されたテストパターンデータに切り換える。こうして
マルチプレクサ１６によって選択されたテストパターン
データが画像処理基板１８に入力され、複数のゲートア
レイ３０ａ〜３０ｅで所定の機能を発揮させ、その中の
レジスタ３２ａ〜３２ｅに保持されたデータがＣＰＵイ
ンターフェース１４を介してＣＰＵ１２に出力応答デー
タとして戻される。
て、本発明の自己診断テスト方法が行われる。図１に示
す画像処理回路において、まず、例えば、実装後および
使用時または故障時に画像モードからテストモードに切
り換えられると、ＣＰＵ１２からレジスタ１０を介し
て、マルチプレクサ１６に入力される。この時、セレク
ト信号ＳＥＬが、例えば“Ｌ”から“Ｈ”に変化し、こ
のセレクト信号ＳＥＬがマルチプレクサ１６に入力され
ると、マルチプレクサ１６は実画像データからＣＰＵ１
２で作成されたテストクロックで動作されるＣＰＵで作
成されたテストパターンデータに切り換える。こうして
マルチプレクサ１６によって選択されたテストパターン
データが画像処理基板１８に入力され、複数のゲートア
レイ３０ａ〜３０ｅで所定の機能を発揮させ、その中の
レジスタ３２ａ〜３２ｅに保持されたデータがＣＰＵイ
ンターフェース１４を介してＣＰＵ１２に出力応答デー
タとして戻される。
【００１８】そこで、ＣＰＵ１２は、画像処理基板１８
のゲートアレイ３０ａ〜３０ｅの各レジスタ３２ａ〜３
２ｅの保持データ（応答データ）がはじめに作成したテ
ストパターンデータによる正しい応答データであるかを
比較して判定し、データの異常を読み出して、異常箇
所、すなわち故障したゲートアレイがどのゲートアレイ
であるかを特定する。ＣＰＵ１２によって特定された異
常箇所や故障箇所は、直接、図示しないディスプレイ装
置（表示装置）に表示され、あるいは一旦、同一のＣＰ
Ｕ基板３６に組み込まれ、ＣＰＵ１２に接続されたメモ
リに記憶された後に必要に応じて読み出されて表示さ
れ、あるいはハードコピーとしてプリントされる。こう
して、本発明法によれば、実装後の検査時、使用中の故
障時に画像処理基板の故障箇所や異常箇所を容易かつ迅
速に特定することができる。
のゲートアレイ３０ａ〜３０ｅの各レジスタ３２ａ〜３
２ｅの保持データ（応答データ）がはじめに作成したテ
ストパターンデータによる正しい応答データであるかを
比較して判定し、データの異常を読み出して、異常箇
所、すなわち故障したゲートアレイがどのゲートアレイ
であるかを特定する。ＣＰＵ１２によって特定された異
常箇所や故障箇所は、直接、図示しないディスプレイ装
置（表示装置）に表示され、あるいは一旦、同一のＣＰ
Ｕ基板３６に組み込まれ、ＣＰＵ１２に接続されたメモ
リに記憶された後に必要に応じて読み出されて表示さ
れ、あるいはハードコピーとしてプリントされる。こう
して、本発明法によれば、実装後の検査時、使用中の故
障時に画像処理基板の故障箇所や異常箇所を容易かつ迅
速に特定することができる。
【００１９】本発明の自己診断テスト方法を実施する画
像処理回路において、例えば、図１に示す画像処理回路
において、レジスタ１０およびマルチプレクサ１６、さ
らにはＣＰＵインターフェース１４の一部または全部
は、画像処理基板１８と同一の基板あるいは別の基板に
ゲートアレイによって構成してもよい。もちろん他の論
理回路と同様にゲートアレイの代りに他のＰＬＤ（ＰＡ
Ｌ，ＧＡＬ）あるいはＬＣＡによって構成してもよい
し、ＣＰＵ１２やＣＰＵインターフェース１４をも含
め、スタンダード・セルやエンベッデッドアレイなどの
論理構成可能な素子によって構成してもよい。
像処理回路において、例えば、図１に示す画像処理回路
において、レジスタ１０およびマルチプレクサ１６、さ
らにはＣＰＵインターフェース１４の一部または全部
は、画像処理基板１８と同一の基板あるいは別の基板に
ゲートアレイによって構成してもよい。もちろん他の論
理回路と同様にゲートアレイの代りに他のＰＬＤ（ＰＡ
Ｌ，ＧＡＬ）あるいはＬＣＡによって構成してもよい
し、ＣＰＵ１２やＣＰＵインターフェース１４をも含
め、スタンダード・セルやエンベッデッドアレイなどの
論理構成可能な素子によって構成してもよい。
【００２０】次に、本発明法によって自己診断テストが
実施される画像処理基板のＣＰＵインターフェースおよ
びゲートアレイ中の具体的回路構成の一例を図４および
図５に、この例における自己診断テスト時のフローチャ
ートを図６および図７に、同タイムチャートを図８に示
す。
実施される画像処理基板のＣＰＵインターフェースおよ
びゲートアレイ中の具体的回路構成の一例を図４および
図５に、この例における自己診断テスト時のフローチャ
ートを図６および図７に、同タイムチャートを図８に示
す。
【００２１】図４は、ＣＰＵインターフェース１４の回
路構成の一例を示し、図５は、選択されたゲートアレイ
中構成されたレジスタ１０およびマルチプレクサ（セレ
クタ）１６の回路構成の一例を示す。図４に示すインタ
ーフェース１４においてＣＰＵ１２から延在するＣＰＵ
アドレスバス４０は、バッファ（多入力３ステートゲー
ト）５０およびＰＡＬ５１（アドレスデコーダ）に入力
され、その出力はＧＡＬによって構成される論理回路
（機能：デコーダ）５２に入力され、この回路５２から
チップセレクト（ＣＳ）信号が出力され、所定のチップ
（ゲートアレイ８０）が選択され、このチップに入力さ
れる。一方ＣＰＵ１２で生成されたテストパターンデー
タ（８ビット）が入力されるＣＰＵデータバス（８ビッ
ト）４１はバストランシーバ（多入力双方向３ステート
ゲート）５３および５４を経由してＣＰＵデータバス
（８ビット）４２となり、ＣＰＵアドレスバスによって
選択されたゲートアレイ８０に入力される。一方、参照
符号５５はバッファ（多入力３ステートゲート）であ
り、５６はインバータである。
路構成の一例を示し、図５は、選択されたゲートアレイ
中構成されたレジスタ１０およびマルチプレクサ（セレ
クタ）１６の回路構成の一例を示す。図４に示すインタ
ーフェース１４においてＣＰＵ１２から延在するＣＰＵ
アドレスバス４０は、バッファ（多入力３ステートゲー
ト）５０およびＰＡＬ５１（アドレスデコーダ）に入力
され、その出力はＧＡＬによって構成される論理回路
（機能：デコーダ）５２に入力され、この回路５２から
チップセレクト（ＣＳ）信号が出力され、所定のチップ
（ゲートアレイ８０）が選択され、このチップに入力さ
れる。一方ＣＰＵ１２で生成されたテストパターンデー
タ（８ビット）が入力されるＣＰＵデータバス（８ビッ
ト）４１はバストランシーバ（多入力双方向３ステート
ゲート）５３および５４を経由してＣＰＵデータバス
（８ビット）４２となり、ＣＰＵアドレスバスによって
選択されたゲートアレイ８０に入力される。一方、参照
符号５５はバッファ（多入力３ステートゲート）であ
り、５６はインバータである。
【００２２】ＣＰＵインターフェース１４からのチップ
セレクト信号ＣＳはＮＯＲ回路５７に入力され、その出
力はパラレルレジスタ５８のクロック端子に入力され
る。このレジスタ５８の入力にはＣＰＵデータバス４２
から８ビットのテストデータが入力され、その出力はデ
マルチプレクサ（デコーダ）５９に入力され、Ｂ，Ｃ，
Ｄ指令信号他が出力される。一方、ＣＰＵインターフェ
ース１４のバッファ５０の出力ＣＡ０およびバッファ５
５の出力ｎＷＲが３入力１出力ＮＯＲ回路５７の残りの
入力となる。またこの出力ＣＡ０はインバータ６０によ
り反転され、２入力１出力ＮＯＲ回路６１の一方の入力
となり、上述のチップセレクト信号ＣＳは分岐してＮＯ
Ｒ回路６１の他方の入力となる。このＮＯＲ回路６１の
出力および上述の出力ｎＷＲはデマルチプレクサ（デコ
ーダ）５９のイネーブル入力となる。なお、信号ｎＲＳ
Ｔはクリア信号を示す。
セレクト信号ＣＳはＮＯＲ回路５７に入力され、その出
力はパラレルレジスタ５８のクロック端子に入力され
る。このレジスタ５８の入力にはＣＰＵデータバス４２
から８ビットのテストデータが入力され、その出力はデ
マルチプレクサ（デコーダ）５９に入力され、Ｂ，Ｃ，
Ｄ指令信号他が出力される。一方、ＣＰＵインターフェ
ース１４のバッファ５０の出力ＣＡ０およびバッファ５
５の出力ｎＷＲが３入力１出力ＮＯＲ回路５７の残りの
入力となる。またこの出力ＣＡ０はインバータ６０によ
り反転され、２入力１出力ＮＯＲ回路６１の一方の入力
となり、上述のチップセレクト信号ＣＳは分岐してＮＯ
Ｒ回路６１の他方の入力となる。このＮＯＲ回路６１の
出力および上述の出力ｎＷＲはデマルチプレクサ（デコ
ーダ）５９のイネーブル入力となる。なお、信号ｎＲＳ
Ｔはクリア信号を示す。
【００２３】次に、図５に示すレジスタ１０（６２，６
３，６４）およびマルチプレクサ１６（６６，６７，６
８，６９）は、ゲートアレイ８０内に構成されており、
レジスタ１０は、Ｂ指令信号がそのクロック端子に入力
されるＢレジスタ６２と、Ｃ指令信号がそのクロック端
子に入力されるＣレジスタ６３と、Ｄ指令信号がそのク
ロック端子に入力されるＤレジスタ６４とを有し、Ｂレ
ジスタ６２とＣレジスタ６３は、テストデータ保持部１
０ａを構成し、Ｄレジスタ６４はセレクト信号出力部１
０ｂを構成する。一方、マルチプレクサ１６は、実画像
データ用バッファ６６および６７とテストデータ用バッ
ファ６８および６９から構成され、これらのバッファ６
６および６７の制御端子には、Ｄレジスタ６４のｂｉｔ
２出力（セレクト信号ＳＥＬ）が直接入力され、バッフ
ァ６８および６９の制御端子には、ｂｉｔ２出力がイン
バータ６５で反転された後に入力され、これらのバッフ
ァ６６，６７，６８および６９は制御端子に“Ｌ”が入
力された時にアクティブとなるように構成されている。
３，６４）およびマルチプレクサ１６（６６，６７，６
８，６９）は、ゲートアレイ８０内に構成されており、
レジスタ１０は、Ｂ指令信号がそのクロック端子に入力
されるＢレジスタ６２と、Ｃ指令信号がそのクロック端
子に入力されるＣレジスタ６３と、Ｄ指令信号がそのク
ロック端子に入力されるＤレジスタ６４とを有し、Ｂレ
ジスタ６２とＣレジスタ６３は、テストデータ保持部１
０ａを構成し、Ｄレジスタ６４はセレクト信号出力部１
０ｂを構成する。一方、マルチプレクサ１６は、実画像
データ用バッファ６６および６７とテストデータ用バッ
ファ６８および６９から構成され、これらのバッファ６
６および６７の制御端子には、Ｄレジスタ６４のｂｉｔ
２出力（セレクト信号ＳＥＬ）が直接入力され、バッフ
ァ６８および６９の制御端子には、ｂｉｔ２出力がイン
バータ６５で反転された後に入力され、これらのバッフ
ァ６６，６７，６８および６９は制御端子に“Ｌ”が入
力された時にアクティブとなるように構成されている。
【００２４】ここで、Ｂ，Ｃ，Ｄレジスタ６２，６３，
６４にはＣＰＵデータバス４２から８ビットのテストデ
ータが入力され、Ｂ，Ｃレジスタ６２，６３からは、そ
れぞれデータバス４３，４４によって後述するバッファ
６８および６９に入力される。一方Ｄレジスタ６４から
は、ｂｉｔ０出力、ｂｉｔ１出力、ｂｉｔ２出力および
ｂｉｔ３出力が出力され、ｂｉｔ０出力はバッファ６８
にテストクロック１として、ｂｉｔ１出力はバッファ６
８にライン周期信号（ＬＳＹＮＣ）として入力され、ｂ
ｉｔ２出力は、セレクト信号ＳＥＬとしてバッファ６
６，６７に直接、バッファ６８，６９にはインバータ６
５を介して入力され、ｂｉｔ３出力はバッファ６９にテ
ストクロック２として入力される。
６４にはＣＰＵデータバス４２から８ビットのテストデ
ータが入力され、Ｂ，Ｃレジスタ６２，６３からは、そ
れぞれデータバス４３，４４によって後述するバッファ
６８および６９に入力される。一方Ｄレジスタ６４から
は、ｂｉｔ０出力、ｂｉｔ１出力、ｂｉｔ２出力および
ｂｉｔ３出力が出力され、ｂｉｔ０出力はバッファ６８
にテストクロック１として、ｂｉｔ１出力はバッファ６
８にライン周期信号（ＬＳＹＮＣ）として入力され、ｂ
ｉｔ２出力は、セレクト信号ＳＥＬとしてバッファ６
６，６７に直接、バッファ６８，６９にはインバータ６
５を介して入力され、ｂｉｔ３出力はバッファ６９にテ
ストクロック２として入力される。
【００２５】１２ビットの画像データは画像バス４５か
らバッファ６６，６７に入力され、また、実クロック４
６，４７、バッファ６６，６７に入力される。バッファ
６６，６７，６８，６９からは、１２ビットの画像デー
タがいずれも画像バス４８に出力される。なお、図５中
参照符号７０，７１はイクスクルーシブオア回路、７
２，７３，７４，７５はインバータ、７６はバッファで
ある。
らバッファ６６，６７に入力され、また、実クロック４
６，４７、バッファ６６，６７に入力される。バッファ
６６，６７，６８，６９からは、１２ビットの画像デー
タがいずれも画像バス４８に出力される。なお、図５中
参照符号７０，７１はイクスクルーシブオア回路、７
２，７３，７４，７５はインバータ、７６はバッファで
ある。
【００２６】このように構成された図４および５に示す
ＣＰＵインターフェース１４とレジスタ１０とマルチプ
レクサ１６とは、図６および図７に示すフローならびに
図８に示すタイムチャートに従って自己診断テストを行
う。
ＣＰＵインターフェース１４とレジスタ１０とマルチプ
レクサ１６とは、図６および図７に示すフローならびに
図８に示すタイムチャートに従って自己診断テストを行
う。
【００２７】まず、ＣＰＵインターフェース１４の
（ａ）チップセレクト信号ＣＳに負のパルスが出力さ
れ、テストモードが指定されると、Ｄレジスタ６４に同
じタイミングで負のパルスの（ｂ）Ｄレジスタ指定信号
が入力され、この負パルスの立ち上がりのタイミングで
（ｇ），（ｈ），（ｄ），（ｉ）ｂｉｔ０〜３出力を
“１”にするようにＤレジスタ６４に書き込まれる。次
のテストクロックタイミングで、Ｂレジスタ６２に
（ｅ）Ｂレジスタ指定信号（負パルス）が入力され、そ
の立ち上がりのタイミングでＣＰＵデータバス４２から
入力される８ビットテストデータを書き込む。同様に次
のテストクロックタイミングでＣレジスタ６３に（ｆ）
Ｃレジスタ指定信号（負パルス）が入力され、その立ち
上りのタイミングでＣＰＵデータバス４２から入力され
る８ビットテストデータを書き込む。
（ａ）チップセレクト信号ＣＳに負のパルスが出力さ
れ、テストモードが指定されると、Ｄレジスタ６４に同
じタイミングで負のパルスの（ｂ）Ｄレジスタ指定信号
が入力され、この負パルスの立ち上がりのタイミングで
（ｇ），（ｈ），（ｄ），（ｉ）ｂｉｔ０〜３出力を
“１”にするようにＤレジスタ６４に書き込まれる。次
のテストクロックタイミングで、Ｂレジスタ６２に
（ｅ）Ｂレジスタ指定信号（負パルス）が入力され、そ
の立ち上がりのタイミングでＣＰＵデータバス４２から
入力される８ビットテストデータを書き込む。同様に次
のテストクロックタイミングでＣレジスタ６３に（ｆ）
Ｃレジスタ指定信号（負パルス）が入力され、その立ち
上りのタイミングでＣＰＵデータバス４２から入力され
る８ビットテストデータを書き込む。
【００２８】次に、Ｄレジスタ６４の（ｇ）ｂｉｔ０出
力，（ｈ）ｂｉｔ１出力，（ｉ）ｂｉｔ３出力を全部
“１”にし、次にそれぞれ“１”，“０”，“１”にす
ることを１０回繰り返す。この繰り返し回数（ループ回
数）が１０回になったら、同じくＤレジスタ６４の
（ｇ）ｂｉｔ０出力，（ｈ）ｂｉｔ１出力，（ｉ）ｂｉ
ｔ３出力を“０”，“１”，“０”にし、続けて
“１”，“１”，“１”にすることを５０回繰り返す。
この繰り返しが５０回になったらテストを終了するかど
うかの判断をする。終了しない場合には、Ｂレジスタ６
２に８ビットテストデータを書き込むところに戻ってテ
ストを再び繰り返す。テストを終了する場合にはＤレジ
スタ６４の（ｄ）ｂｉｔ２出力を“０”にする。このよ
うにして、自己診断のテストを行うことができる。
力，（ｈ）ｂｉｔ１出力，（ｉ）ｂｉｔ３出力を全部
“１”にし、次にそれぞれ“１”，“０”，“１”にす
ることを１０回繰り返す。この繰り返し回数（ループ回
数）が１０回になったら、同じくＤレジスタ６４の
（ｇ）ｂｉｔ０出力，（ｈ）ｂｉｔ１出力，（ｉ）ｂｉ
ｔ３出力を“０”，“１”，“０”にし、続けて
“１”，“１”，“１”にすることを５０回繰り返す。
この繰り返しが５０回になったらテストを終了するかど
うかの判断をする。終了しない場合には、Ｂレジスタ６
２に８ビットテストデータを書き込むところに戻ってテ
ストを再び繰り返す。テストを終了する場合にはＤレジ
スタ６４の（ｄ）ｂｉｔ２出力を“０”にする。このよ
うにして、自己診断のテストを行うことができる。
【００２９】本発明の自己診断テスト方法は、画像処理
基板のみならず、実装時または故障点検時に故障診断が
必要な電気回路やその信号処理基板に適用可能なことは
もちろんである。
基板のみならず、実装時または故障点検時に故障診断が
必要な電気回路やその信号処理基板に適用可能なことは
もちろんである。
【００３０】
【発明の効果】以上詳述したように、本発明によれば、
簡単なテスト回路を追加するだけで、画像処理回路基板
などの信号処理基板の故障箇所を迅速に特定することが
できる。
簡単なテスト回路を追加するだけで、画像処理回路基板
などの信号処理基板の故障箇所を迅速に特定することが
できる。
【図１】本発明に係る信号処理基板の自己診断テスト方
法を実施する画像処理回路の一実施例のブロック図であ
る。
法を実施する画像処理回路の一実施例のブロック図であ
る。
【図２】図１に示す画像処理回路の一部分の詳細構成図
である。
である。
【図３】図１に示す画像処理回路の別の部分の詳細構成
図である。
図である。
【図４】図１に示す画像処理回路の一部分の具体的な構
成図である。
成図である。
【図５】図１に示す画像処理回路の別の部分の具体的な
構成図である。
構成図である。
【図６】本発明の信号処理基板の自己診断テスト方法の
フローの一部を示すフローチャートの一例である。
フローの一部を示すフローチャートの一例である。
【図７】本発明の信号処理基板の自己診断テスト方法の
フローの別の一部を示すフローチャートの一例である。
フローの別の一部を示すフローチャートの一例である。
【図８】図４および図５に示す回路の各部のタイムチャ
ートの一例である。
ートの一例である。
１０ レジスタ １２ ＣＰＵ １４ ＣＰＵインターフェース １６ マルチプレクサ（セレクタ） １８ 画像処理回路基板 ２０ デコーダ ２２ ラッチ回路 ２４，２６ ＡＮＤ回路 ２８ ＯＲ回路 ３０ａ，３０ｂ，３０ｃ，３０ｄ，３０ｅ ゲートアレ
イ ３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ レジスタ ３４ａ，３４ｂ，３４ｃ，３４ｄ メモリ ３６ ＣＰＵ基板 ３８ メモリ
イ ３２ａ，３２ｂ，３２ｃ，３２ｄ，３２ｅ レジスタ ３４ａ，３４ｂ，３４ｃ，３４ｄ メモリ ３６ ＣＰＵ基板 ３８ メモリ
Claims (3)
- 【請求項１】ＣＰＵインターフェースを介してＣＰＵと
それぞれ接続され、所定のパターンに配列された複数の
論理回路と、これらの論理回路を所定のパターンで接続
する配線と、前記論理回路間の配線に接続されたメモリ
とを有する信号処理基板の自己診断テストを行うに際
し、自己診断テストモードにおいて、前記ＣＰＵインタ
ーフェースからのセレクト信号の入力によりセレクタは
信号データから前記ＣＰＵによって生成された所定のテ
ストパターンを有するテストデータに切り換え、この入
力テストパターンを前記ＣＰＵインターフェースを介し
て前記信号処理基板の前記論理回路およびメモリの各々
に入力し、その出力応答パターンを再び前記ＣＰＵイン
ターフェースを介して前記ＣＰＵに帰環させ、前記ＣＰ
Ｕが前記入力テストパターンと前記出力応答パターンを
比較することにより不良箇所を診断することを特徴とす
る信号処理基板の自己診断テスト方法。 - 【請求項２】前記論理回路は、ゲートアレイに構成され
る請求項１に記載の信号処理基板の自己診断テスト方
法。 - 【請求項３】前記信号処理基板は画像信号処理基板であ
る請求項１または２に記載の信号処理基板の自己診断テ
スト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238291A JPH0688861A (ja) | 1992-09-07 | 1992-09-07 | 信号処理基板の自己診断テスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4238291A JPH0688861A (ja) | 1992-09-07 | 1992-09-07 | 信号処理基板の自己診断テスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0688861A true JPH0688861A (ja) | 1994-03-29 |
Family
ID=17028010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4238291A Withdrawn JPH0688861A (ja) | 1992-09-07 | 1992-09-07 | 信号処理基板の自己診断テスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0688861A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996032264A1 (en) * | 1995-04-12 | 1996-10-17 | Eastman Kodak Company | Block fault tolerance in integrated printing heads |
| US5757811A (en) * | 1996-01-10 | 1998-05-26 | Mitsubishi Denki Kabushiki Kaisha | System for testing a fault detecting means |
| KR100374645B1 (ko) * | 2001-02-28 | 2003-03-03 | 삼성전자주식회사 | 에러 발생위치를 검출할 수 있는 에러검출회로 |
| KR100470250B1 (ko) * | 1996-04-11 | 2005-06-22 | 소니 가부시끼 가이샤 | 회로사이의고장을검출하기위한방법및장치 |
| JP2006052970A (ja) * | 2004-08-10 | 2006-02-23 | Fujitsu Ltd | Ｃｐｕ内蔵ｌｓｉおよびｃｐｕ内蔵ｌｓｉの実機試験方法 |
-
1992
- 1992-09-07 JP JP4238291A patent/JPH0688861A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996032264A1 (en) * | 1995-04-12 | 1996-10-17 | Eastman Kodak Company | Block fault tolerance in integrated printing heads |
| US5757811A (en) * | 1996-01-10 | 1998-05-26 | Mitsubishi Denki Kabushiki Kaisha | System for testing a fault detecting means |
| KR100470250B1 (ko) * | 1996-04-11 | 2005-06-22 | 소니 가부시끼 가이샤 | 회로사이의고장을검출하기위한방법및장치 |
| KR100374645B1 (ko) * | 2001-02-28 | 2003-03-03 | 삼성전자주식회사 | 에러 발생위치를 검출할 수 있는 에러검출회로 |
| JP2006052970A (ja) * | 2004-08-10 | 2006-02-23 | Fujitsu Ltd | Ｃｐｕ内蔵ｌｓｉおよびｃｐｕ内蔵ｌｓｉの実機試験方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |