JPH11501465A - Ｓｏｉ上にセルフアラインバーチカルバイポーラトランジスタを製造する方法 - Google Patents

Abstract

(57)【要約】 セルフアラインバーチカルバイポーラＳＯＩトランジスタの製造方法を開示している。このトランジスタのベース及びエミッタ機構に適切な寸法及び特性を与え、ＭＭＩＣのような高周波数マイクロ波用に有用なものとする精密製造技術を提供する。この技術によりマイクロ波トランジスタが得られる。

Description

【発明の詳細な説明】 ＳＯＩ上にセルフアラインバーチカルバイポーラトランジスタを製造する方法 本発明は、ＳＯＩデバイス上にセルフアラインバーチカルバイポーラトランジ スタを製造する技術に関するものである。特に、本発明はこのようなデバイスを デバイス寸法の精密制御が得られるように製造するとともに、マイクロ波用の高 周波数デバイスに使用する導体性積層体からなる高導電性ベース構造を形成する ものである。 本願と同日に出願された、本願と同一の発明者による本出願人に係わる出願第 ０８／５７９，７０２（ＰＨＡ２３，０８４）に注意されたい。 １０ＧＨｚ以下で動作する通信システムでは、シリコンバイポーラトランジス タを使用することができる。マイクロ波用デバイスの製造は、例えば慣例のバル クシリコン技術を用いるバイポーラＭＭＩＣデバイスの製造の場合のように費用 がかかる。この問題は埋込みコレクタ及び各部の分離と関連するプロセスが複雑 であるために生ずる。 このようなデバイスをＳＯＩ技術を用いて製造することによりプロセスの複雑 さが低減するとともに、キャパシタンスが低くなる追加の利点が得られる。しか し、ラテラルバイポーラトランジスタをマイクロ波周波数用に製造することがで きるけれど、このようなデバイスでは高電力を達成することはできない。 本発明では、高密度、高電力のマイクロ波周波数デバイス用のセルフアライン バーチカルバイポーラトランジスタをシリコン技術を用いて製造する。 本発明では、このデバイスを、基板上の絶縁層上にｎ型シリコン層及びｎ＋型 シリコン層を具えるＳＯＩウエファを形成する工程と、ｎ型シリコン層を経てｎ ＋型シリコン層までｎ＋型コレクタを注入する工程と、ｎ型シリコン層上の能動 領域の両側に４つの異なる材料の多重層を堆積する工程と、能動領域内にｐ型ベ ースを形成するとともに、多重層の下側にベースまでｐ＋接点層を形成する工程 と、前記能動領域内の前記ｐ型ベース上にｎ＋ポリシリコンエミッタ接点を形成 する工程と、既に形成された構造上に誘電体層を堆積する工程と、誘電体層を経 てエミッタ及びコレクタに接触する導電接点を設ける工程とにより製造する。 本発明デバイスの製造においては、４つの異なる材料の多重層を半導体層、障 壁層、シリサイド層及び酸化層で構成する。 更に、本発明ではこの多重層をマスクとして用いる。 本発明の特徴及び技術は添付図面に示されている。これらの図では本発明の特 徴及び技術を明瞭に示すために種々の寸法及び大きさを変化させてある。図面に おいて、 図１は本発明により製造された半導体デバイスの構成図であり、 図２、３、４、５、６、７、８、９、１０、１１及び１２は本発明のデバイス を製造する一連の工程を示す。 ＳＯＩデバイス上に形成したセルフアラインバーチカルバイポーラトランジス タを図１に示す。この図において、ＳＯＩは基板上に堆積されたＳｉＯ₂のよう な分離埋込み酸化絶縁層からなる。ＳＯＩデバイスの基板としては種々の基板材 料、例えばサファイヤ又はシリコンが知られているが、本発明に好適な材料はシ リコンである。埋込み酸化層２上にシリコンの２重層、即ち最初にｎ＋導電型の 層３、次にｎ導電型の層４を堆積する。 種々の酸化膜部分５をＳＯＩ構造上に設け、コレクタ６を構成するｎ＋導電型 部分を２つの酸化膜部分５の間に設ける。コレクタ６は、高い拡散係数を有する 燐を用い、ｎ＋ドーパントをｎ導電型層４を経てｎ＋型層３まで拡散させること により形成することができる。 コレクタ６に隣接する一つの酸化膜部分５と他の酸化膜部分との間に、２つの ベース接点部分８間に位置するｐ型ベース層９を形成する。このベース９上に、 ２つの多重層部分７の間において、ベース９に接触してエミッタ１０を設ける。 低温酸化物（ＬＴＯ）の絶縁層１１をデバイス構造上に設け、エミッタ接点１２ 及びコレクタ接点１３のための孔を設ける。これらの接点は両方とも金属のよう な導電材料、例えばＡｌで形成する。ベース接点８はベースへの電気的接続が行 われる端部までデバイス構造内を延在させることができる。 ベース及びエミッタの周囲に、ＴｉＮ層１７、シリサイド層１８及びＬＴＯ層 １９で覆われたｐ＋ポリシリコンの第１層１６からなる多重層７を設ける。この 多重層７はベース及びエミッタを部分を形成するためのセルフアライメント用積 層体を構成する。 セルフアラインバーチカルバイポーラトランジスタのこの複合構造は図２−１ ２に示す工程に従って製造する。先ず、図２において、シリコン基板１、ＳｉＯ₂ の埋込み酸化層２及びｎ＋／ｎ層３及び４からなるＳＯＩ構造を形成する。こ の構造の形成はｎ＋／ｎシリコン膜を出発材料とすることができる。この複合膜 はシリコン基板１上に形成されたＳｉＯ₂分離絶縁層２上に形成される。ｎエピ タキシャル層３にｎ＋ドーパントをドープし、次に酸化して接着用ＳＯＩウエフ ァを形成する。この形成は上から下へ行い、次いでシリコン基板に接着する。ｎ 層４の下側のｎ＋層３は低損失コレクタとして使用するために高い導電率を有す るものとする。 次に、酸化膜部分５をＬＯＣＯＳ技術により形成する。即ち、最初に約５００ Ａ厚のパッド酸化膜を、次いで約１０００Ａの窒化膜をＬＰＣＶＤ法により堆積 する。能動領域をフォトレジストで覆い、窒化膜及び酸化膜パッドを反応イオン エッチング（ＲＩＥ）によりエッチングする。次に、窒化膜を酸化中酸化マスク として用い、ＳＯＩウエファの表面上に酸化膜部分５を選択的に成長させる。次 に窒化膜及び酸化膜パッドを除去して図３に示す構造を得る。 次に、薄いスクリーン酸化層１５を５００Ａの厚さに成長させ、ｎ＋コレクタ シンクを図４に示すように注入する。高い拡散係数を有する燐を用い、ｎ＋ドー パントをｎ＋コレクタ層６に急速にドライヴインすることができる。その後に、 図５に示すように、能動領域上のスクリーン酸化物１５をエッチングにより除去 する。これは、選択リソグラフィ法により、又は単に洗浄除去により行うことも できる。いずれの場合にも、エッチングを精密に制御してＬＯＣＯＳ酸化膜部分 ５をあまり除去しないようにする。 セルフアライメント用に、４つの異なる種類の材料の層の積層体を構造上に堆 積する。この積層体をパターン化し、異方性エッチングして、図６に示す構造を 形成する。この積層体においては、ｐ＋ポリ層１６、ＴｉＮの障壁層１７、シリ サイドの層１８及びＬＴＯの層１９を順に堆積して複合層７を形成する。ｐ＋ポ リ層１６及びＬＴＯ層１９は標準のＣＶＤにより堆積することができるが、シリ サイド層１８及びＴｉＮ障壁層１７は堆積表面上にスパッタするか反応により形 成することができる。例えば、ＴｉＮ障壁層１７は窒素雰囲気中におけるＴｉの 反応スパッタリングにより、又はＴｉ膜と希釈アンモニアガスとの熱反応により 容易に形成することができる。 次に、この積層体をパターン化し、エッチングして図６に示す構造を形成する 。種々の層を、各層ごとにＲＩＥの化学的性質を変化させて異方性エッチングす ることができる。実際には、最上部の酸化層１９を最初にパターン化し、エッチ ングしたら、この層をエッチングマスクとして使用することができるため、この 積層体のパターン化及びエッチングはそれほど困難ではない。複合層７の全厚は 約１ミクロンにすることができるが、次に形成されるｐ＋ポリエミッタ１０から の誘電体分離を維持するのに十分な厚さを最上部の酸化層１９に与えるように注 意する必要がある。適切なエッチングにより能動領域に隣接する複合層７からな るセルフアライメント用積層体が得られる。 非選択酸化により露出能動領域に酸化層を形成する。この酸化層は、次に形成 されるｐ＋ベース９をその次に形成されるｎ＋エミッタ１０から分離するスクリ ーン酸化層２１である。ポリシリコンの酸化速度はシリコンの酸化速度より遙に 速いため、ｐ＋ポリ層１６に沿って横方向に成長する酸化物の厚さがスクリーン 酸化層２１の厚さの２倍以上になる。従って、図７に示すように、ｐベース９を 積層体７をセルフアライメントマスクとして用いて注入すると、ｐベースが最初 にｐ＋ポリ層１６から離間し、ｐ＋接点層８がｎ＋エミッタ１０と電気的に接触 し得なくなり、ｐ＋接点層８とｎ＋エミッタ１０との間の短絡が起こり得なくな る。しかし、離間が大きすぎる場合には、ｐベース９とｐ＋接点層８との間に相 互拡散を生じさせるためにドーパントの長いドライブインが必要とされる。 このとき、図８に示すように、ｐベース９がドライブインされると同時に、高 ドープｐ＋ポリ層１６がその下にｐ＋接点層８を生成する。ｐ＋ポリ層１６の横 方向拡散はポリ層の横方向酸化のために抑制することができる。この高温工程中 に、ＴｉＮ障壁層１７がｐ＋ポリ層１６とシリサイド層１８との間の熱相互作用 を低減する。 次に、図９に示すように、酸化膜のスペーサ１４を積層体７の段部に形成する 。このような酸化膜のスペーサは、ＬＴＯ材料の堆積後に異方性ＲＩＥエッチン グすることにより形成することができる。スペーサの幅はＬＴＯ層の厚さにより 決まる。酸化膜スペーサ１４の形成時に、積層体７のＬＴＯの最上層１９の厚さ を減少しないようにオーバエッチングを最少にする必要がある。 次に、ベース９上の能動領域表面の清浄化後に図１０に示すようにｎ＋エミッ タ１０を形成する。高ドープｎ＋エミッタ１０を堆積し、慣例のリソグラフィに よりパターン化する。エミッタ接合の所望の深さに応じてエミッタのドーパント としては砒素又は燐を使用することができる。同一のドライブイン条件では、燐 のほうが深いエミッタ接合をもたらす。 図１１に示すように、厚いインターレベルＬＴＯ誘電体層１１を構造上に堆積 してメタライゼーションレベルを与える。この層１１は必要に応じ平面に形成す ることができる。次に、図１２に示すように、孔２２及び２３を層１１に慣例の リソグラフィにより形成してエミッタ及びコレクタ接点を設ける。均一な厚さの 酸化層１１は接点孔の形成が容易になる。更に大きなエミッタサイズは接点孔の めの良好なフレームをもたらす。 最後に、図１に示すように、それぞれの接点孔２２及び２３内へのメタライゼ ーションによりエミッタ及びコレクタへのオーム接触を形成する。メタライゼー ションはアルミニウムとすることができ、またアルミニウムと電気接点用に適切 な材料との合金にすることもできる。ベース９のベース接点８はＳＯＩデバイス の終端の金属接点までデバイス内を延在させることができる。また、デバイス分 離を薄いＳＯＩ膜にエッチングしたトレンチにより達成することができる。

Claims (1)

1. 【特許請求の範囲】 １．(a) 基板上の絶縁層上にｎ型シリコン層及びｎ＋型シリコン層を具えるＳＯ Ｉウエファを形成する工程と、 (b) ｎ型シリコン層を経てｎ＋型シリコン層内までｎ＋型コレクタを注入す る工程と、 (c) ｎ型シリコン層上の能動領域の両側に４つの異なる材料の多重層を堆積 する工程と、 (d) 能動領域内にｐ型ベースを形成するとともに、多重層の下側にベースま でｐ＋接点層を形成する工程と、 (e) 前記能動領域内の前記ｐ型ベース上にｎ＋ポリシリコンエミッタ接点を 形成する工程と、 (f) 既に形成された構造上に誘電体層を堆積する工程と、 (g) 誘電体層を経てエミッタ及びコレクタに接触する導電接点を設ける工程 とを具えるセルフアラインバーチカルバイポーラトランジスタの製造方法。 ２．工程(c)は、半導体層、障壁層、シリサイド層及び酸化層を順に堆積するこ とにより実施することを特徴とする請求項１記載の方法。 ３．工程(d)は、多重層をマスクとして用いて実施することを特徴とする請求項 １記載の方法。