CN103779405B - GaAs衬底上生长赝配高电子迁移晶体管材料及方法 - Google Patents

GaAs衬底上生长赝配高电子迁移晶体管材料及方法 Download PDF

Info

Publication number
CN103779405B
CN103779405B CN201410000153.6A CN201410000153A CN103779405B CN 103779405 B CN103779405 B CN 103779405B CN 201410000153 A CN201410000153 A CN 201410000153A CN 103779405 B CN103779405 B CN 103779405B
Authority
CN
China
Prior art keywords
gaas
sealing coat
planar sheet
barrier layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410000153.6A
Other languages
English (en)
Other versions
CN103779405A (zh
Inventor
高汉超
尹志军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 55 Research Institute
Original Assignee
CETC 55 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 55 Research Institute filed Critical CETC 55 Research Institute
Priority to CN201410000153.6A priority Critical patent/CN103779405B/zh
Publication of CN103779405A publication Critical patent/CN103779405A/zh
Application granted granted Critical
Publication of CN103779405B publication Critical patent/CN103779405B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15—Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
    • H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Recrystallisation Techniques (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

本发明是GaAs衬底上生长赝配高电子迁移晶体管半导体材料的外延结构及方法，其结构是半绝缘GaAs衬底上是GaAs缓冲层（2）；缓冲层上是第一势垒层（3）；第一势垒层上是第一平面掺杂层（4）；第一平面掺杂层上是第一隔离层（5）；第一隔离层上是沟道层（6）；沟道层上是第二隔离层（7）；第二隔离层上是第二平面掺杂层；第二平面掺杂层（8）上是第二势垒层（9）；第二势垒层上是接触层（10）。优点：1）由于在势阱生长过程中采用交替生长超晶格结构，消除了应变弛豫，可以增加势阱中InGaAs势阱中In的组分；2）In组分增加能够明显增加势阱中二维电子气限制效应；3）In含量的增加直接增加了PHEMT材料迁移率。

Description

GaAs衬底上生长赝配高电子迁移晶体管材料及方法
技术领域
本发明涉及的是一种GaAs衬底上生长赝配高电子迁移晶体管（PHEMT）材料的外延结构及生长方法，属于含有超晶格沟道层PHEMT外延生长技术领域。
背景技术
目前，赝配高电子迁移晶体管（PHEMT），主要生长在GaAs衬底上。GaAs PHEMT均采用InGaAs作为沟道层。 GaAs PHEMT中沟道In组分在20%左右。传统PHEMT生长主要两种方式：单异质结和双异质结。单异质结主要结构为直接在沟道上生长势垒层，将二维电子气限制在沟道与势垒界面处的三角势阱中。双异质结的主要结构是在生长沟道前先生长势垒层，生长沟道层后再生长另一层势垒层，这样由于沟道层禁带宽度小，能够在沟道层内形成方势阱。双异质结与单异质结相比具有如下优点：1）方势阱的引入容易提高了二维电子气的浓度和迁移率。2）方势阱更容易将电子束缚在势阱中，增强了电子限制效应，有效的降低器件的噪声。 3）由于势垒与衬底晶格匹配，沟道中In含量可适度提高。但是，为了进一步提高沟道内二维电子气的浓度和迁移率需要不断的增加沟道中In的含量，当In含量足够大时沟道与势垒及衬底之间存在较大的晶格失配，晶格失配的产生有如下影响：1）在沟道内部产生失配位错。2）失配位错的产生增加了对二维电子气的散射，使二维电子气迁移率降低。3）失配位错的产生，引起器件漏电。为了降低失配位错，减小沟道层厚度是有效的方法，但是沟道层的厚度不能无限减小，因此必须在In含量与沟道层厚度之间折中考虑。
发明内容
本发明提出的是一种GaAs衬底上生长赝配高电子迁移晶体管（PHEMT）材料的外延结构及生长方法，其目的旨在针对 GaAs PHEMT内沟道In组分过大引起失配位错、以及增强沟道内二维电子气限制效应，在势垒层 上生长宽禁带AlGaAs与InGaAs形成超短周期超晶格，这种超晶格属于混合结构，能够实现带隙的平滑过渡。因为AlGaAs与GaAs衬底晶格匹配，生长过程中不断增加超晶格中In含量，由于超晶格中InGaAs厚度极薄，能够有效缓解应力影响，同时能够显著提高三角势阱底InGaAs中In含量。通过超晶格结构形成，在不引入位错的情况下，可最大限度的增加InGaAs沟道中In含量，提高二维电子气的浓度和迁移率。本发明不仅可以生长高In组分的单晶薄膜，还可以在其上继续生长各种单晶材料及器件结构（如发光二极管、探测器、激光器、晶体管等）。所涉及的薄膜外延方法可以利用MOCVD（金属有机物化学汽相沉积）、MBE（分子束外延）、UHVCVD（超高真空化学汽相沉积）等外延生长技术实现。
本发明的技术解决方案是：GaAs衬底上生长赝配高电子迁移晶体管半导体材料的外延结构，其结构包括GaAs衬底1、GaAs缓冲层2、第一势垒层3、第一平面掺杂层4、第一隔离层5、沟道层6、第二隔离层7、第二平面掺杂层8、第二势垒层9、接触层10，其中GaAs衬底1上是GaAs缓冲层2；在缓冲层2上是第一势垒层3；第一势垒层3上是第一平面掺杂层4；第一平面掺杂层4上是第一隔离层5；第一隔离层5上是沟道层6；沟道层6上是第二隔离层7；第二隔离层7上是第二平面掺杂层8；第二平面掺杂层8上是第二势垒层9；第二势垒层9上是接触层10。
GaAs衬底上生长赝配高电子迁移晶体管半导体材料的方法，
1）在GaAs衬底1上生长GaAs缓冲层2；
2）在GaAs缓冲层2上生长第一势垒层3；
3）在第一势垒层3上生长第一平面掺杂层4；
4）在第一平面掺杂层4上生长第一隔离层5；
5）在第一隔离层5上生长沟道层6；
6）在沟道层6上生长第二隔离层7；
7）在第二隔离层7上生长第二平面掺杂层8；
8）在第二平面掺杂层8上生长第二势垒层9；
9）在第二势垒层9上生长接触层10。
本发明具有以下优点：1）由于在势阱生长过程中采用交替生长超晶格结构，消除了应变弛豫，可以增加势阱中InGaAs势阱中In的组分。2）In组分增加能够明显增加势阱中二维电子气限制效应。3） In含量的增加直接增加了PHEMT材料迁移率。
附图说明
附图1是GaAs衬底上生长赝配高电子迁移晶体管（PHEMT）材料的外延结构示意图。
附图2是PHEMT中三角形势阱的结构示意图。
具体实施方式
对照附图，GaAs衬底上生长赝配高电子迁移晶体管半导体材料的外延结构，包括GaAs衬底1、GaAs缓冲层2、第一势垒层3、第一平面掺杂层4、第一隔离层5、沟道层6、第二隔离层7、第二平面掺杂层8、第二势垒层9、接触层10，其中GaAs衬底1上是GaAs缓冲层2；在GaAs缓冲层2上是第一势垒层3；第一势垒层3上是第一平面掺杂层4；第一平面掺杂层4上是第一隔离层5；第一隔离层5上是沟道层6；沟道层6上是第二隔离层7；第二隔离层7上是第二平面掺杂层8；第二平面掺杂层8上是第二势垒层9；第二势垒层9上是接触层10。
所述的沟道层6的结构是交替生长的超晶格结构I；在超晶格结构I上是InGaAs沟道II，InGaAs沟道II上是重复生长的超晶格结构III。
所述的第一势垒层3厚度为15~30nm；第一隔离层5的厚度为10~20nm；第二隔离层7的厚度为10~20nm；第二势垒层9的厚度为15~30nm。
所述的第一平面掺杂层4的浓度为1~2E12cm-2；第二平面掺杂层8浓度为1~2E12cm-2。
所述的接触层10厚度为10~30nm，掺杂浓度为1~2E19cm-3。
GaAs衬底上生长赝配高电子迁移晶体管半导体材料的方法，包括以下步骤：
1）在GaAs衬底1上生长GaAs缓冲层2；
2）在GaAs缓冲层2上生长第一势垒层3；
3）在第一势垒层3上生长第一平面掺杂层4；
4）在第一平面掺杂层4上生长第一隔离层5；
5）在第一隔离层5上生长沟道层6；
6）在沟道层6上生长第二隔离层7；
7）在第二隔离层7上生长第二平面掺杂层8；
8）在第二平面掺杂层8上生长第二势垒层9；
9）在第二势垒层9上生长接触层10。
所述的沟道层6的生长方法：首先生长AlGaAs/InGaAs超晶格结构I，然后生长InGaAs沟道II，最后生长AlGaAs/InGaAs超晶格结构III形成三角形势阱，所述的AlGaAs/InGaAs超晶格I厚度为0.5~1.5nm，周期为5~10；InGaAs沟道II厚度为2~5nm；超晶格III周期数和厚度与超晶格I相同只是生长顺序相反，即靠近隔离层先生长改为靠近势垒层先生长。
所述GaAs缓冲层2生长在GaAs衬底1的表面，GaAs缓冲层2厚度为300~500nm。
实施例1
1）选择半绝缘GaAs衬底，利用MBE技术进行生长；
2）在生长之前加热到400摄氏度，烘烤30分钟；
3）将衬底放入生长腔室，在As气氛保护下，升温至580摄氏度，除去氧化膜；迅速降温至560度生长GaAs缓冲层500nm，然后生长10nm AlGaAs势垒层；
4）生长完AlGaAs后生长平面掺杂层，采用Si掺杂，浓度为1E12cm-2 ；
5）生长完Si平面掺杂层后生长AlGaAs隔离层10nm；
6）生长完隔离层后生长AlGaAsAs/InGaAs超晶格，超晶格周期为0.5nm，共5个，In含量从20%，增加到30%；
7）生长超晶格后生长2nm厚InGaAs沟道；
8）生长完InGaAs沟道后生长AlGaAs/InGaAs超晶格，超晶格周期为0.5nm，共5个，In含量从30%减小到20%；
9）生长完沟道后，生长10nm AlGaAs隔离层，以及1E12cm-2平面掺杂层和15nmAlGaAs势垒层；
10）最后生长10nm GaAs接触层，掺杂浓度为2E18cm-3；
11）生长结束后降至室温。
实施例2
1）选择半绝缘GaAs衬底，利用MBE技术进行生长；
2）在生长之前加热到400摄氏度，烘烤30分钟；
3）将衬底放入生长腔室，在As气氛保护下，升温至580摄氏度，除去氧化膜；迅速降温至560摄氏度生长GaAs缓冲层500nm，然后生长15nm AlGaAs势垒层；
4）生长完AlGaAs后生长平面掺杂层，采用Si掺杂，浓度为1E12cm-2；
5）生长完Si平面掺杂层后生长AlGaAs隔离层15nm；
6）生长完隔离层后生长AlGaAsAs/InGaAs超晶格，超晶格周期为1nm，共10个，In含量从20%，增加到30%；
7）生长超晶格后生长2nm厚InGaAs沟道；
8）生长完InGaAs沟道后生长AlGaAs/InGaAs超晶格，超晶格周期为1nm，共10个，In含量从30%减小到20%；
9）生长完沟道后，生长15nm AlGaAs隔离层，以及1E12cm-2平面掺杂层和20nmAlGaAs势垒层；
10）最后生长10nm GaAs接触层，掺杂浓度为2E18cm-3；
11）生长结束后降至室温。
实施例3
1）选择半绝缘GaAs衬底，利用MBE技术进行生长；
2）在生长之前加热到400摄氏度，烘烤30分钟；
3）将衬底放入生长腔室，在As气氛保护下，升温至580摄氏度，除去氧化膜；迅速降温至560度生长GaAs缓冲层500nm，然后生长20nm AlGaAs势垒层；
4）生长完AlGaAs后生长平面掺杂层，采用Si掺杂，浓度为1E12cm-2；
5）生长完Si平面掺杂层后生长AlGaAs隔离层20nm；
6）生长完隔离层后生长AlGaAsAs/InGaAs超晶格，超晶格周期为1.5nm，共10个，In含量从20%，增加到30%；
7）生长超晶格后生长2nm厚InGaAs沟道；
8）生长完InGaAs沟道后生长AlGaAs/InGaAs超晶格，超晶格周期为1nm，共10个，In含量从30%减小到20%；
9）生长完沟道后，生长20nm AlGaAs隔离层，以及1E12cm-2平面掺杂层和30nmAlGaAs势垒层；
10）最后生长10nm GaAs接触层，掺杂浓度为2E18cm-3；
11）生长结束后降至室温。
实施例4
1）选择半绝缘GaAs衬底，利用MBE技术进行生长；
2）在生长之前加热到400摄氏度，烘烤30分钟；
3）将衬底放入生长腔室，在As气氛保护下，升温至580摄氏度，除去氧化膜；迅速降温至560度生长GaAs缓冲层500nm，然后生长30nm AlGaAs势垒层；
4）生长完AlGaAs后生长平面掺杂层，采用Si掺杂，浓度为1E12cm-2；
5）生长完Si平面掺杂层后生长AlGaAs隔离层15nm；
6）生长完隔离层后生长AlGaAsAs/InGaAs超晶格，超晶格周期为1nm，共5个，In含量从20%，增加到30%；
7）生长超晶格后生长2nm厚InGaAs沟道；
8）生长完InGaAs沟道后生长AlGaAs/InGaAs超晶格，超晶格周期为1nm，共10个，In含量从30%减小到20%；
9）生长完沟道后，生长150nm AlGaAs隔离层，以及1E12cm-2平面掺杂层和20nmAlGaAs势垒层；
10）最后生长10nm GaAs接触层，掺杂浓度为2E18cm-3；
11）生长结束后降至室温。
实施例5
1）选择半绝缘GaAs衬底，利用MBE技术进行生长；
2）在生长之前加热到400摄氏度，烘烤30分钟；
3）将衬底放入生长腔室，在As气氛保护下，升温至580摄氏度，除去氧化膜；迅速降温至560度生长GaAs缓冲层500nm，然后生长20nm AlGaAs势垒层；
4）生长完AlGaAs后生长平面掺杂层，采用Si掺杂，浓度为1E12cm-2；
5）生长完Si平面掺杂层后生长AlGaAs隔离层15nm；
6）生长完隔离层后生长AlGaAsAs/InGaAs超晶格，超晶格周期为1nm，共10个，In含量从20%，增加到30%；
7）生长超晶格后生长2nm厚InGaAs沟道；
8）生长完沟道后，生长150nm AlGaAs隔离层，以及1E12cm-2平面掺杂层和20nmAlGaAs势垒层；
9）最后生长10nm GaAs接触层，掺杂浓度为2E18cm-3；
10）生长结束后降至室温。

Claims (6)

1. GaAs衬底上生长赝配高电子迁移晶体管半导体材料的外延结构，其特征是包括GaAs衬底（1）、GaAs缓冲层（2）、第一势垒层（3）、第一平面掺杂层（4）、第一隔离层（5）、沟道层（6）、第二隔离层（7）、第二平面掺杂层（8）、第二势垒层（9）、接触层（10），其中GaAs衬底（1）上是GaAs缓冲层（2）；在GaAs缓冲层（2）上是第一势垒层（3）；第一势垒层（3）上是第一平面掺杂层（4）；第一平面掺杂层（4）上是第一隔离层（5）；第一隔离层（5）上是沟道层（6）；沟道层（6）上是第二隔离层（7）；第二隔离层（7）上是第二平面掺杂层（8）；第二平面掺杂层（8）上是第二势垒层（9）；第二势垒层（9）上是接触层（10）；
所述沟道层（6）的结构由下至上依次是超晶格结构I，InGaAs沟道II，超晶格结构III；其中超晶格结构I是交替生长的材料，其中In的组分逐渐增加，超晶格结构III是交替生长的材料，其周期数和厚度与超晶格结构I相同只是生长顺序相反。
2.根据权利要求1所述的GaAs衬底上生长赝配高电子迁移晶体管半导体材料的外延结构，其特征是所述的第一势垒层（3）厚度为15~30nm；第一隔离层（5）的厚度为10~20nm；第二隔离层（7）的厚度为10~20nm；第二势垒层（9）的厚度为15~30nm。
3.根据权利要求1所述的GaAs衬底上生长赝配高电子迁移晶体管半导体材料的外延结构，其特征是所述的第一平面掺杂层（4）的浓度为1~2E12cm-2；第二平面掺杂层（8）浓度为1~2E12cm-2。
4.根据权利要求1所述的GaAs衬底上生长赝配高电子迁移晶体管半导体材料的外延结构，其特征是所述的接触层（10）厚度为10~30nm，掺杂浓度为1~2E19cm-3。
5.根据权利要求1所述GaAs衬底上生长赝配高电子迁移晶体管半导体材料的外延结构，其特征是所述GaAs缓冲层（2）生长在GaAs衬底（1）的表面，GaAs缓冲层（2）厚度为300~500nm。
6.如权利要求1所述的GaAs衬底上生长赝配高电子迁移晶体管半导体材料外延结构的生长方法，其特征是包括以下步骤：
1）在GaAs衬底（1）生长GaAs缓冲层（2）；
2）在GaAs缓冲层（2）上生长第一势垒层（3）；
3）在第一势垒层（3）上生长第一平面掺杂层（4）；
4）在第一平面掺杂层（4）上生长第一隔离层（5）；
5）在第一隔离层（5）上生长沟道层（6）；
6）在沟道层（6）上生长第二隔离层（7）；
7）在第二隔离层（7）上生长第二平面掺杂层（8）；
8）在第二平面掺杂层（8）上生长第二势垒层（9）；
9）在第二势垒层（9）上生长接触层（10）。
CN201410000153.6A 2014-01-02 2014-01-02 GaAs衬底上生长赝配高电子迁移晶体管材料及方法 Active CN103779405B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410000153.6A CN103779405B (zh) 2014-01-02 2014-01-02 GaAs衬底上生长赝配高电子迁移晶体管材料及方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410000153.6A CN103779405B (zh) 2014-01-02 2014-01-02 GaAs衬底上生长赝配高电子迁移晶体管材料及方法

Publications (2)

Publication Number Publication Date
CN103779405A CN103779405A (zh) 2014-05-07
CN103779405B true CN103779405B (zh) 2017-03-29

Family

ID=50571457

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410000153.6A Active CN103779405B (zh) 2014-01-02 2014-01-02 GaAs衬底上生长赝配高电子迁移晶体管材料及方法

Country Status (1)

Country Link
CN (1) CN103779405B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104576727A (zh) * 2015-01-27 2015-04-29 南京国博电子有限公司 一种GaAs复合PHEMT-PIN的外延材料结构及其制备方法
CN114232085B (zh) * 2021-12-06 2024-02-06 中国电子科技集团公司第五十五研究所 一种在InP衬底上外延生长InGaAs的方法
CN115274826B (zh) * 2022-08-18 2023-06-27 上海新微半导体有限公司 赝配高电子迁移率晶体管、外延结构及制备方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504353A (en) * 1994-06-06 1996-04-02 Nec Corporation Field effect transistor
US5844261A (en) * 1997-06-03 1998-12-01 Lucent Technologies Inc. InAlGaP devices
US8350295B1 (en) * 2008-02-13 2013-01-08 Triquint Semiconductor, Inc. Device structure including high-thermal-conductivity substrate
TW201351508A (zh) * 2012-06-01 2013-12-16 Win Semiconductors Corp 偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構及其製程方法
CN103489898A (zh) * 2012-06-13 2014-01-01 三星电子株式会社 半导体器件以及在该半导体器件中使用的超晶格层

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253455B2 (en) * 2005-04-05 2007-08-07 Freescale Semiconductor, Inc. pHEMT with barrier optimized for low temperature operation

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5504353A (en) * 1994-06-06 1996-04-02 Nec Corporation Field effect transistor
US5844261A (en) * 1997-06-03 1998-12-01 Lucent Technologies Inc. InAlGaP devices
US8350295B1 (en) * 2008-02-13 2013-01-08 Triquint Semiconductor, Inc. Device structure including high-thermal-conductivity substrate
TW201351508A (zh) * 2012-06-01 2013-12-16 Win Semiconductors Corp 偽晶型高電子遷移率電晶體暨異質接面雙極電晶體磊晶改良結構及其製程方法
CN103489898A (zh) * 2012-06-13 2014-01-01 三星电子株式会社 半导体器件以及在该半导体器件中使用的超晶格层

Also Published As

Publication number Publication date
CN103779405A (zh) 2014-05-07

Similar Documents

Publication Publication Date Title
TWI707975B (zh) 半導體元件用磊晶基板、半導體元件以及半導體元件用磊晶基板之製造方法
CN111512451B (zh) 掩埋活化p-(Al,In)GaN层
US7915646B2 (en) Nitride semiconductor material, semiconductor element, and manufacturing method thereof
KR101180176B1 (ko) 화합물 반도체 장치 및 그 제조 방법
JP5117609B1 (ja) 窒化物半導体ウェーハ、窒化物半導体装置及び窒化物半導体結晶の成長方法
WO2017076117A1 (zh) 一种 led 外延结构及制作方法
US20140327012A1 (en) Hemt transistors consisting of (iii-b)-n wide bandgap semiconductors comprising boron
CN109802020A (zh) 一种GaN基发光二极管外延片及其制备方法
CN112599648B (zh) 基于h-BN的V型隧穿结LED外延结构及其制备方法
CN103779405B (zh) GaAs衬底上生长赝配高电子迁移晶体管材料及方法
JP6812333B2 (ja) 化合物半導体基板
Mohanty et al. N-polar GaN: Epitaxy, properties, and device applications
CN108352327B (zh) 半导体元件用外延基板、半导体元件和半导体元件用外延基板的制造方法
CN106025016B (zh) 一种发光二极管外延片及其制备方法
CN105098017A (zh) 基于c面蓝宝石衬底上N面黄光LED材料及其制作方法
CN108281514A (zh) 一种发光二极管外延片的制备方法
CN107887255B (zh) 一种高阻GaN薄膜外延生长的方法
CN105140365B (zh) 基于c面蓝宝石衬底上Ga极性黄光LED结构及其制作方法
US11588096B2 (en) Method to achieve active p-type layer/layers in III-nitrtde epitaxial or device structures having buried p-type layers
Miyoshi et al. MOVPE growth and characterization of high-Al-content AlGaN/GaN heterostructures on 100-mm-diameter sapphire substrates
KR101972045B1 (ko) 헤테로 구조 반도체 소자
JP2020009799A (ja) トンネル電界効果トランジスタ
JP2015103665A (ja) 窒化物半導体エピタキシャルウエハおよび窒化物半導体
US9287122B2 (en) Method for growing epitaxies of a chemical compound semiconductor
US9887317B2 (en) Light-emitting device and manufacturing method thereof

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant