JPH04199641A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04199641A JPH04199641A JP33122090A JP33122090A JPH04199641A JP H04199641 A JPH04199641 A JP H04199641A JP 33122090 A JP33122090 A JP 33122090A JP 33122090 A JP33122090 A JP 33122090A JP H04199641 A JPH04199641 A JP H04199641A
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Landscapes
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- Weting (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔目次〕
・概要
・産業上の利用分野
・従来の技術（第６図、第７図）
・発明が解決しようとする課題
・課題を解決するための手段
・作用
・実施例
■第１及び第２の実施例（第１図、第２図５第５図）
■第３及び第４の実施例（第３図、第４図）・発明の効
果 〔概要〕 半導体装置及びその製造方法に関し、更に詳しく言えば
、ｍ−Ｖ族化合物半導体にショットキゲートの形成され
た電界効果トランジスタ及びその製造方法に関し、 ドレイン飽和電流（Ｉｄｓｓ）のバラツキを低減するこ
とができる半導体装置及びその製造方法を提供すること
を目的とし、 半導体装置は、砒素（Ａｓ）元素を含む化合物半導体か
らなる動作層と、該動作層上のリン（Ｐ）元素を含む化
合物半導体からなる停止層と、該停止層上の砒素（Ａｓ
）元素を含む化合物半導体からなるコンタクト層とを有
し、前記コンタクト層及び前記停止層を貫通して設けら
れた開口部の底部の動作層にショットキ接合によるゲー
ト電極が形成され、前記開口部の周辺部のコンタクト層
にソース・ドレイン電極が形成されていることを含み構
成し、 半導体装１の製造方法は、砒素（Ａｓ）元素を含む化合
物半導体からなる動作層上に、リン（Ｐ）元素を含む化
合物半導体からなる停止層と、砒素（Ａｓ）元素を含む
化合物半導体からなるコンタクト層とを順次形成する工
程と、前記コンタクト層上に絶縁膜を形成した後、該絶
縁膜に第１及び第２の開口部を離隔して形成し、該第１
及び第２の開口部の底部にそれぞれ前記コンタクト層を
表出する工程と、前記第１及び第２の開口部の底部のコ
ンタクト層に接してそれぞれソース／ドレイン（Ｓ／Ｄ
）電極を形成する工程と、全面に耐エツチング性膜を形
成した後、前記第１の開口部と第２の開口部との間の絶
縁膜上の耐エツチング性膜に開口部を形成する工程と、
前記耐エツチング性膜の開口部を介して絶縁膜を選択的
にエツチングして第３の関口部を形成し、該第３の開口
部の底部にコンタクト層を表出する工程と、砒素（ＡＳ
）元素を含む化合物半導体を選択的にエツチングする第
１のエツチング液により前記耐エツチング性膜及び絶縁
膜をマスクとして前記表出したコンタクト層を選択的に
エツチングし、前記停止層を表出する工程と、リン（Ｐ
）元素を含む化合物半導体を選択的にエツチングする第
２のエツチング液により前記絶縁膜及びコンタクト層を
マスクとして前記表出した停止層を選択的にエツチング
し、前記動作層を表出する工程と、前記表出した動作層
に接してショットキ接合となるゲート電極を選択的に形
成する工程とを含み構成する。
果 〔概要〕 半導体装置及びその製造方法に関し、更に詳しく言えば
、ｍ−Ｖ族化合物半導体にショットキゲートの形成され
た電界効果トランジスタ及びその製造方法に関し、 ドレイン飽和電流（Ｉｄｓｓ）のバラツキを低減するこ
とができる半導体装置及びその製造方法を提供すること
を目的とし、 半導体装置は、砒素（Ａｓ）元素を含む化合物半導体か
らなる動作層と、該動作層上のリン（Ｐ）元素を含む化
合物半導体からなる停止層と、該停止層上の砒素（Ａｓ
）元素を含む化合物半導体からなるコンタクト層とを有
し、前記コンタクト層及び前記停止層を貫通して設けら
れた開口部の底部の動作層にショットキ接合によるゲー
ト電極が形成され、前記開口部の周辺部のコンタクト層
にソース・ドレイン電極が形成されていることを含み構
成し、 半導体装１の製造方法は、砒素（Ａｓ）元素を含む化合
物半導体からなる動作層上に、リン（Ｐ）元素を含む化
合物半導体からなる停止層と、砒素（Ａｓ）元素を含む
化合物半導体からなるコンタクト層とを順次形成する工
程と、前記コンタクト層上に絶縁膜を形成した後、該絶
縁膜に第１及び第２の開口部を離隔して形成し、該第１
及び第２の開口部の底部にそれぞれ前記コンタクト層を
表出する工程と、前記第１及び第２の開口部の底部のコ
ンタクト層に接してそれぞれソース／ドレイン（Ｓ／Ｄ
）電極を形成する工程と、全面に耐エツチング性膜を形
成した後、前記第１の開口部と第２の開口部との間の絶
縁膜上の耐エツチング性膜に開口部を形成する工程と、
前記耐エツチング性膜の開口部を介して絶縁膜を選択的
にエツチングして第３の関口部を形成し、該第３の開口
部の底部にコンタクト層を表出する工程と、砒素（ＡＳ
）元素を含む化合物半導体を選択的にエツチングする第
１のエツチング液により前記耐エツチング性膜及び絶縁
膜をマスクとして前記表出したコンタクト層を選択的に
エツチングし、前記停止層を表出する工程と、リン（Ｐ
）元素を含む化合物半導体を選択的にエツチングする第
２のエツチング液により前記絶縁膜及びコンタクト層を
マスクとして前記表出した停止層を選択的にエツチング
し、前記動作層を表出する工程と、前記表出した動作層
に接してショットキ接合となるゲート電極を選択的に形
成する工程とを含み構成する。
本発明は、半導体装置及びその製造方法に関し、更に詳
しく言えば、■−Ｖ族化合物半導体にショットキゲート
の形成された電界効果トランジスタ及びその製造方法に
関する。
しく言えば、■−Ｖ族化合物半導体にショットキゲート
の形成された電界効果トランジスタ及びその製造方法に
関する。
〔従来の技術］
■−■族化合物半導体は、Ｓｉに比較して電子の走行速
度が大きいため、■−Ｖ族化合物半導体に形成されたト
ランジスタは、より高い周波数での動作が可能である。
度が大きいため、■−Ｖ族化合物半導体に形成されたト
ランジスタは、より高い周波数での動作が可能である。
このため、衛星通信用など膨大な情報の通信用にＧａＡ
ｓ−ＦＥＴやＨＥＭＴと呼称される高電子移動度トラン
ジスタの需要が急増している。
ｓ−ＦＥＴやＨＥＭＴと呼称される高電子移動度トラン
ジスタの需要が急増している。
第６図（ｆ）は、ＧａＡｓ−ＭＥＳＦＥＴ （シぢット
キゲート電界効果トランジスタ）について説明する断面
図で、図中符号２は半絶縁性のＧａＡｓ基板１上に形成
された、ＦＥＴの電流が流れるｎ型のＧａＡｓ動作層、
３はショットキ接合からの空乏層の広がりを調整するこ
とによりＧａＡｓ動作層２を流れる電流を制御するゲー
ト電極、４ａ、４ｂはゲート電極３の両側のソース・ド
レイン（Ｓ／Ｄ）電極、５はゲート電極３と両側のＳ／
Ｄ！極との間にそれぞれ設けられた絶縁のためのＳｉ０
ｇ膜である。
キゲート電界効果トランジスタ）について説明する断面
図で、図中符号２は半絶縁性のＧａＡｓ基板１上に形成
された、ＦＥＴの電流が流れるｎ型のＧａＡｓ動作層、
３はショットキ接合からの空乏層の広がりを調整するこ
とによりＧａＡｓ動作層２を流れる電流を制御するゲー
ト電極、４ａ、４ｂはゲート電極３の両側のソース・ド
レイン（Ｓ／Ｄ）電極、５はゲート電極３と両側のＳ／
Ｄ！極との間にそれぞれ設けられた絶縁のためのＳｉ０
ｇ膜である。
このようなＧａＡｓ−ＦＥＴのＧａＡｓ動作層２はゲー
ト電極３下部のみＧａＡｓ動作層２の膜厚が薄く、Ｓ／
Ｄ電極４ａ、４ｂ下部のＧａＡｓ動作層２の膜厚は厚く
なっている。ゲート電極３下部のＧａＡｓ動作層２の膜
厚が薄くなっているのは、１ｄｓｓを所定の値にするた
めであり、Ｓ／ Ｄ Ｎ極４下部のＧａＡｓ動作ｌ１ｉ
２の膜厚が厚くなっているのは、Ｓ／Ｄ間のシリーズ抵
抗を低減するためである。ＩｄｓｓはＧａＡｓ−ＦＥＴ
の利得を決める重要な特性であり、全てのデバイスにつ
いてできるかぎりバラツキを小さくする必要がある。ま
た、シリーズ抵抗は、電力の変換効率の向上のため、で
きるだけ低い方がよいゆこのようなＧａＡｓ−ＭＥＳＦ
ＥＴを作成する場合、第６図（ａ）〜（ｆ）に示すよう
に、まず、半絶縁性のＧａＡｓ基板ｌ上に気相成長（Ｖ
ＰＥ）法などによりｎ型のＧａＡｓ動作層を形成し、更
に、ＧａＡｓ動作層２上にＳｉＯ□膜６を形成する（同
図（ａ））。
ト電極３下部のみＧａＡｓ動作層２の膜厚が薄く、Ｓ／
Ｄ電極４ａ、４ｂ下部のＧａＡｓ動作層２の膜厚は厚く
なっている。ゲート電極３下部のＧａＡｓ動作層２の膜
厚が薄くなっているのは、１ｄｓｓを所定の値にするた
めであり、Ｓ／ Ｄ Ｎ極４下部のＧａＡｓ動作ｌ１ｉ
２の膜厚が厚くなっているのは、Ｓ／Ｄ間のシリーズ抵
抗を低減するためである。ＩｄｓｓはＧａＡｓ−ＦＥＴ
の利得を決める重要な特性であり、全てのデバイスにつ
いてできるかぎりバラツキを小さくする必要がある。ま
た、シリーズ抵抗は、電力の変換効率の向上のため、で
きるだけ低い方がよいゆこのようなＧａＡｓ−ＭＥＳＦ
ＥＴを作成する場合、第６図（ａ）〜（ｆ）に示すよう
に、まず、半絶縁性のＧａＡｓ基板ｌ上に気相成長（Ｖ
ＰＥ）法などによりｎ型のＧａＡｓ動作層を形成し、更
に、ＧａＡｓ動作層２上にＳｉＯ□膜６を形成する（同
図（ａ））。
次いで、Ｓｉ０ｇ膜６に互いに離隔する開口部６ａ。
６ｂを形成して下地のＧａＡｓ動作層２を表出した後、
開口部６ａ、６ｂ底部のＧａＡｓ動作層２と接するよう
に開口部６ａ、６ｂ内にＳ／Ｄｔ極４ａ、４ｂを形成す
る（同図（ｂ））。
開口部６ａ、６ｂ底部のＧａＡｓ動作層２と接するよう
に開口部６ａ、６ｂ内にＳ／Ｄｔ極４ａ、４ｂを形成す
る（同図（ｂ））。
次に、全面にレジストＭ７を形成した後、Ｓ／Ｄ電極４
ａと４ｂとの間の５ｉＯｚｌｌ１６上のレジスト膜７に
開口部７ａを形成する（同図（Ｃ））。
ａと４ｂとの間の５ｉＯｚｌｌ１６上のレジスト膜７に
開口部７ａを形成する（同図（Ｃ））。
次いで、レジスト膜７の開口部７ａを介してＳ１０□膜
６をエツチング・除去し、開口部６Ｃを形成する（同図
（ｄ））。
６をエツチング・除去し、開口部６Ｃを形成する（同図
（ｄ））。
次に、レジスト膜７及びＳｉＯ□膜６をマスクとしてＨ
Ｆ／Ｈ２０□の混合液を用いたウェットエツチングによ
り開口部６Ｃの底部のＧａＡｓ動作層２を選択的にエツ
チングし、所定の膜厚のＧａＡｓ動作層２ａを残存する
（同図（ｅ））、このとき、ＧａＡｓ動作層２ａの残存
膜厚は、所望のＩｄｓｓによって異なる。次いで、所定
の膜厚のＧａＡｓ動作層２ａが得られたら、この上に／
ｌ膜３からなるゲート電極３を選択的に形成した後、レ
ジスト膜７を除去するとリフトオフによりレジスト膜７
上のＡｌ膜３も同時に除去される。これにより、ＧａＡ
ｓ動作層２ａとＡＩ膜（ゲート電極）３との間でショッ
トキ接合が形成されてＧａＡ ｓ −ＭＥ Ｓ Ｆ Ｅ
Ｔが完成する（同図（ｆ））。
Ｆ／Ｈ２０□の混合液を用いたウェットエツチングによ
り開口部６Ｃの底部のＧａＡｓ動作層２を選択的にエツ
チングし、所定の膜厚のＧａＡｓ動作層２ａを残存する
（同図（ｅ））、このとき、ＧａＡｓ動作層２ａの残存
膜厚は、所望のＩｄｓｓによって異なる。次いで、所定
の膜厚のＧａＡｓ動作層２ａが得られたら、この上に／
ｌ膜３からなるゲート電極３を選択的に形成した後、レ
ジスト膜７を除去するとリフトオフによりレジスト膜７
上のＡｌ膜３も同時に除去される。これにより、ＧａＡ
ｓ動作層２ａとＡＩ膜（ゲート電極）３との間でショッ
トキ接合が形成されてＧａＡ ｓ −ＭＥ Ｓ Ｆ Ｅ
Ｔが完成する（同図（ｆ））。
しかし、このようなＧａＡｓ−ＭＥＳＦＥＴの同一ウエ
バ内のＩｄｓｓの分布は、第６図（ｅ）に示すように、
ゲート電極３下のＧａＡｓ動作層２ａの膜厚をモニタし
ながら調整しているにも係わらず、ウェットエツチング
の不均一性等により：第７図に示すように、かなりの範
囲にわたってバラクいてしまう、このため、更なる歩留
りの向上が図れないという問題がある。
バ内のＩｄｓｓの分布は、第６図（ｅ）に示すように、
ゲート電極３下のＧａＡｓ動作層２ａの膜厚をモニタし
ながら調整しているにも係わらず、ウェットエツチング
の不均一性等により：第７図に示すように、かなりの範
囲にわたってバラクいてしまう、このため、更なる歩留
りの向上が図れないという問題がある。
本発明は、かかる従来の問題点に鑑みてなされたもので
、ドレイン飽和電流（Ｉｄｓｓ）のバラツキを低減する
ことができる半導体装置及びその製造方法を提供するこ
とを目的とするものである。
、ドレイン飽和電流（Ｉｄｓｓ）のバラツキを低減する
ことができる半導体装置及びその製造方法を提供するこ
とを目的とするものである。
〔課題を解決するための手段］
上記課題は、第１に、砒素（Ａ ｓ ）元素を含む化合
物半導体からなる動作層と、該動作層上のリン（Ｐ）元
素を含む化合物半導体からなる停止層と、該停止層上の
砒素（Ａ ｓ ）元素を含む化合物半導体からなるコン
タクト層とを有し、前記コンタクト層及び前記停止層を
貫通して設けられた開口部の底部の動作層にショットキ
接合を介してゲート電極が形成され、前記開口部の周辺
部のコンタクト層上にソース・ドレイン電極が形成され
ていることを特徴とする半導体装置によって達成され、 第２に、リン（Ｐ）元素を含む化合物半導体からなる動
作層と、該動作層上の砒素（Ａｓ）元素を含む化合物半
導体からなる停止層と、該停止層上のリン（Ｐ）元素を
含む化合物半導体からなるコンタクト層とを有し、前記
コンタクト層及び前記停止層を貫通して設けられた開口
部の底部の動作層にショットキ接合を介してゲート電極
が形成され、前記開口部の周辺部のコンタクト層上にソ
ース・ドレイン電極が形成されていることを特徴とする
半導体装置によって達成され、 第３に、砒素（Ａ ｓ ）元素を含む化合物半導体から
なる動作層と、該動作層上のリン（Ｐ）元素を含む化合
物半導体からなる停止層と、該停止層上の砒素（Ａ ｓ
）元素を含む化合物半導体からなるコンタクト層とを
有し、前記コンタクト層を貫通して設けられた開口部の
底部の停止層にショットキ接合を介してゲート電極が形
成され、前記開口部の周辺部のコンタクト層上にソース
・ドレイン電極が形成されていることを特徴とする半導
体装置によって達成され、 第４に、リン（Ｐ）元素を含む化合物半導体からなる動
作層と、該動作層上の砒素（Ａ ｓ ）元素を含む化合
物半導体からなる停止層と、該停止層上のリン（Ｐ）元
素を含む化合物半導体からなるコンタクト層とを有し、
前記コンタクト層を貫通して設けられた開口部の底部の
停止層にショットキ接合を介してゲート電極が形成され
、前記開口部の周辺部のコンタクト層上にソース・ドレ
イン電極が形成されていることを特徴とする半導体装置
によって達成され、 第５に、砒素（Ａｓ）元素を含む化合物半導体からなる
動作層上に、リン（Ｐ）元素を含む化合物半導体からな
る停止層と、砒素（Ａｓ）元素を含む化合物半導体から
なるコンタクト層とを順次形成する工程と、前記コンタ
クト層上に絶縁膜を形成した後、該絶縁膜に第１及び第
２の開口部を離隔して形成し、該第１及び第２の開口部
の底部にそれぞれ前記コンタクト層を表出する工程と、
前記第１及び第２の開口部の底部のコンタクト層に接し
てそれぞれソース／ドレイン（Ｓ／Ｄ）！極を形成する
工程と、全面に耐エツチング性膜を形成した後、前記第
１の開口部と第２の開口部との間の絶縁膜上の耐エツチ
ング性膜に開口部を形成する工程と、前記耐エツチング
性膜の開口部を介して絶縁膜を選択的にエツチングして
第３の開口部を形成し、該第３の開口部の底部にコンタ
クト層を表出する工程と、砒素（Ａｓ）元素を含む化合
物半導体を選択的にエツチングする第１のエツチング液
により前記耐エツチング性膜及び絶縁膜をマスクとして
前記表出したコンタクト層を選択的にエツチングし、前
記停止層を表出する工程と、リン（Ｐ）元素を含む化合
物半導体を選択的にエツチングする第２のエツチング液
により前記耐エツチング性膜、絶縁膜及びコンタクト層
をマスクとして前記表出した停止層を選択的にエッチン
グし、前記動作層を表出する工程と、前記前記表出した
動作層の表面にゲート電極を選択的に形成するとともに
該ゲート電極と前記動作層との接触部にショットキ接合
を形成する工程とを有する半導体装置の製造方法によっ
て達成され、第６に、リン（Ｐ）元素を含む化合物半導
体からなる動作層上に、砒素（Ａｓ）元素を含む化合物
半導体からなる停止層と、リン（Ｐ）元素を含む化合物
半導体からなるコンタクト層とを順次形成する工程と、
前記コンタクト層上に絶縁膜を形成した後、該絶縁膜に
第１及び第２の開口部を離隔して形成し、該第１及び第
２の開口部の底部にそれぞれ前記コンタクト層を表出す
る工程と、前記第１及び第２の開口部の底部のコンタク
ト層に接してそれぞれソース／ドレイン（Ｓ／Ｄ）電極
を形成する工程と、全面に耐エツチング性膜を形成した
後、前記第１の開口部と第２の開口部との間の絶縁膜上
の耐エツチング性膜に開口部を形成する工程と、前記耐
エッチング性膜の開口部を介して絶縁膜を選択的にエツ
チングして第３の開口部を形成し、該第３の開口部の底
部にコンタクト層を表出する工程と、前記第２のエツチ
ング液により前記耐エツチング性膜及び絶縁膜をマスク
として前記表出したコンタクト層を選択的にエツチング
し、前記停止層を表出する工程と、前記第１のエツチン
グ液により前記耐エツチング性膜、絶縁膜及びコンタク
ト層をマスクとして前記表出した停止層を選択的にエツ
チングし、前記動作層を表出する工程と、前記表出した
動作層の表面にゲート電極を選択的に形成するとともに
該ゲー）１１極と前記動作層との接触部にシｇｙ）キ接
合を形成する工程とを有する半導体装置の製造方法によ
って達成され、 第７に、砒素（Ａｓ）元素を含む化合物半導体からなる
動作層上に、リン（Ｐ）元素を含む化合物半導体からな
る停止層と、砒素（Ａｓ）元素を含む化合物半導体から
なるコンタクト層とを順次形成する工程と、前記コンタ
クト層上に絶縁膜を形成した後、該絶縁膜に第１及び第
２の開口部を離隔して形成し、該第１及び第２の開口部
の底部にそれぞれ前記コンタクト層を表出する工程と、
前記第１及び第２の開口部の底部のコンタクト層に接し
てそれぞれソース／ドレイン（Ｓ／Ｄ）！極を形成する
工程と、前記第１の開口部と第２の開口部との間の絶縁
膜に第３の開口部を形成し、該第３の開口部の底部にコ
ンタクト層を表出する工程と、前記第１のエツチング液
により前記絶縁膜をマスクとして前記表出したコンタク
ト層を選択的にエツチングし、前記停止層を表出する工
程と、前記表出した停止層の表面にゲート電極を選択的
に形成するとともに該ゲート電極と前記動作層との接触
部にショットキ接合を形成する工程とを有する半導体装
置の製造方法によって達成され、第８に、リン（Ｐ）元
素を含む化合物半導体からなる動作層上に、砒素（Ａ
ｓ ）元素を含む化合初手導体からなる停止層と、リン
（Ｐ）元素を含む化合物半導体からなるコンタクト層と
を順次形成する工程と、前記コンタクト層上に絶縁膜を
形成した後、該絶縁膜に第１及び第２の開口部を離隔し
て形成し、該第１及び第２の開口部の底部にそれぞれ前
記コンタクト層を表出する工程と、前記第１及び第２の
開口部の底部のコンタクト層に接してそれぞれソース／
ドレイン（Ｓ／Ｄ）電極を形成する工程と、前記第１の
開口部と第２の開口部との間の絶縁膜に第３の開口部を
形成し、該第３の開口部の底部にコンタクト層を表出す
る工程と、前記第２のエツチング液により前記絶縁膜を
マスクとして前記表出したコンタクト層を選択的にエツ
チングし、前記停止層を表出する工程と、前記表出した
停止層の表面にゲート電極を選択的に形成するとともに
該ゲート電極と前記動作層との接触部にショットキ接合
を形成する工程とを有する半導体装置の製造方法によっ
て達成され、第９に、前記リン（Ｐ）元素を含む化合物
半導体がＩｎＰ又はＩｎＧａＰからなる化合物半導体で
あり、前記砒素（Ａｓ）元素を含む化合物半導体がＣｒ
ａＡｓ、ＩｎＧａＡｓ或いはＡｌＧａＡｓであることを
特徴とする第１の発明〜第４の発明に記載の半導体装置
によって達成され、第１Ｏに、前記リン（Ｐ）元素を含
む化合物半導体がＩｎＰ又はＩ ｎＧａ Ｐからなる化
合物半導体であり、前記砒素（Ａ ｓ ）元素を含む化
合物半導体がＧａＡｓ、ＩｎＧａＡｓ或いはＡ １．
Ｇ ａ ＡＳであり、かつ第１のエツチング液がフッ酸
（ＨＦ）を含む溶液であり、第２のエツチング液が塩酸
（ＨＣＩ）を含む溶液であることを特徴とする第５の発
明〜第８の発明に記載の半導体装置の製造方法によって
達成される。
物半導体からなる動作層と、該動作層上のリン（Ｐ）元
素を含む化合物半導体からなる停止層と、該停止層上の
砒素（Ａ ｓ ）元素を含む化合物半導体からなるコン
タクト層とを有し、前記コンタクト層及び前記停止層を
貫通して設けられた開口部の底部の動作層にショットキ
接合を介してゲート電極が形成され、前記開口部の周辺
部のコンタクト層上にソース・ドレイン電極が形成され
ていることを特徴とする半導体装置によって達成され、 第２に、リン（Ｐ）元素を含む化合物半導体からなる動
作層と、該動作層上の砒素（Ａｓ）元素を含む化合物半
導体からなる停止層と、該停止層上のリン（Ｐ）元素を
含む化合物半導体からなるコンタクト層とを有し、前記
コンタクト層及び前記停止層を貫通して設けられた開口
部の底部の動作層にショットキ接合を介してゲート電極
が形成され、前記開口部の周辺部のコンタクト層上にソ
ース・ドレイン電極が形成されていることを特徴とする
半導体装置によって達成され、 第３に、砒素（Ａ ｓ ）元素を含む化合物半導体から
なる動作層と、該動作層上のリン（Ｐ）元素を含む化合
物半導体からなる停止層と、該停止層上の砒素（Ａ ｓ
）元素を含む化合物半導体からなるコンタクト層とを
有し、前記コンタクト層を貫通して設けられた開口部の
底部の停止層にショットキ接合を介してゲート電極が形
成され、前記開口部の周辺部のコンタクト層上にソース
・ドレイン電極が形成されていることを特徴とする半導
体装置によって達成され、 第４に、リン（Ｐ）元素を含む化合物半導体からなる動
作層と、該動作層上の砒素（Ａ ｓ ）元素を含む化合
物半導体からなる停止層と、該停止層上のリン（Ｐ）元
素を含む化合物半導体からなるコンタクト層とを有し、
前記コンタクト層を貫通して設けられた開口部の底部の
停止層にショットキ接合を介してゲート電極が形成され
、前記開口部の周辺部のコンタクト層上にソース・ドレ
イン電極が形成されていることを特徴とする半導体装置
によって達成され、 第５に、砒素（Ａｓ）元素を含む化合物半導体からなる
動作層上に、リン（Ｐ）元素を含む化合物半導体からな
る停止層と、砒素（Ａｓ）元素を含む化合物半導体から
なるコンタクト層とを順次形成する工程と、前記コンタ
クト層上に絶縁膜を形成した後、該絶縁膜に第１及び第
２の開口部を離隔して形成し、該第１及び第２の開口部
の底部にそれぞれ前記コンタクト層を表出する工程と、
前記第１及び第２の開口部の底部のコンタクト層に接し
てそれぞれソース／ドレイン（Ｓ／Ｄ）！極を形成する
工程と、全面に耐エツチング性膜を形成した後、前記第
１の開口部と第２の開口部との間の絶縁膜上の耐エツチ
ング性膜に開口部を形成する工程と、前記耐エツチング
性膜の開口部を介して絶縁膜を選択的にエツチングして
第３の開口部を形成し、該第３の開口部の底部にコンタ
クト層を表出する工程と、砒素（Ａｓ）元素を含む化合
物半導体を選択的にエツチングする第１のエツチング液
により前記耐エツチング性膜及び絶縁膜をマスクとして
前記表出したコンタクト層を選択的にエツチングし、前
記停止層を表出する工程と、リン（Ｐ）元素を含む化合
物半導体を選択的にエツチングする第２のエツチング液
により前記耐エツチング性膜、絶縁膜及びコンタクト層
をマスクとして前記表出した停止層を選択的にエッチン
グし、前記動作層を表出する工程と、前記前記表出した
動作層の表面にゲート電極を選択的に形成するとともに
該ゲート電極と前記動作層との接触部にショットキ接合
を形成する工程とを有する半導体装置の製造方法によっ
て達成され、第６に、リン（Ｐ）元素を含む化合物半導
体からなる動作層上に、砒素（Ａｓ）元素を含む化合物
半導体からなる停止層と、リン（Ｐ）元素を含む化合物
半導体からなるコンタクト層とを順次形成する工程と、
前記コンタクト層上に絶縁膜を形成した後、該絶縁膜に
第１及び第２の開口部を離隔して形成し、該第１及び第
２の開口部の底部にそれぞれ前記コンタクト層を表出す
る工程と、前記第１及び第２の開口部の底部のコンタク
ト層に接してそれぞれソース／ドレイン（Ｓ／Ｄ）電極
を形成する工程と、全面に耐エツチング性膜を形成した
後、前記第１の開口部と第２の開口部との間の絶縁膜上
の耐エツチング性膜に開口部を形成する工程と、前記耐
エッチング性膜の開口部を介して絶縁膜を選択的にエツ
チングして第３の開口部を形成し、該第３の開口部の底
部にコンタクト層を表出する工程と、前記第２のエツチ
ング液により前記耐エツチング性膜及び絶縁膜をマスク
として前記表出したコンタクト層を選択的にエツチング
し、前記停止層を表出する工程と、前記第１のエツチン
グ液により前記耐エツチング性膜、絶縁膜及びコンタク
ト層をマスクとして前記表出した停止層を選択的にエツ
チングし、前記動作層を表出する工程と、前記表出した
動作層の表面にゲート電極を選択的に形成するとともに
該ゲー）１１極と前記動作層との接触部にシｇｙ）キ接
合を形成する工程とを有する半導体装置の製造方法によ
って達成され、 第７に、砒素（Ａｓ）元素を含む化合物半導体からなる
動作層上に、リン（Ｐ）元素を含む化合物半導体からな
る停止層と、砒素（Ａｓ）元素を含む化合物半導体から
なるコンタクト層とを順次形成する工程と、前記コンタ
クト層上に絶縁膜を形成した後、該絶縁膜に第１及び第
２の開口部を離隔して形成し、該第１及び第２の開口部
の底部にそれぞれ前記コンタクト層を表出する工程と、
前記第１及び第２の開口部の底部のコンタクト層に接し
てそれぞれソース／ドレイン（Ｓ／Ｄ）！極を形成する
工程と、前記第１の開口部と第２の開口部との間の絶縁
膜に第３の開口部を形成し、該第３の開口部の底部にコ
ンタクト層を表出する工程と、前記第１のエツチング液
により前記絶縁膜をマスクとして前記表出したコンタク
ト層を選択的にエツチングし、前記停止層を表出する工
程と、前記表出した停止層の表面にゲート電極を選択的
に形成するとともに該ゲート電極と前記動作層との接触
部にショットキ接合を形成する工程とを有する半導体装
置の製造方法によって達成され、第８に、リン（Ｐ）元
素を含む化合物半導体からなる動作層上に、砒素（Ａ
ｓ ）元素を含む化合初手導体からなる停止層と、リン
（Ｐ）元素を含む化合物半導体からなるコンタクト層と
を順次形成する工程と、前記コンタクト層上に絶縁膜を
形成した後、該絶縁膜に第１及び第２の開口部を離隔し
て形成し、該第１及び第２の開口部の底部にそれぞれ前
記コンタクト層を表出する工程と、前記第１及び第２の
開口部の底部のコンタクト層に接してそれぞれソース／
ドレイン（Ｓ／Ｄ）電極を形成する工程と、前記第１の
開口部と第２の開口部との間の絶縁膜に第３の開口部を
形成し、該第３の開口部の底部にコンタクト層を表出す
る工程と、前記第２のエツチング液により前記絶縁膜を
マスクとして前記表出したコンタクト層を選択的にエツ
チングし、前記停止層を表出する工程と、前記表出した
停止層の表面にゲート電極を選択的に形成するとともに
該ゲート電極と前記動作層との接触部にショットキ接合
を形成する工程とを有する半導体装置の製造方法によっ
て達成され、第９に、前記リン（Ｐ）元素を含む化合物
半導体がＩｎＰ又はＩｎＧａＰからなる化合物半導体で
あり、前記砒素（Ａｓ）元素を含む化合物半導体がＣｒ
ａＡｓ、ＩｎＧａＡｓ或いはＡｌＧａＡｓであることを
特徴とする第１の発明〜第４の発明に記載の半導体装置
によって達成され、第１Ｏに、前記リン（Ｐ）元素を含
む化合物半導体がＩｎＰ又はＩ ｎＧａ Ｐからなる化
合物半導体であり、前記砒素（Ａ ｓ ）元素を含む化
合物半導体がＧａＡｓ、ＩｎＧａＡｓ或いはＡ １．
Ｇ ａ ＡＳであり、かつ第１のエツチング液がフッ酸
（ＨＦ）を含む溶液であり、第２のエツチング液が塩酸
（ＨＣＩ）を含む溶液であることを特徴とする第５の発
明〜第８の発明に記載の半導体装置の製造方法によって
達成される。
本発明の半導体装置の製造方法においては、砒素（Ａｓ
）元素を含む化合物半導体層を選択的にエツチング可能
な第１のエツチング液として、例えばフッ酸（ＨＦ）を
含む溶液を用い、リン（Ｐ）元素を含む化合物半導体層
を選択的にエツチング可能な第２のエツチング液として
、例えば塩酸（ＨＣＩ）を含む溶液を用いている。
）元素を含む化合物半導体層を選択的にエツチング可能
な第１のエツチング液として、例えばフッ酸（ＨＦ）を
含む溶液を用い、リン（Ｐ）元素を含む化合物半導体層
を選択的にエツチング可能な第２のエツチング液として
、例えば塩酸（ＨＣＩ）を含む溶液を用いている。
ところで、フン＃（ＨＦ）は、砒素（Ａｓ）元素を含む
化合物半導体に対してＡｓＦ、という反応生成物を形成
することにより砒素（Ａｓ）元素を含む化合物半導体を
エツチングするが、リン（Ｐ）元素を含む化合物半導体
をエツチングしない。一方、塩酸（）（ＣＩ）は、リン
（Ｐ）元素を含む化合物半導体に対してＰＣｌｌという
反応生成物を形成することによりリン（Ｐ）元素を含む
化合物半導体をエツチングするが、砒素（Ａｓ）元素を
含む化合物半導体をエツチングしない。
化合物半導体に対してＡｓＦ、という反応生成物を形成
することにより砒素（Ａｓ）元素を含む化合物半導体を
エツチングするが、リン（Ｐ）元素を含む化合物半導体
をエツチングしない。一方、塩酸（）（ＣＩ）は、リン
（Ｐ）元素を含む化合物半導体に対してＰＣｌｌという
反応生成物を形成することによりリン（Ｐ）元素を含む
化合物半導体をエツチングするが、砒素（Ａｓ）元素を
含む化合物半導体をエツチングしない。
従って、砒素（Ａｓ）元素を含む化合物半導体層と、リ
ン（Ｐ）元素を含む化合物半導体層とを、交互に予め形
成することにより、ゲート電極が形成される停止層や動
作層を表出するため上記コンタクト層や停止層のうちい
ずれか特定の層をエツチングしようとする場合、特定の
層の直下の停止層や動作層がエツチングされるのを防止
することができる。
ン（Ｐ）元素を含む化合物半導体層とを、交互に予め形
成することにより、ゲート電極が形成される停止層や動
作層を表出するため上記コンタクト層や停止層のうちい
ずれか特定の層をエツチングしようとする場合、特定の
層の直下の停止層や動作層がエツチングされるのを防止
することができる。
二のような交互に形成する層として、例えば、■砒素（
Ａｓ）元素を含む化合物半導体からなる動作層／リン（
Ｐ）元素を含む化合物半導体からなる停止層／砒素（Ａ
ｓ）元素を含む化合物半導体からなるコンタクト層、又
は、 ■リン（Ｐ）元素を含む化合物半導体からなる動作層／
砒素（Ａｓ）元素を含む化合物半導体からなる停止層／
リン（Ｐ）元素を含む化合物半導体からなるコンタクト
層が揚げられる。
Ａｓ）元素を含む化合物半導体からなる動作層／リン（
Ｐ）元素を含む化合物半導体からなる停止層／砒素（Ａ
ｓ）元素を含む化合物半導体からなるコンタクト層、又
は、 ■リン（Ｐ）元素を含む化合物半導体からなる動作層／
砒素（Ａｓ）元素を含む化合物半導体からなる停止層／
リン（Ｐ）元素を含む化合物半導体からなるコンタクト
層が揚げられる。
このため、ゲート電極が形成される動作層、又は停止層
の膜厚を予め所定の膜厚で形成しておくことによりウェ
ハ内で膜厚の均一な動作層等を残存することができる。
の膜厚を予め所定の膜厚で形成しておくことによりウェ
ハ内で膜厚の均一な動作層等を残存することができる。
また、本発明の半導体装置によれば、動作層や停止層が
薄くなってもＳ／Ｄ電極の下にコンタクト層が介在して
いるので、必要な大きさの電流通路を確保することがで
き、Ｓ／Ｄ電極間のシリーズ抵抗を小さく保持すること
ができる。しかも、上記の半導体装１の製造方法が適用
でき、ウェハ内で膜厚の均一な動作層等を残存すること
ができるので、動作層を流れる電流、例えばＩｄｓｓの
ウェハ内分布の均一なＭＥＳＦＥＴを得ることができる
。
薄くなってもＳ／Ｄ電極の下にコンタクト層が介在して
いるので、必要な大きさの電流通路を確保することがで
き、Ｓ／Ｄ電極間のシリーズ抵抗を小さく保持すること
ができる。しかも、上記の半導体装１の製造方法が適用
でき、ウェハ内で膜厚の均一な動作層等を残存すること
ができるので、動作層を流れる電流、例えばＩｄｓｓの
ウェハ内分布の均一なＭＥＳＦＥＴを得ることができる
。
以下、図面を参照しながら本発明の実施例について説明
する。
する。
■第１及び第２の実施例
第１図（ａ）〜（ｉ）は、本発明の第１の実施例のＧａ
Ａｓ−ＭＥＳＦＥＴの作成方法について説明する断面図
である。なお、この方法により作成されるＧａＡｓ−Ｍ
ＥＳＦＥＴが第１の発明の実施例のＧａＡｓ−ＭＥＳＦ
ＥＴに相当する。
Ａｓ−ＭＥＳＦＥＴの作成方法について説明する断面図
である。なお、この方法により作成されるＧａＡｓ−Ｍ
ＥＳＦＥＴが第１の発明の実施例のＧａＡｓ−ＭＥＳＦ
ＥＴに相当する。
まず、半絶縁性のＧａＡｓ基板９上に気相成長（ＶＰＥ
）法などによりｎ型不純物濃度１×１０”ａｔｏｍｓ
／ ｃ ｍ３．膜厚約１５００人のＧａＡｓ動作層１０
と、ｎ型不純物濃度Ｉ Ｘ １０ ”ａｔｏ蒙ｓ／ｃｍ
３を有する、膜厚約５０人のＩｎＧａＰ停止層１１と、
ＩｎＧａＰ停止層１１上のｎ型不純物濃度Ｉ Ｘ １０
”ａｔｏｍｓ ／ ｃ ｍ’を有する、膜厚約２００
０人のＧａＡｓコンタクト層１２とを順次形成する（同
図（ａ））、なお、Ｇ ａ Ａ、 ｓ動作層１０の膜厚
によりＩｄｓｓの値が決まるので、実施例の場合、［ｄ
ｓｓ約５０ｍＡ／２００μｍ幅又は、２５０ｍＡ／１■
幅が得られるように、膜厚約１５００人にて形成されて
いる。次いで、ＧａＡｓコンタクト層１２上にＣＶＤ法
により膜厚約４０００人の３１０□膜１３を形成する（
同図（ｂ））。
）法などによりｎ型不純物濃度１×１０”ａｔｏｍｓ
／ ｃ ｍ３．膜厚約１５００人のＧａＡｓ動作層１０
と、ｎ型不純物濃度Ｉ Ｘ １０ ”ａｔｏ蒙ｓ／ｃｍ
３を有する、膜厚約５０人のＩｎＧａＰ停止層１１と、
ＩｎＧａＰ停止層１１上のｎ型不純物濃度Ｉ Ｘ １０
”ａｔｏｍｓ ／ ｃ ｍ’を有する、膜厚約２００
０人のＧａＡｓコンタクト層１２とを順次形成する（同
図（ａ））、なお、Ｇ ａ Ａ、 ｓ動作層１０の膜厚
によりＩｄｓｓの値が決まるので、実施例の場合、［ｄ
ｓｓ約５０ｍＡ／２００μｍ幅又は、２５０ｍＡ／１■
幅が得られるように、膜厚約１５００人にて形成されて
いる。次いで、ＧａＡｓコンタクト層１２上にＣＶＤ法
により膜厚約４０００人の３１０□膜１３を形成する（
同図（ｂ））。
次に、５ｉｆ２膜１３に互いに離隔するコンタクトホー
ル（第Ｉ及び第２の開口部）１３ａ、１３ｂを形成して
下地のＧａＡｓコンタクト層１２を表出した後、コンタ
クトホール１３ａ、１３ｂ底部のＧａＡｓコンタクト層
１２と接するようにコンタクトホール１３ａ、１３ｂを
埋めてＡ ｕ Ｇ ｅ ／ Ｎ ｊからなるＳ／Ｄ電極
１４ａ、１４ｂを形成する（同図（ｃ））。
ル（第Ｉ及び第２の開口部）１３ａ、１３ｂを形成して
下地のＧａＡｓコンタクト層１２を表出した後、コンタ
クトホール１３ａ、１３ｂ底部のＧａＡｓコンタクト層
１２と接するようにコンタクトホール１３ａ、１３ｂを
埋めてＡ ｕ Ｇ ｅ ／ Ｎ ｊからなるＳ／Ｄ電極
１４ａ、１４ｂを形成する（同図（ｃ））。
次いで、全面にレジストＷＩ（耐エツチング性膜）３１
を形成した後、Ｓ／Ｄ電極１４ａと１４ｂとの間の５ｔ
Ｏ２膜１３上のレジスト膜３１に開口部３１ａを形成す
る（同図（ｄ））。
を形成した後、Ｓ／Ｄ電極１４ａと１４ｂとの間の５ｔ
Ｏ２膜１３上のレジスト膜３１に開口部３１ａを形成す
る（同図（ｄ））。
次いで、レジスト膜３１の開口部３１ａを介してＨＦの
水溶液を用いたウェットエツチングによりＳｉＯ□膜１
３をエツチング・除去し、開口部１３ｃを形成する（同
図（ｅ））。
水溶液を用いたウェットエツチングによりＳｉＯ□膜１
３をエツチング・除去し、開口部１３ｃを形成する（同
図（ｅ））。
次に、レジスト膜３１及びＳｉＯ２膜１３をマスクとし
テＨＦ ／ Ｈ２０Ｘ ／ Ｈ２０（容積比１／６゜／
１２００）の混合液を用いたウェットエ、７チングによ
り開口部１３ｃの底部のＧａＡｓコンタクト層１２を選
択的にエツチングして開口部１２ａを形成する。このと
き、フッｆｓ（ＨＦ）は、砒素（Ａｓ）元素を含むＧａ
Ａｓに対してＡｓ Ｆ、という反応生成物を形成するこ
とによりＧａＡｓコンタクト層１２をエツチングするが
、ＧａＡｓコンタクト層１２下地のリン（Ｐ）元素を含
むＩ ｎＧａ Ｐ停止層１１をエツチングしない（同図
（ｆ））。
テＨＦ ／ Ｈ２０Ｘ ／ Ｈ２０（容積比１／６゜／
１２００）の混合液を用いたウェットエ、７チングによ
り開口部１３ｃの底部のＧａＡｓコンタクト層１２を選
択的にエツチングして開口部１２ａを形成する。このと
き、フッｆｓ（ＨＦ）は、砒素（Ａｓ）元素を含むＧａ
Ａｓに対してＡｓ Ｆ、という反応生成物を形成するこ
とによりＧａＡｓコンタクト層１２をエツチングするが
、ＧａＡｓコンタクト層１２下地のリン（Ｐ）元素を含
むＩ ｎＧａ Ｐ停止層１１をエツチングしない（同図
（ｆ））。
次イテ、し’；ストＭ３１ 、 ＳｒＣｈＭ Ｉ ３及
ヒＧ ａＡｓコンタクト層１２をマスクとしてＨＣＩ／
Ｈ２０（容積比１／１）の混合液を用いたウェットエツ
チングにより開口部１２ａ底部のＩｎＧａＰ停止層】１
を選択的にエツチングする。このとき、ＭＣＩは、リン
（Ｐ）元素を含むＩｎＧａＰ停止層ＩＩに対してＰＣ７
！３という反応生成物を形成することによりＩｎＧａＰ
停止層１１をエツチングするが、ＩｎＧａＰ停止層１１
下地の砒素（ＡＳ）元素を含むＧａＡｓ動作層１０をエ
ツチングしない。従って、ＧａＡｓ動作層１０は形成時
のまま残存し、所定の膜厚を有する（同図（ｇ））。
ヒＧ ａＡｓコンタクト層１２をマスクとしてＨＣＩ／
Ｈ２０（容積比１／１）の混合液を用いたウェットエツ
チングにより開口部１２ａ底部のＩｎＧａＰ停止層】１
を選択的にエツチングする。このとき、ＭＣＩは、リン
（Ｐ）元素を含むＩｎＧａＰ停止層ＩＩに対してＰＣ７
！３という反応生成物を形成することによりＩｎＧａＰ
停止層１１をエツチングするが、ＩｎＧａＰ停止層１１
下地の砒素（ＡＳ）元素を含むＧａＡｓ動作層１０をエ
ツチングしない。従って、ＧａＡｓ動作層１０は形成時
のまま残存し、所定の膜厚を有する（同図（ｇ））。
次に、露出するＧａＡｓ動作層１ｏ上にＡｆ膜１５から
なるゲート電極１５を選択的に形成した（同図（ｈ））
後、レジスト膜３１を除去すると、レジスト膜３１上の
Ａｌ膜１５はリフトオフにより除去される。これにより
、ＧａＡｓ動作ＮＩ。
なるゲート電極１５を選択的に形成した（同図（ｈ））
後、レジスト膜３１を除去すると、レジスト膜３１上の
Ａｌ膜１５はリフトオフにより除去される。これにより
、ＧａＡｓ動作ＮＩ。
と／ｌ膜１５との間でショットキ接合が形成されてＧａ
Ａｓ−ＭＥＳＦＥＴが完成する（同図（ｉ））。
Ａｓ−ＭＥＳＦＥＴが完成する（同図（ｉ））。
以上のようにして作成されたＧａＡｓ−ＭＥＳＦＥＴは
、ＧａＡｓ動作層１ｏとＡｒ１膜（ゲート電極）１５と
の間で約０．６５Ｖのバリアハイドを有するショットキ
接合を有し、ゲート電極１５に逆バイアスを印加してこ
のショットキ接合の空乏層の広がりを制御することによ
りドレイン電流を制御することができる。また、所定の
１ｄｓｓを得るためにＧａＡｓ動作層１０やＩｎＧａＰ
停止層１１が薄くなっても、Ｓ／Ｄ電極１４ａ、１４ｂ
の下には厚い膜厚のＧａＡｓコンタクト層１２が形成さ
れているので、必要な大きさの電流通路を確保すること
ができ、Ｓ／Ｄ電極１４ａと１４ｂとの間のシリーズ抵
抗を小さく保持することができる。
、ＧａＡｓ動作層１ｏとＡｒ１膜（ゲート電極）１５と
の間で約０．６５Ｖのバリアハイドを有するショットキ
接合を有し、ゲート電極１５に逆バイアスを印加してこ
のショットキ接合の空乏層の広がりを制御することによ
りドレイン電流を制御することができる。また、所定の
１ｄｓｓを得るためにＧａＡｓ動作層１０やＩｎＧａＰ
停止層１１が薄くなっても、Ｓ／Ｄ電極１４ａ、１４ｂ
の下には厚い膜厚のＧａＡｓコンタクト層１２が形成さ
れているので、必要な大きさの電流通路を確保すること
ができ、Ｓ／Ｄ電極１４ａと１４ｂとの間のシリーズ抵
抗を小さく保持することができる。
以上のような第１の実施例の製造方法によれば、ＧａＡ
ｓ動作層１０ ／ Ｉ ｎ Ｇ ａ Ｐ停止層１１／Ｇ
ａＡｓコンタクト層１２というように、砒素（ＡＳ）元
素を含む化合物半導体の層とリン（Ｐ）元素を含む化合
物半導体の層とを交互に予め形成し、砒素（Ａｓ）元素
又はリン（Ｐ）元素とのみ反応するＨＦ又はＨＣＩを含
む選択エツチング液により、特定の層のみを選択的にエ
ツチングしているので、ゲート電極１５が形成されるＧ
ａＡｓ動作層１０を表出するため上記ＧａＡｓコンタク
ト層１２やＴ ｎＧａ Ｐ停止層１１をエツチングする
際、ＧａＡｓ動作層ＩＯがエツチングされるのを防止す
ることができる。このため、ゲートＷｉ１５が形成され
るＧａＡｓ動作層ｌＯの膜厚を予め所定の膜厚で形成し
ておくことによりウェハ内で膜厚の均一な動作層ＩＯを
残存することができる。これにより、第５図に示すよう
に、ウェハ内でＩｄＳＳのバラツキを小さくすることが
できる。なお、第５図は、１００素子の試料のｌｄｓｓ
（ｍＡ）の相対度数分布を示す。
ｓ動作層１０ ／ Ｉ ｎ Ｇ ａ Ｐ停止層１１／Ｇ
ａＡｓコンタクト層１２というように、砒素（ＡＳ）元
素を含む化合物半導体の層とリン（Ｐ）元素を含む化合
物半導体の層とを交互に予め形成し、砒素（Ａｓ）元素
又はリン（Ｐ）元素とのみ反応するＨＦ又はＨＣＩを含
む選択エツチング液により、特定の層のみを選択的にエ
ツチングしているので、ゲート電極１５が形成されるＧ
ａＡｓ動作層１０を表出するため上記ＧａＡｓコンタク
ト層１２やＴ ｎＧａ Ｐ停止層１１をエツチングする
際、ＧａＡｓ動作層ＩＯがエツチングされるのを防止す
ることができる。このため、ゲートＷｉ１５が形成され
るＧａＡｓ動作層ｌＯの膜厚を予め所定の膜厚で形成し
ておくことによりウェハ内で膜厚の均一な動作層ＩＯを
残存することができる。これにより、第５図に示すよう
に、ウェハ内でＩｄＳＳのバラツキを小さくすることが
できる。なお、第５図は、１００素子の試料のｌｄｓｓ
（ｍＡ）の相対度数分布を示す。
なお、第１の実施例の製造方法では、ＧａＡｓ動作層１
０上にゲート電極１５を形成しているが、第２の実施例
として、第１図（ｅ）に示す工程の後、Ｉ ｎＧａ Ｐ
停止１ｉ１１１上にゲート電極を形成してもよい。この
ようなＭＥ Ｓ Ｆ ＥＴは、第３の発明の半導体装置
の実施例に相当し、第２図に示すように、ＩｎＧａＰ停
止層１１とＡＩＭ（ゲート電極）１５との間で、表面準
位の違いのためＧａＡｓ動作層１０の場合と比較して少
し低い約０゜６Ｖのバリアハイドを有するショットキ接
合が形成され、ショットキ接合の空乏層を薄いＩｒ＋Ｃ
；ａＰ停止層１１を貫通してＧａＡｓ動作層１ｏにまで
広げることによりソース・ドレイン電流を制御すること
ができる。このとき、ＩｎＧａＰ停止層１１の［を約１
００〜２００ ｎ ｍと厚く形成ジテオくことによりＨ
ＥＭＴの作成も可能である。
０上にゲート電極１５を形成しているが、第２の実施例
として、第１図（ｅ）に示す工程の後、Ｉ ｎＧａ Ｐ
停止１ｉ１１１上にゲート電極を形成してもよい。この
ようなＭＥ Ｓ Ｆ ＥＴは、第３の発明の半導体装置
の実施例に相当し、第２図に示すように、ＩｎＧａＰ停
止層１１とＡＩＭ（ゲート電極）１５との間で、表面準
位の違いのためＧａＡｓ動作層１０の場合と比較して少
し低い約０゜６Ｖのバリアハイドを有するショットキ接
合が形成され、ショットキ接合の空乏層を薄いＩｒ＋Ｃ
；ａＰ停止層１１を貫通してＧａＡｓ動作層１ｏにまで
広げることによりソース・ドレイン電流を制御すること
ができる。このとき、ＩｎＧａＰ停止層１１の［を約１
００〜２００ ｎ ｍと厚く形成ジテオくことによりＨ
ＥＭＴの作成も可能である。
また、動作層１０及びコンタクト層１２の■−■族化合
物半導体材料としてＧａＡｓを用いているが、１ｎＧａ
ＡｓやＡｊ２ＧａＡｓを用いることもできる。更に、停
止層１１の■−Ｖ族化合物半導体材料としてＩｎＧａＰ
を用いているが、ＩｎＰを用いることもできる。
物半導体材料としてＧａＡｓを用いているが、１ｎＧａ
ＡｓやＡｊ２ＧａＡｓを用いることもできる。更に、停
止層１１の■−Ｖ族化合物半導体材料としてＩｎＧａＰ
を用いているが、ＩｎＰを用いることもできる。
■第３及び第４の実施例
第３図（ａ）〜（ｉ）は、本発明の第３の実施例のＧａ
Ａｓ−ＭＥＳＦＥＴの作成方法について説明する断面図
である。なお、この方法により作成されるＧａＡｓ−Ｍ
ＥＳＦＥＴが第２の発明の実施例のＧａＡｓ−ＭＥＳＦ
ＥＴに相当する。
Ａｓ−ＭＥＳＦＥＴの作成方法について説明する断面図
である。なお、この方法により作成されるＧａＡｓ−Ｍ
ＥＳＦＥＴが第２の発明の実施例のＧａＡｓ−ＭＥＳＦ
ＥＴに相当する。
まず、半絶縁性のＧａＡｓ Ｐ基板１６上に気相成長（
ＶＰＥ）法などによりｎ型不純物濃度１×１０”ａＬｏ
ｍｓ ／ ｃ ｍゴ、膜厚約１５００人のＩｎＧａＰ動
作層１７と、ｎ型不純物濃度Ｉ Ｘ １０ ”ａｔｏｍ
ｓ ／ｃｍ’を存する、膜厚約５０人のＧａＡｓ停止層
１８と、ＧａＡｓ停止層１８上のｎ型不純物濃度ＩＸ
ｌ Ｏ”ａｔｏｍｓ ／ ｃ ｍ３を有する、膜厚約２
０００人のＩｎＧａＰコンタクト層１９とを順次形成す
る（同図（ａ））。
ＶＰＥ）法などによりｎ型不純物濃度１×１０”ａＬｏ
ｍｓ ／ ｃ ｍゴ、膜厚約１５００人のＩｎＧａＰ動
作層１７と、ｎ型不純物濃度Ｉ Ｘ １０ ”ａｔｏｍ
ｓ ／ｃｍ’を存する、膜厚約５０人のＧａＡｓ停止層
１８と、ＧａＡｓ停止層１８上のｎ型不純物濃度ＩＸ
ｌ Ｏ”ａｔｏｍｓ ／ ｃ ｍ３を有する、膜厚約２
０００人のＩｎＧａＰコンタクト層１９とを順次形成す
る（同図（ａ））。
次いで、ＩｎＧａＰコンタクト層１９上にＣＶＤ法によ
り膜厚約４０００人のＳｉＯ□膜（絶縁Ｍ、）’２０を
形成する（同図（ｂ））。
り膜厚約４０００人のＳｉＯ□膜（絶縁Ｍ、）’２０を
形成する（同図（ｂ））。
次に、ＳｉＯ２膜２０膜圧０に離隔するコンタクトホー
ル（開口部）２０ａ、２０ｂを形成して下地のＩｎＧａ
Ｐコンタクト層１９を表出した後、コンタクトホール（
開口部）２０ａ、２０ｂ底部のＩｎＧａＰコンタクト層
１９と接するようにコンタクトホール２０ａ、２０ｂを
埋めてＡ ｕ Ｇ ｅ ／ Ｎ ｉからなるＳ／Ｄ電極
２１ａ、２１ｂを形成する（同図（ｃ））。
ル（開口部）２０ａ、２０ｂを形成して下地のＩｎＧａ
Ｐコンタクト層１９を表出した後、コンタクトホール（
開口部）２０ａ、２０ｂ底部のＩｎＧａＰコンタクト層
１９と接するようにコンタクトホール２０ａ、２０ｂを
埋めてＡ ｕ Ｇ ｅ ／ Ｎ ｉからなるＳ／Ｄ電極
２１ａ、２１ｂを形成する（同図（ｃ））。
次いで、全面にレジスト膜（耐エツチング性膜）３２を
形成した後、Ｓ／Ｄ電極２１ａと２１ｂとの間のＳｉＯ
□膜２０上２０上スト膜３２に開口部３２ａを形成する
（同図（ｄ））。
形成した後、Ｓ／Ｄ電極２１ａと２１ｂとの間のＳｉＯ
□膜２０上２０上スト膜３２に開口部３２ａを形成する
（同図（ｄ））。
次いで、レジストｌＩ！３２の開口部３２ａを介してＨ
Ｆの水溶液を用いたウェットエツチングによりＳｉＯ□
［２０をエツチング・除去し、開口部２０ｃを形成する
（同図（ｅ））。
Ｆの水溶液を用いたウェットエツチングによりＳｉＯ□
［２０をエツチング・除去し、開口部２０ｃを形成する
（同図（ｅ））。
次に、レジスト膜３２及びｓｉｏ、１ｌｕ２０をマスク
としてＨＣ１／Ｈ，０（容積比１／１）の混合液を用い
たウェア）エツチングにより開口部２０ｃ底部のＩｎＧ
ａＰコンタクト層１９を選択的にエツチングする。この
とき、ＭＣＩは、リン（Ｐ）元素を含むＩｎＧａＰコン
タクト層１９に対してＰＣｌ、という反応生成物を形成
することによりＩｎＧａ Ｐコンタクト層１９をエツチ
ングするが、ＩｎＧａＰコンタクト層１９下地の砒素（
Ａｓ）元素を含むＧａＡｓ停止層１８をエツチングしな
い（同図（ｆ））。
としてＨＣ１／Ｈ，０（容積比１／１）の混合液を用い
たウェア）エツチングにより開口部２０ｃ底部のＩｎＧ
ａＰコンタクト層１９を選択的にエツチングする。この
とき、ＭＣＩは、リン（Ｐ）元素を含むＩｎＧａＰコン
タクト層１９に対してＰＣｌ、という反応生成物を形成
することによりＩｎＧａ Ｐコンタクト層１９をエツチ
ングするが、ＩｎＧａＰコンタクト層１９下地の砒素（
Ａｓ）元素を含むＧａＡｓ停止層１８をエツチングしな
い（同図（ｆ））。
次いで、レジスト膜３２．ＳｉＯ□膜２０及びＩｎＧａ
Ｐコンタクト層１９をマスクとしてＨＦ／Ｈ，ｏｘ ／
Ｈｚ ｏ （容積比１ ／ ６０ ／１２００）の混合
液を用いたウェットエツチングにより開口部１９ａの底
部のＧａＡｓ停止層１８を選択的にエツチングして開口
部１８ａを形成する。このとき、フッ酸（ＨＦ）は、砒
素（Ａ ｓ ）元素を含むＧａＡｓに対してＡ ｓ Ｆ
ａという反応生成物を形成することによりＧａＡｓ停
止層１８をエツチングするが、ＧａＡｓ停止Ｎ１８下地
のリン（Ｐ）元素を含むＩｎＧａＰ動作層１７をエツチ
ングしない。従って、ＩｎＧａＰ動作層１７は形成時の
まま残存し、所定の膜厚を有する（同図（ｇ））。
Ｐコンタクト層１９をマスクとしてＨＦ／Ｈ，ｏｘ ／
Ｈｚ ｏ （容積比１ ／ ６０ ／１２００）の混合
液を用いたウェットエツチングにより開口部１９ａの底
部のＧａＡｓ停止層１８を選択的にエツチングして開口
部１８ａを形成する。このとき、フッ酸（ＨＦ）は、砒
素（Ａ ｓ ）元素を含むＧａＡｓに対してＡ ｓ Ｆ
ａという反応生成物を形成することによりＧａＡｓ停
止層１８をエツチングするが、ＧａＡｓ停止Ｎ１８下地
のリン（Ｐ）元素を含むＩｎＧａＰ動作層１７をエツチ
ングしない。従って、ＩｎＧａＰ動作層１７は形成時の
まま残存し、所定の膜厚を有する（同図（ｇ））。
次に、所定の膜厚のＩｎＧａＰ動作層１７上にＡＩ！、
膜２２からなるゲート電極２２を選択的に形成した（同
図（ｈ））後、レジスト膜３２を除去すると、レジスト
膜３２上のＡＩＭ２２ａはリフトオフにより除去される
。これにより、ＩｎＧａＰ動作層１７とＡ１膜（ゲート
電極）２２との間でショットキ接合が形成されてＧａＡ
ｓ−ＭＥＳＦＥＴが完成する（同図（ｉ））。
膜２２からなるゲート電極２２を選択的に形成した（同
図（ｈ））後、レジスト膜３２を除去すると、レジスト
膜３２上のＡＩＭ２２ａはリフトオフにより除去される
。これにより、ＩｎＧａＰ動作層１７とＡ１膜（ゲート
電極）２２との間でショットキ接合が形成されてＧａＡ
ｓ−ＭＥＳＦＥＴが完成する（同図（ｉ））。
このようにして作成されたＭＥＳＦＥＴは、ＩｎＧａＰ
動作層１７とＡ２膜からなるゲート電極２２との間で、
約０．６■のバリアハイドを有するショットキ接合が形
成される。そして、ゲート電極２２に逆バイアスを印加
してショットキ接合の空乏層をＩ ｎＧａ Ｐ動作Ｎ１
７に広げることによりソース・ドレイン電流を制御する
ことができる。
動作層１７とＡ２膜からなるゲート電極２２との間で、
約０．６■のバリアハイドを有するショットキ接合が形
成される。そして、ゲート電極２２に逆バイアスを印加
してショットキ接合の空乏層をＩ ｎＧａ Ｐ動作Ｎ１
７に広げることによりソース・ドレイン電流を制御する
ことができる。
また、Ｓ／Ｄ電極２１ａ及び２１ｂの下に膜厚の厚いｎ
゛型のＩｎＧａＰコンタクト層１９を有しているので、
第１の実施例の場合と同様に、Ｓ／Ｄ電極２１ａと２１
ｂとの間で必要な大きさの電流通路を確保することがで
き、Ｓ／Ｄｌｉ極２１ａ、２１ｂ間のシリーズ抵抗を小
さく保持することができる。
゛型のＩｎＧａＰコンタクト層１９を有しているので、
第１の実施例の場合と同様に、Ｓ／Ｄ電極２１ａと２１
ｂとの間で必要な大きさの電流通路を確保することがで
き、Ｓ／Ｄｌｉ極２１ａ、２１ｂ間のシリーズ抵抗を小
さく保持することができる。
上記のような第３の実施例の製造方法によれば、ＩｎＧ
ａＰ動作層１７／ＧａＡｓ停止層】８／Ｉ ｎＧａ Ｐ
コンタクト層１９というように、砒素（Ａｓ）元素を含
む化合物半導体の層とリン（Ｐ）元素を含む化合物半導
体の層とを交互に予め形成し、砒素（Ａｓ）元素又はリ
ン（Ｐ）元素とのみ反応するｌ（Ｆ又はＨＣＩを含む選
択エツチング液により、特定の層のみをエツチングして
いるので、ゲート電極２２が形成されるＩｎＣ；ａＰ動
作層１７を表出するため上記ＩｎＧａＰコンタクト層１
９やＧａＡｓ停止層１８をエツチングする際、１ｎＧａ
Ｐ動作層１７がエツチングされるのを防止することが
できる。このため、ゲート電極２２が形成される［ｎＧ
ａＰ動作層１７の膜厚を予め所定の膜厚で形成しておく
ことによりウェハ内で膜厚の均一なＩｎＣ；ａＰ動作層
１７を残存することができる。これにより、ウェハ内で
Ｉｄｓｓのバラツキを小さくすることができる。
ａＰ動作層１７／ＧａＡｓ停止層】８／Ｉ ｎＧａ Ｐ
コンタクト層１９というように、砒素（Ａｓ）元素を含
む化合物半導体の層とリン（Ｐ）元素を含む化合物半導
体の層とを交互に予め形成し、砒素（Ａｓ）元素又はリ
ン（Ｐ）元素とのみ反応するｌ（Ｆ又はＨＣＩを含む選
択エツチング液により、特定の層のみをエツチングして
いるので、ゲート電極２２が形成されるＩｎＣ；ａＰ動
作層１７を表出するため上記ＩｎＧａＰコンタクト層１
９やＧａＡｓ停止層１８をエツチングする際、１ｎＧａ
Ｐ動作層１７がエツチングされるのを防止することが
できる。このため、ゲート電極２２が形成される［ｎＧ
ａＰ動作層１７の膜厚を予め所定の膜厚で形成しておく
ことによりウェハ内で膜厚の均一なＩｎＣ；ａＰ動作層
１７を残存することができる。これにより、ウェハ内で
Ｉｄｓｓのバラツキを小さくすることができる。
なお、第３の実施例では、Ｉ ｎＧａ Ｐ動作層Ｉ７上
にゲート電極２２を形成しているが、第３図（ｅ）に示
す工程の後、ＧａＡｓ停止層１８上にゲート電極２２を
形成してもよい。このようなＧａＡｓ−ＭＥＳＦＥＴは
、第４の発明の実施例として、第４図に示すように、Ｇ
ａＡｓ停止層１８とＡ２膜２２との間で約０．６５Ｖの
バリアハイドを有するショットキ接合が形成され、ショ
ットキ接合の空乏層を薄いＧａＡｓ停止層１８を貫通し
てＩｎＧａＰ動作層１７にまで広げることによりドレイ
ン電流を制御することができる。
にゲート電極２２を形成しているが、第３図（ｅ）に示
す工程の後、ＧａＡｓ停止層１８上にゲート電極２２を
形成してもよい。このようなＧａＡｓ−ＭＥＳＦＥＴは
、第４の発明の実施例として、第４図に示すように、Ｇ
ａＡｓ停止層１８とＡ２膜２２との間で約０．６５Ｖの
バリアハイドを有するショットキ接合が形成され、ショ
ットキ接合の空乏層を薄いＧａＡｓ停止層１８を貫通し
てＩｎＧａＰ動作層１７にまで広げることによりドレイ
ン電流を制御することができる。
以上のように、本発明の半導体装置の製造方法において
は、砒素（Ａｓ）元素を含む化合物半導体層を選択的に
エツチング可能な第１のエツチング液として、例えばフ
ッ酸（ＨＦ）を含む溶液を用い、リン（Ｐ）元素を含む
化合物半導体層を選択的にエツチング可能な第２のエツ
チング液として、例えば塩酸（ＨＣＩ）を含む溶液を用
いている。
は、砒素（Ａｓ）元素を含む化合物半導体層を選択的に
エツチング可能な第１のエツチング液として、例えばフ
ッ酸（ＨＦ）を含む溶液を用い、リン（Ｐ）元素を含む
化合物半導体層を選択的にエツチング可能な第２のエツ
チング液として、例えば塩酸（ＨＣＩ）を含む溶液を用
いている。
従って、砒素（Ａｓ）元素を含む化合物半導体層、リン
（Ｐ）元素を含む化合物半導体層を、動作層／停止層／
コンタクト層として交互に予め形成することにより、ゲ
ート電極が形成される停止層や動作層を表出するため上
記コンタクト層や停止層のうちいずれか特定の層をエツ
チングしようとする場合、特定の層の直下の停止層や動
作層がエツチングされるのを防止することができる。こ
のため、ゲーｉｔ極が形成される動作層、又は停止層の
膜厚を予め所定の膜厚で形成しておくことによりウェハ
内で膜厚の均一な動作層等を残存することができる。
（Ｐ）元素を含む化合物半導体層を、動作層／停止層／
コンタクト層として交互に予め形成することにより、ゲ
ート電極が形成される停止層や動作層を表出するため上
記コンタクト層や停止層のうちいずれか特定の層をエツ
チングしようとする場合、特定の層の直下の停止層や動
作層がエツチングされるのを防止することができる。こ
のため、ゲーｉｔ極が形成される動作層、又は停止層の
膜厚を予め所定の膜厚で形成しておくことによりウェハ
内で膜厚の均一な動作層等を残存することができる。
また、本発明の半導体装置によれば、動作層／停止層／
コンタクト層が形成されているので、動作層や停止層が
薄くなっても動作層上のコンタクト層の上にＳ／Ｄｉｉ
ｉ極を形成しているので、必要な大きさの電流通路を確
保することができ、Ｓ／Ｄ！極間のシリーズ抵抗を小さ
く保持することができる。しかも、上記の半導体装置の
製造方法が適用でき、ウェハ内で膜厚の均一な動作層等
を残存することができるので、Ｉｄｓｓのウェハ内分布
の均一なＭＥＳＦＥＴを得ることができる。
コンタクト層が形成されているので、動作層や停止層が
薄くなっても動作層上のコンタクト層の上にＳ／Ｄｉｉ
ｉ極を形成しているので、必要な大きさの電流通路を確
保することができ、Ｓ／Ｄ！極間のシリーズ抵抗を小さ
く保持することができる。しかも、上記の半導体装置の
製造方法が適用でき、ウェハ内で膜厚の均一な動作層等
を残存することができるので、Ｉｄｓｓのウェハ内分布
の均一なＭＥＳＦＥＴを得ることができる。
第１図は、本発明の第１の実施例のＭＥＳＦＥＴの作成
方法について説明する断面図、第２図は、本発明の第２
の実施例のＭＥＳＦＥＴについて説明する断面図、 第３図は、本発明の第３の実施例のＭＥＳＦＥＴの作成
方法について説明する断面図、第４図は、本発明の第４
の実施例のＭＥＳＦＥＴについて説明する断面図、 第５図は、本発明の第１の実施例の方法により作成され
たＭＥ Ｓ Ｆ ＥＴのＩｄｓｓのウェハ内分布図、 第６図は、従来例のＭＥＳＦＥＴの作成方法について説
明する断面図、 第７図は、従来例の方法により作成されたＭＥＳＦＥＴ
の１ｄｓｓのウェハ内分布図である。 〔符号の説明〕 １．９−ＧａＡｓ基板、 ２．１Ｏ−ＧａＡｓ動作層、 ３・・・ゲート電極、 ４ ａ、 ４ ｂ、 １４ａ、 １４ｂ、 ２１ａ、
２１ｂ−３／Ｄ電極、 ５．６・・・ＳｉＯ２膜、 ６ａ、６ｂ・・・コンタクトホール、 ７・・・レジスト膜、 ７ ａ、１２ａ、１３ｃ、１８ａ、１９ａ、２１ｃ、３
１ａ、３２ａ・・・開口部、 １１ ・＝ Ｉ ｎ Ｇ ａ Ｐ停止層、１２・・・Ｇ
ａＡｓコンタクト層、 １３．２０・・・ＳｉＯ□膜（絶縁ｌ１ｌ）、１３ａ、
２０ａ・・・コンタクトホール（第１の開口部）、１３
ｂ、２０ｂ・・・コンタクトホール（第２の関口部）、
１５．２２・・・ゲート電極（／ｌ膜）、１．５ａ 、
２２ａ−Ａ ｌ膜、 １６− Ｉ ｎ Ｇ ａ Ｐ基板、 １７ ＝−１ｎ Ｇ ａ Ｐ動作層、 １８＝−ＧａＡｓ停止層、 １９・・・ＩｎＧａＰコンタクト層、 ３１．３２・・・レジスト膜（耐エツチング性膜）。
方法について説明する断面図、第２図は、本発明の第２
の実施例のＭＥＳＦＥＴについて説明する断面図、 第３図は、本発明の第３の実施例のＭＥＳＦＥＴの作成
方法について説明する断面図、第４図は、本発明の第４
の実施例のＭＥＳＦＥＴについて説明する断面図、 第５図は、本発明の第１の実施例の方法により作成され
たＭＥ Ｓ Ｆ ＥＴのＩｄｓｓのウェハ内分布図、 第６図は、従来例のＭＥＳＦＥＴの作成方法について説
明する断面図、 第７図は、従来例の方法により作成されたＭＥＳＦＥＴ
の１ｄｓｓのウェハ内分布図である。 〔符号の説明〕 １．９−ＧａＡｓ基板、 ２．１Ｏ−ＧａＡｓ動作層、 ３・・・ゲート電極、 ４ ａ、 ４ ｂ、 １４ａ、 １４ｂ、 ２１ａ、
２１ｂ−３／Ｄ電極、 ５．６・・・ＳｉＯ２膜、 ６ａ、６ｂ・・・コンタクトホール、 ７・・・レジスト膜、 ７ ａ、１２ａ、１３ｃ、１８ａ、１９ａ、２１ｃ、３
１ａ、３２ａ・・・開口部、 １１ ・＝ Ｉ ｎ Ｇ ａ Ｐ停止層、１２・・・Ｇ
ａＡｓコンタクト層、 １３．２０・・・ＳｉＯ□膜（絶縁ｌ１ｌ）、１３ａ、
２０ａ・・・コンタクトホール（第１の開口部）、１３
ｂ、２０ｂ・・・コンタクトホール（第２の関口部）、
１５．２２・・・ゲート電極（／ｌ膜）、１．５ａ 、
２２ａ−Ａ ｌ膜、 １６− Ｉ ｎ Ｇ ａ Ｐ基板、 １７ ＝−１ｎ Ｇ ａ Ｐ動作層、 １８＝−ＧａＡｓ停止層、 １９・・・ＩｎＧａＰコンタクト層、 ３１．３２・・・レジスト膜（耐エツチング性膜）。
Claims (1)
- 【特許請求の範囲】 （１）砒素（Ａｓ）元素を含む化合物半導体からなる動
作層と、該動作層上のリン（Ｐ）元素を含む化合物半導
体からなる停止層と、該停止層上の砒素（Ａｓ）元素を
含む化合物半導体からなるコンタクト層とを有し、前記
コンタクト層及び前記停止層を貫通して設けられた開口
部の底部の動作層にショットキ接合を介してゲート電極
が形成され、前記開口部の周辺部のコンタクト層上にソ
ース・ドレイン電極が形成されていることを特徴とする
半導体装置。 （２）リン（Ｐ）元素を含む化合物半導体からなる動作
層と、該動作層上の砒素（Ａｓ）元素を含む化合物半導
体からなる停止層と、該停止層上のリン（Ｐ）元素を含
む化合物半導体からなるコンタクト層とを有し、前記コ
ンタクト層及び前記停止層を貫通して設けられた開口部
の底部の動作層にショットキ接合を介してゲート電極が
形成され、前記開口部の周辺部のコンタクト層上にソー
ス・ドレイン電極が形成されていることを特徴とする半
導体装置。 （３）砒素（Ａｓ）元素を含む化合物半導体からなる動
作層と、該動作層上のリン（Ｐ）元素を含む化合物半導
体からなる停止層と、該停止層上の砒素（Ａｓ）元素を
含む化合物半導体からなるコンタクト層とを有し、前記
コンタクト層を貫通して設けられた開口部の底部の停止
層にショットキ接合を介してゲート電極が形成され、前
記開口部の周辺部のコンタクト層上にソース・ドレイン
電極が形成されていることを特徴とする半導体装置。（
４）リン（Ｐ）元素を含む化合物半導体からなる動作層
と、該動作層上の砒素（Ａｓ）元素を含む化合物半導体
からなる停止層と、該停止層上のリン（Ｐ）元素を含む
化合物半導体からなるコンタクト層とを有し、前記コン
タクト層を貫通して設けられた開口部の底部の停止層に
ショットキ接合を介してゲート電極が形成され、前記開
口部の周辺部のコンタクト層上にソース・ドレイン電極
が形成されていることを特徴とする半導体装置。（５）
砒素（Ａｓ）元素を含む化合物半導体からなる動作層上
に、リン（Ｐ）元素を含む化合物半導体からなる停止層
と、砒素（Ａｓ）元素を含む化合物半導体からなるコン
タクト層とを順次形成する工程と、 前記コンタクト層上に絶縁膜を形成した後、該絶縁膜に
第１及び第２の開口部を離隔して形成し、該第１及び第
２の開口部の底部にそれぞれ前記コンタクト層を表出す
る工程と、 前記表出したコンタクト層の表面にそれぞれソース／ド
レイン（Ｓ／Ｄ）電極を形成する工程と、全面に耐エッ
チング性膜を形成した後、前記第１の開口部と第２の開
口部との間の絶縁膜上の耐エッチング性膜に開口部を形
成する工程と、前記耐エッチング性膜の開口部を介して
絶縁膜を選択的にエッチングして第３の開口部を形成し
、該第３の開口部の底部にコンタクト層を表出する工程
と、 砒素（Ａｓ）元素を含む化合物半導体を選択的にエッチ
ングする第１のエッチング液により前記耐エッチング性
膜及び絶縁膜をマスクとして前記表出したコンタクト層
を選択的にエッチングし、前記停止層を表出する工程と
、 リン（Ｐ）元素を含む化合物半導体を選択的にエッチン
グする第２のエッチング液により前記耐エッチング性膜
、絶縁膜及びコンタクト層をマスクとして前記表出した
停止層を選択的にエッチングし、前記動作層を表出する
工程と、 前記表出した動作層の表面にゲート電極を選択的に形成
するとともに該ゲート電極と前記動作層との接触部にシ
ョットキ接合を形成する工程とを有する半導体装置の製
造方法。 （６）リン（Ｐ）元素を含む化合物半導体からなる動作
層上に、砒素（Ａｓ）元素を含む化合物半導体からなる
停止層と、リン（Ｐ）元素を含む化合物半導体からなる
コンタクト層とを順次形成する工程と、 前記コンタクト層上に絶縁膜を形成した後、該絶縁膜に
第１及び第２の開口部を離隔して形成し、該第１及び第
２の開口部の底部にそれぞれ前記コンタクト層を表出す
る工程と、 前記第１及び第２の開口部の底部のコンタクト層に接し
てそれぞれソース／ドレイン（Ｓ／Ｄ）電極を形成する
工程と、 全面に耐エッチング性膜を形成した後、前記第１の開口
部と第２の開口部との間の絶縁膜上の耐エッチング性膜
に開口部を形成する工程と、前記耐エッチング性膜の開
口部を介して絶縁膜を選択的にエッチングして第３の開
口部を形成し、該第３の開口部の底部にコンタクト層を
表出する工程と、 前記第２のエッチング液により前記耐エッチング性膜及
び絶縁膜をマスクとして前記表出したコンタクト層を選
択的にエッチングし、前記停止層を表出する工程と、 前記第１のエッチング液により前記耐エッチング性膜、
絶縁膜及びコンタクト層をマスクとして前記表出した停
止層を選択的にエッチングし、前記動作層を表出する工
程と、 前記表出した動作層の表面にゲート電極を選択的に形成
するとともに該ゲート電極と前記動作層との接触部にシ
ョットキ接合を形成する工程とを有する半導体装置の製
造方法。 （７）砒素（Ａｓ）元素を含む化合物半導体からなる動
作層上に、リン（Ｐ）元素を含む化合物半導体からなる
停止層と、砒素（Ａｓ）元素を含む化合物半導体からな
るコンタクト層とを順次形成する工程と、 前記コンタクト層上に絶縁膜を形成した後、該絶縁膜に
第１及び第２の開口部を離隔して形成し、該第１及び第
２の開口部の底部にそれぞれ前記コンタクト層を表出す
る工程と、 前記第１及び第２の開口部の底部のコンタクト層に接し
てそれぞれソース／ドレイン（Ｓ／Ｄ）電極を形成する
工程と、 全面に耐エッチング性膜を形成した後、前記第１の開口
部と第２の開口部との間の絶縁膜上の耐エッチング性膜
に開口部を形成する工程と、前記耐エッチング性膜の開
口部を介して絶縁膜を選択的にエッチングして第３の開
口部を形成し、該第３の開口部の底部にコンタクト層を
表出する工程と、 前記第１のエッチング液により前記耐エッチング性膜及
び絶縁膜をマスクとして前記表出したコンタクト層を選
択的にエッチングし、前記停止層を表出する工程と、 前記表出した停止層の表面にゲート電極を選択的に形成
するとともに該ゲート電極と前記動作層との接触部にシ
ョットキ接合を形成する工程とを有する半導体装置の製
造方法。 （８）リン（Ｐ）元素を含む化合物半導体からなる動作
層上に、砒素（Ａｓ）元素を含む化合物半導体からなる
停止層と、リン（Ｐ）元素を含む化合物半導体からなる
コンタクト層とを順次形成する工程と、 前記コンタクト層上に絶縁膜を形成した後、該絶縁膜に
第１及び第２の開口部を離隔して形成し、該第１及び第
２の開口部の底部にそれぞれ前記コンタクト層を表出す
る工程と、 前記第１及び第２の開口部の底部のコンタクト層に接し
てそれぞれソース／ドレイン（Ｓ／Ｄ）電極を形成する
工程と、 全面に耐エッチング性膜を形成した後、前記第１の開口
部と第２の開口部との間の絶縁膜上の耐エッチング性膜
に開口部を形成する工程と、前記耐エッチング性膜の開
口部を介して絶縁膜を選択的にエッチングして第３の開
口部を形成し、該第３の開口部の底部にコンタクト層を
表出する工程と、 前記第２のエッチング液により前記耐エッチング性膜及
び絶縁膜をマスクとして前記表出したコンタクト層を選
択的にエッチングし、前記停止層を表出する工程と、 前記表出した停止層の表面にゲート電極を選択的に形成
するとともに該ゲート電極と前記動作層との接触部にシ
ョットキ接合を形成する工程とを有する半導体装置の製
造方法。 （９）前記リン（Ｐ）元素を含む化合物半導体がＩｎＰ
又はＩｎＧａＰからなる化合物半導体であり、前記砒素
（Ａｓ）元素を含む化合物半導体がＧａＡｓ、ＩｎＧａ
Ａｓ或いはＡｌＧａＡｓであることを特徴とする請求項
１〜請求項４記載の半導体装置。 （１０）前記リン（Ｐ）元素を含む化合物半導体がＩｎ
Ｐ又はＩｎＧａＰからなる化合物半導体であり、前記砒
素（Ａｓ）元素を含む化合物半導体がＧａＡｓ、ＩｎＧ
ａＡｓ或いはＡｌＧａＡｓであり、かつ第１のエッチン
グ液がフッ酸（ＨＦ）を含む溶液であり、第２のエッチ
ング液が塩酸（ＨＣｌ）を含む溶液であることを特徴と
する請求項５〜請求項８記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33122090A JPH04199641A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33122090A JPH04199641A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04199641A true JPH04199641A (ja) | 1992-07-20 |
Family
ID=18241241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33122090A Pending JPH04199641A (ja) | 1990-11-29 | 1990-11-29 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04199641A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504353A (en) * | 1994-06-06 | 1996-04-02 | Nec Corporation | Field effect transistor |
| KR100939037B1 (ko) * | 2001-05-21 | 2010-01-27 | 엠/에이-컴 테크놀로지 솔루션스 홀딩스, 인크. | 두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법 |
-
1990
- 1990-11-29 JP JP33122090A patent/JPH04199641A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5504353A (en) * | 1994-06-06 | 1996-04-02 | Nec Corporation | Field effect transistor |
| KR100939037B1 (ko) * | 2001-05-21 | 2010-01-27 | 엠/에이-컴 테크놀로지 솔루션스 홀딩스, 인크. | 두 개의 인듐갈륨인 에칭정지 층을 갖는 증가형 및 공핍형 부정형 고전자 이동도 트랜지스터와 그 형성 방법 |
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