JPS61289729A - Ａ−ｄ変換器のクロツク回路 - Google Patents
Ａ−ｄ変換器のクロツク回路Info
- Publication number
- JPS61289729A JPS61289729A JP13248585A JP13248585A JPS61289729A JP S61289729 A JPS61289729 A JP S61289729A JP 13248585 A JP13248585 A JP 13248585A JP 13248585 A JP13248585 A JP 13248585A JP S61289729 A JPS61289729 A JP S61289729A
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- JP
- Japan
- Prior art keywords
- converter
- microcomputer
- signal
- clock
- circuit
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロコンピュータとＡ−Ｄ変換器を用い
たＡ−Ｄ変換回路のクロック回路に関する。
たＡ−Ｄ変換回路のクロック回路に関する。
従来、この種のクロック回路は、専用発振器からりａツ
ク信号を発生し、Ａ−Ｄ変換器に入力していた。
ク信号を発生し、Ａ−Ｄ変換器に入力していた。
上述した従来のクロック回路は、クロック信号がマイク
ロコンピュータのソフトウェアフローと独立であるため
、クロック信号の変化時とＡ−Ｄ変換器のデータ読み込
みのタイミングが重なった場合、データ読み込みが不完
全になってしまう可能性がある。
ロコンピュータのソフトウェアフローと独立であるため
、クロック信号の変化時とＡ−Ｄ変換器のデータ読み込
みのタイミングが重なった場合、データ読み込みが不完
全になってしまう可能性がある。
本発明の目的はこのような問題点を解消したＡ−Ｄ変換
器のクロック回路全提供することにある。
器のクロック回路全提供することにある。
本発明のクロック回路は、マイクロコンビ≧Ａ−Ｄ変換
器に入力することを特徴とする。
器に入力することを特徴とする。
次に１本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例の回路図であシ。
各種データ処理を行うマイクロコンピュータ１と９発振
器２と、Ａ−Ｄ変換器３と、Ｄフリップフロップ回路４
とから構成される。
器２と、Ａ−Ｄ変換器３と、Ｄフリップフロップ回路４
とから構成される。
第２図はデータ読み込みとクロック変化とのタイミング
チャートである。Ｔ１は、マイクロコンピュータ１のＸ
ｌに入力する発振器２の信号、φ４．φ２はマイクロコ
ンピュータ１の内部クロック信号である。ＡＬＥはアド
レスラッチイネーブル信号でマイクロコンピュータ１の
マシンサイクルごとに生じ、この信号の立下がシのタイ
ミングで外部データメモリまたは、外部プログラムメモ
リをアドレスする。ＰＳＥＮは外部プログラムメモリか
らのインストラクションを読み込む信号である。ＷＲ又
はＲＤはローレベルのときにマイクロコンピュータ１が
入出力データを出力又は入力する。ＤＢはデータバスの
内容を表わしている。ＣＬＫはＡＩＪ信号をＤフリップ
フロップ回路４で１７２分周した信号でＡ−Ｄ変換器３
ヘクロック信号として入力する。このクロック信号ＣＬ
Ｋによれば、クロックの変化時とデータ読み込みのタイ
ミングが重なることは無い。なお、Ｄフリップフロラプ
回路に限らず。
チャートである。Ｔ１は、マイクロコンピュータ１のＸ
ｌに入力する発振器２の信号、φ４．φ２はマイクロコ
ンピュータ１の内部クロック信号である。ＡＬＥはアド
レスラッチイネーブル信号でマイクロコンピュータ１の
マシンサイクルごとに生じ、この信号の立下がシのタイ
ミングで外部データメモリまたは、外部プログラムメモ
リをアドレスする。ＰＳＥＮは外部プログラムメモリか
らのインストラクションを読み込む信号である。ＷＲ又
はＲＤはローレベルのときにマイクロコンピュータ１が
入出力データを出力又は入力する。ＤＢはデータバスの
内容を表わしている。ＣＬＫはＡＩＪ信号をＤフリップ
フロップ回路４で１７２分周した信号でＡ−Ｄ変換器３
ヘクロック信号として入力する。このクロック信号ＣＬ
Ｋによれば、クロックの変化時とデータ読み込みのタイ
ミングが重なることは無い。なお、Ｄフリップフロラプ
回路に限らず。
他の分周回路を使用できることは言うまでも無い。
〔発明の効果〕
以上説明したように１本発明はＡ−Ｄ変換器３のクロッ
ク入力にマイクロコンピュータ１のアドレスラッチイネ
ーブル信号を分周した信号を入力することにより、クロ
ック信号の変化とディジタルデータの読み込みが重なる
ことがなくなり、Ａ−Ｄ変換器３のデータ読み込みを正
確に行なえるという効果がある。
ク入力にマイクロコンピュータ１のアドレスラッチイネ
ーブル信号を分周した信号を入力することにより、クロ
ック信号の変化とディジタルデータの読み込みが重なる
ことがなくなり、Ａ−Ｄ変換器３のデータ読み込みを正
確に行なえるという効果がある。
第１図は本発明の一実施例の回路図、第２図はその各部
の信号とデータ読み込み及びクロック変化とのタイミン
グチャート図である。 図において、１：マイクロコンピュータ。
の信号とデータ読み込み及びクロック変化とのタイミン
グチャート図である。 図において、１：マイクロコンピュータ。
Claims (1)
- 【特許請求の範囲】 １、マイクロコンピュータとＡ−Ｄ変換器とを組合わせ
たＡ−Ｄ変換回路において、前記Ａ−Ｄ変換器のクロッ
ク入力に、前記マイクロコンピュータのアドレスラッチ
イネーブル信号を分周する回路の出力を接続するこ とを特徴とするＡ−Ｄ変換器のクロック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13248585A JPS61289729A (ja) | 1985-06-18 | 1985-06-18 | Ａ−ｄ変換器のクロツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13248585A JPS61289729A (ja) | 1985-06-18 | 1985-06-18 | Ａ−ｄ変換器のクロツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61289729A true JPS61289729A (ja) | 1986-12-19 |
Family
ID=15082477
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13248585A Pending JPS61289729A (ja) | 1985-06-18 | 1985-06-18 | Ａ−ｄ変換器のクロツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61289729A (ja) |
-
1985
- 1985-06-18 JP JP13248585A patent/JPS61289729A/ja active Pending
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