JP2565999B2 - Lateral insulated gate bipolar transistor - Google Patents
Lateral insulated gate bipolar transistorInfo
- Publication number
- JP2565999B2 JP2565999B2 JP371489A JP371489A JP2565999B2 JP 2565999 B2 JP2565999 B2 JP 2565999B2 JP 371489 A JP371489 A JP 371489A JP 371489 A JP371489 A JP 371489A JP 2565999 B2 JP2565999 B2 JP 2565999B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- base region
- type
- conductivity type
- insulating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Thin Film Transistor (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、横型絶縁ゲートバイポーラトランジスタに
関する。DETAILED DESCRIPTION OF THE INVENTION Object of the Invention (Field of Industrial Application) The present invention relates to a lateral insulated gate bipolar transistor.
（従来の技術） 高耐圧でかつ出力数の多い場合に用いられるデバイス
として横型DMOSFET（LDMOS）がある。(Prior Art) A lateral DMOSFET (LDMOS) is a device used in the case of high breakdown voltage and a large number of outputs.
このLDMOSは、第６図にｎチャネル型LDMOSの一例を示
すように、ｐ型シリコン基板１の表面に形成されたｎ型
エピタキシャル層２内にｐ型拡散層からなるアイソレー
ション（分離）領域３を形成し、このアイソレーション
領域３によって囲まれた素子領域内のｎ型エピタキシャ
ル層２をドレイン領域とし、このｎ型エピタキシャル層
２内にｐ型拡散層からなるベース領域４を形成すると共
に、該ベース領域４内にｎ＋型拡散層からなるソース領
域５およびｐ＋型拡散層からなるベースコンタクト領域
６を形成してなるものである。As shown in FIG. 6 as an example of an n-channel LDMOS, this LDMOS has an isolation region 3 formed of a p-type diffusion layer in an n-type epitaxial layer 2 formed on the surface of a p-type silicon substrate 1. The n-type epitaxial layer 2 in the element region surrounded by the isolation region 3 is used as a drain region, the base region 4 made of a p-type diffusion layer is formed in the n-type epitaxial layer 2, and In the base region 4, a source region 5 made of an n + type diffusion layer and a base contact region 6 made of a p + type diffusion layer are formed.
そして、該ソース領域に隣接する基板表面にはゲート
絶縁膜７を介してゲート電極８が形成され、この上層に
層間絶縁膜９を介して、ソース領域５およびベースコン
タクト領域６にコンタクトするソース電極10が形成され
ている。A gate electrode 8 is formed on the surface of the substrate adjacent to the source region via a gate insulating film 7, and a source electrode for contacting the source region 5 and the base contact region 6 on the upper layer via an interlayer insulating film 9. 10 are formed.
また、ｎ型エピタキシャル層２内には、ｐ型ベース領
域４から所定の距離だけ離間してｎ＋型拡散層からなる
ドレインコンタクト領域11が形成され、ドレイン電極12
がこれに接続されている。Further, in the n-type epitaxial layer 2, a drain contact region 11 made of an n + type diffusion layer is formed apart from the p-type base region 4 by a predetermined distance, and the drain electrode 12 is formed.
Is connected to this.
さらに、前記アイソレーション領域３はアイソレーシ
ョン接地電極13を介して接地電位に接続されている。Further, the isolation region 3 is connected to the ground potential via the isolation ground electrode 13.
このようなLDMOSはドレイン領域を構成するｎ型エピ
タキシャル層２の比抵抗、層厚、あるいはドレインコン
タクト領域11の位置を最適に選ぶことにより、容易に高
耐圧化をはかることができるという効果を奏功する。Such an LDMOS has an effect that a high breakdown voltage can be easily achieved by optimally selecting the specific resistance and layer thickness of the n-type epitaxial layer 2 forming the drain region or the position of the drain contact region 11. To do.
また、ｐ型基板を利用し、素子形成領域をアイソレー
ション領域３で囲むようにすれば容易に素子分離が可能
となり、同一基板上に複数のLDMOSを集積化したり、他
のICを集積化することもできる。In addition, if a p-type substrate is used and the element formation region is surrounded by the isolation region 3, element isolation can be easily performed, and a plurality of LDMOSs or other ICs can be integrated on the same substrate. You can also
このような特徴を有することからLDMOSは、高耐圧か
つ多数の出力段を必要とするELドライバなどのICの出力
段に広く使用されている。Due to such characteristics, the LDMOS is widely used for the output stage of ICs such as EL drivers which require a high breakdown voltage and a large number of output stages.
しかしながら、このようなLDMOSにもドレイン領域の
比抵抗が高いため動作時のオン抵抗が高いという欠点が
ある。このため、大電流出力を要するデバイスに使用で
きないという問題がある。However, such an LDMOS also has a drawback that the ON resistance during operation is high because the resistivity of the drain region is high. Therefore, there is a problem that it cannot be used for a device that requires a large current output.
このような欠点を解決するものとして、横型絶縁ゲー
トバイポーラトランジスタ（LIGBT）がある。A lateral insulated gate bipolar transistor (LIGBT) is a solution to these drawbacks.
このLIGBTは、その一例としてｎチャンネル型LIGBTを
第７図に示すように、第６図に示したｎチャンネル型LD
MOSのｎ＋型拡散層からなるドレインコンタクト領域11
に代えてｐ＋型拡散層を形成し、これをアノード領域14
としたもので、他部はLDMOSと全く同様に形成されてお
り、ドレイン領域12はアノード電極15となり、また、ｎ
型エピタキシャル層２はドレイン領域ではなくｎ型ベー
ス領域2aとして作用する。This LIGBT is an n-channel LIGBT shown in FIG. 6 as an example of the n-channel LIGBT shown in FIG.
Drain contact region 11 consisting of n + type diffusion layer of MOS
Instead of this, a p + type diffusion layer is formed, and this is used as an anode region 14
The other part is formed in exactly the same way as the LDMOS, the drain region 12 becomes the anode electrode 15, and n
The type epitaxial layer 2 acts not as the drain region but as the n-type base region 2a.
このLIGBTは動作時には、アノード領域14からｎ型ベ
ース領域2aへ大量のホール（正孔）16が注入されるた
め、電導度変調効果によりｎ型ベース領域2aの比抵抗が
１〜３桁低下する。このため、LIGBTはLDMOSに比べ、同
じ耐圧でもオン抵抗が大幅に低下し、高耐圧かつ大電流
容量を要求されるICの出力段素子としても使用できる。During operation of this LIGBT, a large number of holes 16 are injected from the anode region 14 into the n-type base region 2a, so that the specific resistance of the n-type base region 2a is reduced by 1 to 3 digits due to the conductivity modulation effect. . Therefore, compared to LDMOS, LIGBT has a significantly reduced on-resistance even with the same breakdown voltage, and can be used as an output stage element of an IC that requires high breakdown voltage and large current capacity.
しかしながら、ｐ型シリコン基板１は素子分離のため
接地されているため、ｎ型ベース領域2a中のホール16に
対しては吸い出し電極として働くことになり、アノード
領域14から注入されたホール16がｐ型ベース領域４に流
れる途中で、ｐ型シリコン基板１に吸い出されてしま
う。その結果、ｎ型ベース領域2a中のホール16の濃度は
ｐ型アノード領域14の近傍では充分高いもののそこから
離れるに従って急激に低下するため、ｎ型ベース領域2a
全域にわたって充分な電導度変調がなされず、注入する
ホール濃度の割にはオン抵抗が充分に低くならないとい
う問題がある。However, since the p-type silicon substrate 1 is grounded for element isolation, it functions as a suction electrode for the holes 16 in the n-type base region 2a, and the holes 16 injected from the anode region 14 are p-type. While flowing into the mold base region 4, it is sucked out by the p-type silicon substrate 1. As a result, the concentration of the holes 16 in the n-type base region 2a is sufficiently high in the vicinity of the p-type anode region 14, but sharply decreases as the distance from the n-type base region 2a increases.
There is a problem that the conductivity is not sufficiently modulated over the entire area, and the on-resistance is not sufficiently low for the hole concentration to be injected.
（発明が解決しようとする課題） このように、従来の横型絶縁ゲートバイポーラトラン
ジスタにおいては、アノード領域14から注入されたホー
ル16がｎ型ベース領域2a中を流れる途中で、ｐ型シリコ
ン基板１に吸い出されてしまい、ｎ型ベース領域2a中で
電導度変調効果を充分に発揮し得ず、オン抵抗を充分に
低くすることができないという問題があった。(Problems to be Solved by the Invention) As described above, in the conventional lateral insulated gate bipolar transistor, the holes 16 injected from the anode region 14 flow through the p-type silicon substrate 1 while flowing in the n-type base region 2a. There was a problem in that it was sucked out, the conductivity modulation effect could not be sufficiently exhibited in the n-type base region 2a, and the on-resistance could not be made sufficiently low.
本発明は上記に鑑みてなされたもので、オン抵抗の充
分に低い横型絶縁ゲートバイポーラトランジスタを提供
することを目的とする。The present invention has been made in view of the above, and an object thereof is to provide a lateral insulated gate bipolar transistor having a sufficiently low on-resistance.
（課題を解決するための手段） そこで本発明は、横型絶縁ゲートバイポーラトランジ
スタにおいて、アノード領域に隣接するベース領域下の
少なくとも一部に絶縁層を形成すると共に、キャリアの
吸い出し領域を形成し、電導度変調効果の程度をコント
ロールするようにしている。(Means for Solving the Problems) Therefore, in the present invention, in a lateral insulated gate bipolar transistor, an insulating layer is formed in at least a part below a base region adjacent to an anode region, and a carrier suction region is formed to obtain conductivity. The degree of degree modulation effect is controlled.
（作用） 上記構成によれば、アノード領域に隣接するベース領
域下の少なくとも一部に形成された絶縁層の存在によ
り、キャリアをベース領域内に閉じ込めてキャリア濃度
を高め、電導度変調効果を有効に発揮させる一方、キャ
リアの吸い出し領域を形成してラッチアップを防ぎ、従
来のLIGBTではトレードオフの関係にあった電導度変調
効果と耐ラッチアップ性とを高次元で制御することが可
能となる。(Operation) According to the above configuration, due to the presence of the insulating layer formed at least partly under the base region adjacent to the anode region, the carriers are confined in the base region to increase the carrier concentration, and the conductivity modulation effect is effective. On the other hand, by forming a carrier suction area to prevent latch-up, it is possible to control the conductivity modulation effect and the latch-up resistance, which were in a trade-off relationship in the conventional LIGBT, at a high level. .
（実施例） 以下、本発明の実施例について、図面を参照しつつ詳
細に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
実施例１ このLIGBTでは、第１図に示すように、第７図に示し
た従来のLIGBTにおいて、ｐ型アノード領域14下からア
イソレーション領域３までは、ｎ型ベース領域2aとｐ型
シリコン基板１との境界領域に酸化シリコン層からなる
絶縁層20を介在させると共に、ｐ型ベース領域４側で
は、ｎ型ベース領域2aはｐ型シリコン基板１と直接接し
てホール吸い出し領域を形成していることを特徴とする
もので、他部については、従来のLIGBTと全く同じであ
る。なお、同一部位には同一符号を付した。また、耐圧
500Vの場合で、ｐ型アノード領域14とｐ型ベース領域4p
との水平距離は約40μｍ、絶縁層20の長さは35μｍ、吸
い出し領域23の長さは５μｍ程度とした。Example 1 In this LIGBT, as shown in FIG. 1, in the conventional LIGBT shown in FIG. 7, the n-type base region 2a and the p-type silicon substrate are provided from below the p-type anode region 14 to the isolation region 3. Insulating layer 20 made of a silicon oxide layer is interposed in the boundary region with 1, and on the p-type base region 4 side, n-type base region 2a is in direct contact with p-type silicon substrate 1 to form a hole extraction region. The other parts are exactly the same as the conventional LIGBT. The same parts are designated by the same reference numerals. Also, withstand voltage
At 500V, p-type anode region 14 and p-type base region 4p
The horizontal distance to the insulating layer 20 is about 40 μm, the length of the insulating layer 20 is about 35 μm, and the length of the suction region 23 is about 5 μm.
製造に際しては、通常の半導体製造プロセスが用いら
れるが、絶縁層20はSIMOX法等により容易に形成され
る。In manufacturing, a normal semiconductor manufacturing process is used, but the insulating layer 20 is easily formed by the SIMOX method or the like.
次に、このLIGBTの動作について説明する。 Next, the operation of this LIGBT will be described.
このLIGBTでは、まず、アノード電極とゲート電極８
への電圧の印加により、ｐ＋型アノード領域からｎ型ベ
ース領域2aに注入されたホール16は、ｐ型ベース領域４
にむけて進む。このとき、ホール16は、絶縁層20の存在
により、ｐ型シリコン基板１に吸い出されて流出するこ
となく、ｎ型ベース領域2a中をｐ型ベース領域４に向け
て進み、ｎ型ベース領域2aに充分な電導度変調効果を生
起せしめる。そこで、このLIGBTのオン抵抗が低減され
る。In this LIGBT, first, the anode electrode and the gate electrode 8
The holes 16 injected from the p + -type anode region into the n-type base region 2a by applying a voltage to the
Proceed toward. At this time, due to the presence of the insulating layer 20, the holes 16 are not sucked out into the p-type silicon substrate 1 and flow out, and proceed in the n-type base region 2a toward the p-type base region 4, and are n-type base region. 2a produces a sufficient conductivity modulation effect. Therefore, the on-resistance of this LIGBT is reduced.
一方、絶縁層20の端部からｐ型ベース領域４下までの
ｐ型シリコン基板１とｎ型ベース領域2aとの境界領域は
ホール吸い出し領域23となり、電導度変調効果によるホ
ールが全てｐ型ベース領域４に到達しラッチアップして
しまうのを防ぐことができる。On the other hand, the boundary region between the p-type silicon substrate 1 and the n-type base region 2a from the end of the insulating layer 20 to the bottom of the p-type base region 4 becomes the hole suction region 23, and all the holes due to the conductivity modulation effect are the p-type base. It is possible to prevent the area 4 from reaching and latching up.
以上のように、このLIGBTは、高耐圧でかつオン抵抗
の低いものとなる。As described above, this LIGBT has high withstand voltage and low on-resistance.
実施例２ 次に、本発明の第２の実施例について説明する。Embodiment 2 Next, a second embodiment of the present invention will be described.
この例では、第２図に示すように、アイソレーション
領域３によって囲まれた素子領域の全体にわたってｎ型
ベース領域2aとｐ型シリコン基板１との境界領域に酸化
シリコン層からなる絶縁層20を介在させると共に、ｐ＋
型アノード領域とｐ型ベース領域４との間に位置するｎ
型ベース領域2aの表面にｐ＋型拡散層からなるホール吸
い出し領域21を形成していることを特徴とするもので、
他部については、第１図に示した第１の実施例のLIGBT
と全く同じである。In this example, as shown in FIG. 2, an insulating layer 20 made of a silicon oxide layer is provided in the boundary region between the n-type base region 2a and the p-type silicon substrate 1 over the entire device region surrounded by the isolation region 3. Intervene and p +
N located between the p-type anode region and the p-type base region 4
It is characterized in that a hole suction region 21 made of a p + type diffusion layer is formed on the surface of the mold base region 2a.
As for the other parts, the LIGBT of the first embodiment shown in FIG.
Is exactly the same as
これにより絶縁層の形成に際し、パターニングの必要
がないため製造が容易となるうえ、エピタキシャル層は
全域にわたり均一に形成でき、より特性の良好なLIGBT
の形成が可能となる。This facilitates manufacturing because there is no need for patterning when forming the insulating layer, and the epitaxial layer can be formed uniformly over the entire area, and LIGBT with better characteristics.
Can be formed.
実施例３ また、上記第２の実施例ではホール吸い出し領域21を
ｐ＋型拡散層で構成したが、ショットキ接合をホール吸
い出し領域として用いてもよい。Third Embodiment Further, in the second embodiment described above, the hole sucking region 21 is formed of the p + type diffusion layer, but a Schottky junction may be used as the hole sucking region.
すなわち、第３図に第３の実施例として示すように、
層間絶縁膜９に形成したコンタクトホールを介してｎ型
ベース領域2a表面の一部にアルミニウム層からなるソー
ス電極10が接触し、ショットキ接合を形成するように
し、このショットキ接合をホール吸い出し領域22となる
ようにしてもよい。このソース電極10側は負にバイアス
されているため、このショットキ接合は有効にホール吸
い出し領域として働く。That is, as shown as a third embodiment in FIG.
The source electrode 10 made of an aluminum layer contacts a part of the surface of the n-type base region 2a through a contact hole formed in the interlayer insulating film 9 to form a Schottky junction, and this Schottky junction is formed as a hole suction region 22. It may be. Since the source electrode 10 side is negatively biased, the Schottky junction effectively functions as a hole suction region.
これら第２及び第３の実施例では、ホール吸い出し領
域の位置と面積が自由に調整でき、これにより電導度変
調効果と耐ラッチアップ性を高次元で制御することがで
きる。In the second and third embodiments, the position and area of the hole sucking region can be freely adjusted, so that the conductivity modulation effect and the latch-up resistance can be controlled at a high level.
また、これら第２及び第３実施例では、絶縁層20とア
イソレーション領域３とにより、基板からｎ型ベース領
域2aが完全に絶縁分離されているため、基板の導電型や
不純物濃度を自由に選択することができるという利点が
ある。Further, in the second and third embodiments, the n-type base region 2a is completely insulated and separated from the substrate by the insulating layer 20 and the isolation region 3, so that the conductivity type and impurity concentration of the substrate can be freely set. It has the advantage that it can be selected.
実施例４ 上記利点を利用して、ｎ型エピタキシャル層２を形成
したｐ型シリコン基板１の代わりに、内部に埋め込み絶
縁層を形成したｎ型基板を用いるようにしてもよい。Example 4 By utilizing the above advantages, an n-type substrate having a buried insulating layer formed therein may be used instead of the p-type silicon substrate 1 having the n-type epitaxial layer 2 formed therein.
すなわち、第４図に第４の実施例として示すように、
内部に埋め込み絶縁層20を形成したｎ型基板25を用い、
このｎ型基板25内に第１乃至第３の実施例と同様の素子
領域を形成する。That is, as shown as a fourth embodiment in FIG.
Using an n-type substrate 25 having an embedded insulating layer 20 formed therein,
Element regions similar to those of the first to third embodiments are formed in the n-type substrate 25.
これにより、コストが大幅に低減される。また、CMOS
と同一基板上に集積する場合には、このLIGBTとほぼCMO
Sの製造ルールで製造できるため、極めて実用性が高い
ものとなる。This significantly reduces costs. Also, CMOS
When integrated on the same substrate as
Since it can be manufactured according to the S manufacturing rule, it is extremely practical.
実施例５ さらにまた、前記実施例では、いずれの場合もｎ型ベ
ース領域2aの側方のアイソレーション領域としてｐ型拡
散層を用いたが、第５図に、第５の実施例として示すよ
うに、酸化シリコン層からなる絶縁層によってアイソレ
ーション領域26を構成するようにしても良い。他部は、
前記実施例と同様である。Embodiment 5 Furthermore, in each of the above-mentioned embodiments, the p-type diffusion layer is used as the isolation region lateral to the n-type base region 2a, but as shown in FIG. 5 as the fifth embodiment. Alternatively, the isolation region 26 may be formed of an insulating layer made of a silicon oxide layer. The other part is
This is similar to the above embodiment.
前記実施例のようにアイソレーション領域としてｐ型
拡散層を用いる場合には、ｎ型ベース領域2aとの間の耐
圧を確保するため、ｐ＋型アノード領域14との距離を数
十μｍ以上確保する必要があったのに対し、この場合
は、絶縁層をアイソレーション領域として用いているた
め、この距離は不用となり、素子面積の縮小をはかるこ
とができる。When the p-type diffusion layer is used as the isolation region as in the above embodiment, the distance from the p + -type anode region 14 is secured to be several tens of μm or more in order to secure the breakdown voltage with the n-type base region 2a. In contrast to this, in this case, since the insulating layer is used as the isolation region, this distance is unnecessary and the element area can be reduced.
また、この場合、ｎ型ベース領域2aの底面は全て絶縁
膜20により基板１と絶縁されているため、ｎ型ベース領
域2aの厚さを薄くしても高耐圧を維持することができ
る。このため、このアイソレーション領域の絶縁層26に
は、通常のLOCOS工程で形成されるフィールド酸化膜を
用いることができ、このことにより、同一基板内に集積
されるICと同時に製造することが可能となり、製造工程
を増大することなく製造することができる。Further, in this case, since the bottom surface of the n-type base region 2a is entirely insulated from the substrate 1 by the insulating film 20, the high breakdown voltage can be maintained even if the thickness of the n-type base region 2a is reduced. Therefore, a field oxide film formed by a normal LOCOS process can be used for the insulating layer 26 in the isolation region, which allows the IC to be manufactured simultaneously with the ICs to be integrated on the same substrate. Therefore, it is possible to manufacture without increasing the manufacturing process.
なお、この例では、ｐ＋型アノード領域14の外側に耐
圧を維持するためのスペースをとる必要がないため、ｐ
型ベース領域４およびｎ＋ソース領域５を中心にして、
ｐ＋型アノード領域14を周辺にリング状をなすように形
成することができる。In this example, it is not necessary to provide a space outside the p + -type anode region 14 for maintaining the breakdown voltage.
Centering on the mold base region 4 and the n + source region 5,
The p + type anode region 14 can be formed in a ring shape around the periphery.
加えて、アイソレーション領域として、絶縁層まで到
達するように形成した溝を用いるようにしても良い。ま
た、この溝内に絶縁物を充填するようにしてもよい。In addition, a groove formed so as to reach the insulating layer may be used as the isolation region. Further, the groove may be filled with an insulating material.
以上説明してきたように、本発明のLIGBTによれば、
アノード領域に隣接するベース領域下の少なくとも一部
に形成した絶縁層と、ベース領域の上面または下面に形
成されたキャリアの吸い出し領域とによって、ベース領
域内の注入キャリアの分布をコントロールし、電導度変
調効果の程度をコントロールするようにしているため、
高耐圧化をはかると同時にオン抵抗の低減をはかること
ができる。As described above, according to the LIGBT of the present invention,
The distribution of injected carriers in the base region is controlled by the insulating layer formed at least partly under the base region adjacent to the anode region and the carrier suction region formed on the upper surface or the lower surface of the base region, and the conductivity is controlled. Since I try to control the degree of the modulation effect,
It is possible to increase the withstand voltage and simultaneously reduce the on-resistance.
第１図は本発明の第１の実施例のLIGBTを示す図、第２
図は本発明の第２の実施例のLIGBTを示す図、第３図は
本発明の第３の実施例のLIGBTを示す図、第４図は本発
明の第４の実施例のLIGBTを示す図、第５図は本発明の
第５の実施例のLIGBTを示す図、第６図は従来例のLDMOS
を示す図、第７図は従来例のLIGBTを示す図である。 １……ｐ型シリコン基板、2a……ｎ型ベース領域、３…
…ｐ型アイソレーション領域、４……ｐ型ベース領域、
５……ｎ＋型ベース領域、６……ｎ＋型ベースコンタク
ト領域、７……ゲート酸化膜、８……ゲート電極、９…
…層間絶縁膜、10……ソース電極、11……ｎ＋ドレイン
コンタクト領域、12……ドレイン電極、13……アイソレ
ーション接地電極、14……ｐ＋型アノード領域、15……
アノード電極、16……ホール、20……絶縁層、21……ｐ
＋型ホール吸い出し領域、22……ショットキ接合、23…
…ホール吸い出し領域、25……ｎ型シリコン基板、26…
…フィールド酸化膜。FIG. 1 shows the LIGBT of the first embodiment of the present invention, and FIG.
FIG. 4 shows a LIGBT of the second embodiment of the present invention, FIG. 3 shows a LIGBT of the third embodiment of the present invention, and FIG. 4 shows a LIGBT of the fourth embodiment of the present invention. 5 and 5 are views showing a LIGBT of the fifth embodiment of the present invention, and FIG. 6 is a conventional LDMOS.
FIG. 7 is a diagram showing a conventional LIGBT. 1 ... p-type silicon substrate, 2a ... n-type base region, 3 ...
... p-type isolation region, 4 ... p-type base region,
5 ... n + type base region, 6 ... n + type base contact region, 7 ... gate oxide film, 8 ... gate electrode, 9 ...
… Interlayer insulation film, 10 …… Source electrode, 11 …… n + drain contact region, 12 …… Drain electrode, 13 …… Isolation ground electrode, 14 …… P + type anode region, 15 ……
Anode electrode, 16 …… hole, 20 …… insulating layer, 21 …… p
+ Type hole suction area, 22 ... Schottky junction, 23 ...
… Hole suction area, 25 …… n-type silicon substrate, 26…
… Field oxide film.
Claims (1)
の第１導電型のベース領域と、 該第１導電型のベース領域の表面の一部に形成された第
２導電型のベース領域と、 該第２導電型のベース領域の表面の一部に形成された第
１導電型のソース領域と、 該第１導電型のベース領域と第１導電型のソース領域と
の間にはさまれた第２導電型のベース領域の表面にゲー
ト絶縁膜を介して形成されたゲート電極と、 さらに該第１導電型のベース領域の表面に該第２導電型
のベース領域と離間して形成された第２導電型のアノー
ド領域とを具備してなる横型絶縁ゲートバイポーラトラ
ンジスタにおいて、 前記第１導電型のベース領域形成部の少なくとも一部に
当該ベース領域形成部表面から所定の深さに形成された
絶縁層と、 該第１導電型のベース領域の周辺部に該絶縁層に到達す
るように形成された分離領域と、 該第１導電型のベース領域中の第２導電型のベース領域
と前記アノード領域との間に形成された少数キャリア吸
い出し領域とを具備したことを特徴とする横型絶縁ゲー
トバイポーラトランジスタ。1. A base region of a first conductivity type having a relatively low impurity concentration formed on the surface of a substrate, and a base region of a second conductivity type formed on a part of the surface of the base region of the first conductivity type. A source region of the first conductivity type formed on a part of the surface of the base region of the second conductivity type, and sandwiched between the base region of the first conductivity type and the source region of the first conductivity type. And a gate electrode formed on the surface of the second conductivity type base region via a gate insulating film, and further formed on the surface of the first conductivity type base region so as to be separated from the second conductivity type base region. A lateral insulated gate bipolar transistor having a second conductive type anode region formed therein, and formed at a predetermined depth from a surface of the base region forming part on at least a part of the first conductive type base region forming part. The insulating layer, and the first conductive type ba An isolation region formed so as to reach the insulating layer at a peripheral portion of the region, and a minority carrier formed between the second conductivity type base region in the first conductivity type base region and the anode region. A lateral insulated gate bipolar transistor having a drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371489A JP2565999B2 (en) | 1989-01-12 | 1989-01-12 | Lateral insulated gate bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP371489A JP2565999B2 (en) | 1989-01-12 | 1989-01-12 | Lateral insulated gate bipolar transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02185067A JPH02185067A (en) | 1990-07-19 |
| JP2565999B2 true JP2565999B2 (en) | 1996-12-18 |
Family
ID=11564989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP371489A Expired - Fee Related JP2565999B2 (en) | 1989-01-12 | 1989-01-12 | Lateral insulated gate bipolar transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2565999B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE9901575L (en) * | 1999-05-03 | 2000-11-04 | Eklund Klas Haakan | semiconductor elements |
| US6787872B2 (en) * | 2001-06-26 | 2004-09-07 | International Rectifier Corporation | Lateral conduction superjunction semiconductor device |
| JP5191132B2 (en) | 2007-01-29 | 2013-04-24 | 三菱電機株式会社 | Semiconductor device |
| JP4767265B2 (en) * | 2008-01-15 | 2011-09-07 | 三菱電機株式会社 | High voltage semiconductor device |
-
1989
- 1989-01-12 JP JP371489A patent/JP2565999B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02185067A (en) | 1990-07-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6359308B1 (en) | Cellular trench-gate field-effect transistors | |
| US5378920A (en) | High breakdown voltage semiconductor device | |
| US7629631B2 (en) | High voltage semiconductor devices with JFET regions containing dielectrically isolated junctions | |
| JP2968222B2 (en) | Semiconductor device and method for preparing silicon wafer | |
| JP2004511910A (en) | Trench double diffused metal oxide semiconductor transistor incorporating trench Schottky rectifier | |
| JP2000101082A (en) | Edge structure and drift region for semiconductor constituent element and manufacture thereof | |
| JPH0336311B2 (en) | ||
| JPH0750413A (en) | High-voltage semiconductor structure and preparation thereof | |
| JP2513874B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3293871B2 (en) | High voltage semiconductor device | |
| JP2896141B2 (en) | High voltage semiconductor device | |
| US6534830B2 (en) | Low impedance VDMOS semiconductor component | |
| US5703385A (en) | Power integrated circuit ("PIC") structure with a vertical IGBT | |
| US6426520B1 (en) | Semiconductor device | |
| US6703665B1 (en) | Transistor | |
| JPH0851197A (en) | Mos control thyristor having electric current saturation property | |
| CN101431102B (en) | Semiconductor device with high-breakdown-voltage transistor | |
| JP2565999B2 (en) | Lateral insulated gate bipolar transistor | |
| US6992362B2 (en) | Semiconductor with high-voltage components and low-voltage components on a shared die | |
| JP3951815B2 (en) | Semiconductor device | |
| US6010950A (en) | Method of manufacturing semiconductor bonded substrate | |
| US6525392B1 (en) | Semiconductor power device with insulated circuit | |
| JP3161091B2 (en) | Semiconductor integrated circuit device | |
| US6417554B1 (en) | Latch free IGBT with schottky gate | |
| JP2605860B2 (en) | Semiconductor device including high breakdown voltage element |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |