JP2652931B2 - 不揮発性メモリ素子の製造方法 - Google Patents
不揮発性メモリ素子の製造方法Info
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Non-Volatile Memory (AREA)
Description
の製造方法に関し、特に前記ビットラインの両側に形成
された前記コントロール・ゲートをソース・コンタクト
の横を通るビットラインの部分で互いに連結されるよう
にして、コントロール・ゲートの連続性を向上させるこ
とができる不揮発性メモリ素子の製造方法に関するもの
である。
ような不揮発性メモリ素子においてビットラインの両側
に形成されたコントロール・ゲートは、セル・アレイの
外部から連結されて同一電圧をかけることになる。
に、フラッシュEEPROMセルであるバーチャル・グ
ラウンド・スプリット・ゲート・セル(Virtual Ground
SpritGate Cell)のアレイを表すレイアウト図である。
ティブ領域Aは、多数のビットラインC、多数のバーチ
ャル・グラウンドラインD、多数のフローティング・ゲ
ート4のチャンネル及び多数のセレクト・ゲート11のチ
ャンネルが含まれるよう確定される。
クトEを含んで縦方向に形成される。バーチャル・グラ
ウンドラインDはソース・コンタクトFを含んで縦方向
に形成される。ドレイン・コンタクトEとソース・コン
タクトFとの間には多数の単位セルが形成される。多数
のビットラインCの間にはバーチャル・グラウンドライ
ンDがひとつずつ形成される。
インCの両側に沿って形成される。多数のセレクト・ゲ
ート11はフローティング・ゲート4とコントロール・ゲ
ート6とに重畳して横方向に形成される。
切った素子の断面図であり、図4(B)は図3のX2−
X2線に従って切った素子の拡大断面図である。これ等
の図を参照してメモリ素子の製造工程を簡略に説明す
る。
フィールド領域Bが確定される。酸化工程でフィールド
領域Bのシリコン基板1にフィールド酸化膜2が形成さ
れる。
の全体上部にトンネル酸化膜3、第1のポリシリコン層
4、層間絶縁膜5及び第2のポリシリコン層6を積層さ
せた後、自己整列方式で第1のポリシリコン層4及び第
2のポリシリコン層6をパターンニングして、フローテ
ィング・ゲート4とコントロール・ゲート6になったス
テック構造のゲートが形成される。
イオン注入工程によってソース7とドレイン8が形成さ
れる。この時、各単位セルのドレイン8を連結すること
になる拡散層8Aと、各単位セルのソース7を連結する
ことになる拡散層(図示しない)と共に形成されるの
で、これによってビットラインCとバーチャル・グラウ
ンドラインDが形成される。
ル・ゲート6を囲む絶縁膜9とセレクト・ゲート酸化膜
10を形成した後、第3のポリシリコン層11を蒸着し、パ
ターン工程によりセレクト・ゲート11を形成することに
よって、不揮発性メモリ素子が製造される。
の両側に沿って形成され、セル・アレイの外部から連結
されて同一電圧がかけられることになる。
性が優れるべきであるのに、もし、素子の高集積化のた
めに面積を減らす場合、コントロール・ゲート6は下部
層による段差及び酸化工程のような後続工程によりパタ
ーンの連続性への難しさがあり、こうした現像は素子の
収率(歩留り)にも悪い影響を及ぼすことになる。
ビットラインの両側に形成されたコントロール・ゲート
を、ソース・コンタクトの横を通るビットラインの部分
で連結されるようにして、コントロール・ゲートの連続
性を向上させることができる不揮発性メモリ素子の製造
方法を提供することを目的とする。
るための本発明の不揮発性メモリ素子の製造方法はシリ
コン基板にフィールド酸化膜、トンネル酸化膜、第1の
ポリシリコン層及び層間絶縁膜を順次に形成する段階
と、フローティング・ゲート・マスク作業及びエッチン
グ工程によって前記第1のポリシリコン層を1次エッチ
ングする段階と、不純物イオン注入工程によってビット
ラインを形成する段階と、酸化工程によってビットライ
ンの上に厚い酸化膜を形成する段階と、前記複数工程の
結果で形成される全体構造上に第2のポリシリコン層を
形成した後、コントロール・ゲート・マスク作業及びエ
ッチング工程によって前記第2のポリシリコン層をエッ
チングすることによって、前記ビットラインの両側にコ
ントロール・ゲートが形成され、このコントロール・ゲ
ートがビットラインの一部分で互いに連結されるように
する段階と、前記コントロール・ゲートを形成させるエ
ッチング工程をつづいて行うことによって前記1次エッ
チングされた第1のポリシリコン層が自己整列方式とし
てエッチングされて、これによってフローティング・ゲ
ートが形成される段階と、不純物イオン注入工程によっ
てバーチャル・グラウンドラインを形成する段階と、前
記フローティング・ゲート及びコントロール・ゲートの
表面に絶縁膜を形成し、酸化工程によってセレクト・ゲ
ート酸化膜を形成する段階と、前記複数工程の結果で形
成される全体構造上に第3のポリシリコン層を形成した
後、セレクト・ゲート・マスク作業及びエッチング工程
によって前記第3のポリシリコン層をエッチングするこ
とによって、前記セレクト・ゲートが形成される段階か
らなることを特徴とする。
発明を詳細に説明する。図1は、本発明の不揮発性メモ
リ素子のセル・アレイを表すレイアウト図であり、図2
(A)は図1のX1−X1線に従って切った素子の断面
図であり、図2(B)は図1のX2−X2線に従って切
った素子の拡大断面図である。これ等の図面を参照して
本発明の不揮発性メモリ素子の製造工程を説明する。
域Aとフィールド領域Bが確定される。酸化工程でフィ
ールド領域Bのシリコン基板21にフィールド酸化膜22が
形成される。フィールド酸化膜22を含むシリコン基板21
の全体上部にトンネル酸化膜23、第1のポリシリコン層
24、層間絶縁膜25を形成した後、フローティング・ゲー
トのマスク作業及びエッチング工程によって第1のポリ
シリコン層24が1次エッチングされる。
コン層24によってビットラインC部分のシリコン基板21
とフィールド酸化膜22が露出され、フローティング・ゲ
ートのチャンネル、セレクト・ゲートのチャンネル及び
バーチャル・グラウンドラインD部分のシリコン基板21
は十分にカバーされる。第1のポリシリコン層24の1次
エッチング工程によってその後に形成されるフローティ
ング・ゲートの一側面が確定される。
基板21に不純物イオンを注入することによって各単位セ
ルのドレイン26と、これらのドレイン26の間を連結する
ことになる拡散層26Aが形成される。酸化工程を行うこ
とによって不純物イオンが注入されたビットラインC上
に厚い酸化膜28が形成される。
の上部に第2のポリシリコン層29が形成される。第2の
ポリシリコン層29はコントロール・ゲート・マスク作業
及びエッチング工程によってエッチングされてその結果
でビットラインCの両側にコントロール・ゲート29が形
成され、このコントロール・ゲート29はソース・コンタ
クトFの横を通るビットラインCの部分で互いに連結さ
れるように形成される。
て、前記1次エッチングされた第1のポリシリコン層24
は自己整列方式としてエッチングされて、これによって
フローティング・ゲート24が形成される。
側に形成されるコントロール・ゲート29が予定された部
分で互いに連結されるように形成するということであ
る。したがって、セルの動作時に同一電圧がかかるビッ
トラインCの両側に形成されたコントロール・ゲート29
の連続性が向上される。
ドラインD部分のシリコン基板21が露出されるようにし
た後、露出されたシリコン基板21に不純物イオンを注入
することによって各単位セルのソース27と、これらのソ
ース27の間を連結することになる拡散層(図示しない)
が形成される。
電気的絶縁のためにフローティング・ゲート24及びコン
トロール・ゲート29の表面に絶縁膜30が形成される。酸
化工程によってセレクト・ゲート酸化膜が形成される。
に第3のポリシリコン層32が形成される。第3のポリシ
リコン層32はセレクト・ゲート・マスク作業及びエッチ
ング工程によってエッチングされてその結果でセレクト
・ゲート32が形成される。
・コンタクトFの横部分のビットラインC上にのみコン
トロール・ゲート29が互いに連結される場合を説明した
が、他の部位のビットラインC上部及びドレイン・コン
タクトEを除いた全てのビットラインC部分を隣のセル
のコントロール・ゲート29に連結して共通のコントロー
ル・ゲートとして使用されるように形成することが出来
る。
形成されるコントロール・ゲートに同一電圧がかかる不
揮発性メモリ素子においてこれらのコントロール・ゲー
トを互いに連結されるようにしてコントロール・ゲート
への連続性を向上することが出来るので、素子の高集積
化及び抵抗を減らして、素子の収率(歩留り)を向上さ
せることが出来る効果がある。
示したレイアウト図である。
子の断面図、(B)は図1のX2−X2線に従って切っ
た素子の拡大断面図である。
したレイアウト図である。
子の断面図、(B)は図3のX2−X2線に従って切っ
た素子の拡大断面図である。
ル酸化膜、24…第1のポリシリコン層(フローティング
・ゲート)、25…層間絶縁膜、26…ドレイン、27…ソー
ス、28…酸化膜、29…第2のポリシリコン層(コントロ
ール・ゲート)、30…絶縁膜、31…セレクト・ゲート酸
化膜、32…第3のポリシリコン層(セレクト・ゲー
ト)、A…アクティブ領域、B…フィールド領域、C…
ビットライン、D…バーチャル・グラウンドライン、E
…ドレイン・コンタクト、F…ソース・コンタクト
Claims (3)
- 【請求項1】不揮発性メモリ素子の製造方法において、 シリコン基板にフィールド酸化膜、トンネル酸化膜、第
1のポリシリコン層及び層間絶縁膜を順次に形成する段
階と、 フローティング・ゲート・マスク作業及びエッチング工
程によって前記第1のポリシリコン層を1次エッチング
する段階と、 不純物イオン注入工程によってビットラインを形成する
段階と、 酸化工程によってビットラインの上に厚い酸化膜を形成
する段階と、 前記複数工程の結果で形成される全体構造上に第2のポ
リシリコン層を形成した後、コントロール・ゲート・マ
スク作業及びエッチング工程によって前記第2のポリシ
リコン層をエッチングすることによって、前記ビットラ
インの両側にコントロール・ゲートが形成され、このコ
ントロール・ゲートがビットラインの一部分で互いに連
結されるようにする段階と、 前記コントロール・ゲートを形成させるエッチング工程
をつづいて行うことによって、前記1次エッチングされ
た第1のポリシリコン層が自己整列方式としてエッチン
グされて、これによってフローティング・ゲートが形成
される段階と、 不純物イオン注入工程によってバーチャル・グラウンド
ラインを形成する段階と、 前記フローティング・ゲート及びコントロール・ゲート
の表面に絶縁膜を形成し、酸化工程によってセレクト・
ゲート酸化膜を形成する段階と、 前記複数工程の結果で形成される全体構造上に第3のポ
リシリコン層を形成した後、セレクト・ゲート・マスク
作業及びエッチング工程によって前記第3のポリシリコ
ン層をエッチングすることによって、前記セレクト・ゲ
ートが形成される段階からなることを特徴とする不揮発
性メモリ素子の製造方法。 - 【請求項2】前記ビットラインの両側に形成された前記
コントロール・ゲートは、ソース・コンタクトの横部分
の前記ビットライン上に互いに連結されることを特徴と
する請求項1に記載の不揮発性メモリ素子の製造方法。 - 【請求項3】前記ビットラインの両側に形成された前記
コントロール・ゲートは、ドレイン・コンタクトを除く
全てのビットライン上に互いに連結されることを特徴と
する請求項1に記載の不揮発性メモリ素子の製造方法。
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