JPH0536918A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 42
- 239000012535 impurity Substances 0.000 claims abstract description 65
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 33
- 239000000758 substrate Substances 0.000 claims description 58
- 239000000463 material Substances 0.000 claims description 4
- 230000002542 deteriorative effect Effects 0.000 abstract description 2
- 108091006146 Channels Proteins 0.000 description 52
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 41
- 229910052814 silicon oxide Inorganic materials 0.000 description 41
- 238000000034 method Methods 0.000 description 36
- 229920002120 photoresistant polymer Polymers 0.000 description 35
- 238000004519 manufacturing process Methods 0.000 description 19
- 238000005468 ion implantation Methods 0.000 description 17
- 150000002500 ions Chemical class 0.000 description 16
- -1 Phospho Chemical class 0.000 description 13
- 238000005530 etching Methods 0.000 description 13
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 12
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 12
- 238000004380 ashing Methods 0.000 description 11
- 229910052698 phosphorus Inorganic materials 0.000 description 11
- 239000011574 phosphorus Substances 0.000 description 11
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 239000000969 carrier Substances 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- 229910052785 arsenic Inorganic materials 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 125000006850 spacer group Chemical group 0.000 description 7
- 230000006870 function Effects 0.000 description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 239000012298 atmosphere Substances 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000006866 deterioration Effects 0.000 description 5
- 238000004904 shortening Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 239000007864 aqueous solution Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 229910000838 Al alloy Inorganic materials 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000000368 destabilizing effect Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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- Engineering & Computer Science (AREA)
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Abstract
(57)【要約】
【目的】 ゲート長依存性を劣化させることなくしきい
電圧(Vth)を低減することにより、低電圧駆動で高性
能を発揮できる短チャネルCMOSFETを提供する。 【構成】 nチャネルMISFETQnのゲート電極1
1nをn形の多結晶シリコンで構成すると共に、pチャ
ネルMISFETQpのゲート電極11pをp形の多結
晶シリコンで構成し、nチャネルMISFETQnおよ
びpチャネルMISFETQpのそれぞれのチャネル領
域に、それぞれのウエル3,2と同じ導電形の高濃度不
純物層12p,12nを設けると共に、それぞれの高濃
度不純物層12p,12nの表面に、反対導電形のカウ
ンタードープ層13n,13pを設けたCMOSFET
である。
電圧(Vth)を低減することにより、低電圧駆動で高性
能を発揮できる短チャネルCMOSFETを提供する。 【構成】 nチャネルMISFETQnのゲート電極1
1nをn形の多結晶シリコンで構成すると共に、pチャ
ネルMISFETQpのゲート電極11pをp形の多結
晶シリコンで構成し、nチャネルMISFETQnおよ
びpチャネルMISFETQpのそれぞれのチャネル領
域に、それぞれのウエル3,2と同じ導電形の高濃度不
純物層12p,12nを設けると共に、それぞれの高濃
度不純物層12p,12nの表面に、反対導電形のカウ
ンタードープ層13n,13pを設けたCMOSFET
である。
Description
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、低電圧駆動で高性能を発揮する短チャネル
CMOSデバイスに適用して有効な技術に関する。
関し、特に、低電圧駆動で高性能を発揮する短チャネル
CMOSデバイスに適用して有効な技術に関する。
【0002】
【従来の技術】nチャネルMISFETとpチャネルM
ISFETとを同一半導体基板上に形成したCMOSF
ET(相補形MISFET)は、低消費電力化が可能で
あると共に、微細化によって高速化も可能となることか
ら、マイクロコンピータ、ゲートアレイ、メモリを始め
とするほとんど全てのデバイスに適用されている。
ISFETとを同一半導体基板上に形成したCMOSF
ET(相補形MISFET)は、低消費電力化が可能で
あると共に、微細化によって高速化も可能となることか
ら、マイクロコンピータ、ゲートアレイ、メモリを始め
とするほとんど全てのデバイスに適用されている。
【0003】例えば「アイ・イー・ディー・エム 8
9,テクニカル ダイジェスト("A HIGH-PERFORMANCE S
UB-HALF MICRON CMOS TECHNOLOGY FOR FAST SRAMS";IED
M 89,Technical Digest)」pp.417-420などに記載されて
いるように、従来の一般的なCMOSデバイスは、nチ
ャネルMISFETとpチャネルMISFETのゲート
電極を共にn+ 形の多結晶シリコンで構成し、pチャネ
ルMISFETのチャネル領域の表面に基板と反対の導
電形の不純物をドープしてしきい電圧〔Vth〕の合わせ
込みを行っている。
9,テクニカル ダイジェスト("A HIGH-PERFORMANCE S
UB-HALF MICRON CMOS TECHNOLOGY FOR FAST SRAMS";IED
M 89,Technical Digest)」pp.417-420などに記載されて
いるように、従来の一般的なCMOSデバイスは、nチ
ャネルMISFETとpチャネルMISFETのゲート
電極を共にn+ 形の多結晶シリコンで構成し、pチャネ
ルMISFETのチャネル領域の表面に基板と反対の導
電形の不純物をドープしてしきい電圧〔Vth〕の合わせ
込みを行っている。
【0004】すなわち、上記のCMOS構造において
は、nチャネルMISFETが表面チャネル形構造であ
るのに対し、pチャネルMISFETは、チャネル領域
にpn接合を有する埋込みチャネル形構造になってい
る。
は、nチャネルMISFETが表面チャネル形構造であ
るのに対し、pチャネルMISFETは、チャネル領域
にpn接合を有する埋込みチャネル形構造になってい
る。
【0005】これに対し、上記のCMOS構造ではホッ
トキャリヤによるnチャネルMISFETの信頼性の低
下の大きいことが問題であるとして、nチャネルMIS
FETのチャネル領域の表面に基板と反対の導電形の不
純物をドープし、nチャネルMISFETとpチャネル
MISFETを共に埋込みチャネル形構造にする提案も
なされている(「アイ・イー・ディー・エム 86,テ
クニカル ダイジェスト("HIGH SPEED CMOS TECHNOLOGY
FOR ASIC APPLICATION";IEDM 86,Technical Digest)」
pp.240-243) 。
トキャリヤによるnチャネルMISFETの信頼性の低
下の大きいことが問題であるとして、nチャネルMIS
FETのチャネル領域の表面に基板と反対の導電形の不
純物をドープし、nチャネルMISFETとpチャネル
MISFETを共に埋込みチャネル形構造にする提案も
なされている(「アイ・イー・ディー・エム 86,テ
クニカル ダイジェスト("HIGH SPEED CMOS TECHNOLOGY
FOR ASIC APPLICATION";IEDM 86,Technical Digest)」
pp.240-243) 。
【0006】
【発明が解決しようとする課題】CMOSデバイスは、
電源電圧〔Vcc〕が5〔V〕一定のもとで素子を微細化
して高集積度と高性能を実現してきた。
電源電圧〔Vcc〕が5〔V〕一定のもとで素子を微細化
して高集積度と高性能を実現してきた。
【0007】しかしながら、少なくともゲート長が0.3
μm以下のCMOSデバイスにおいては、ホットキャリ
ヤによる信頼性の低下やゲート酸化膜の経時劣化(TD
DB劣化)を防止し、かつ低消費電力化の要請に対応す
る必要上、電源電圧〔Vcc〕の低減が不可避である。
μm以下のCMOSデバイスにおいては、ホットキャリ
ヤによる信頼性の低下やゲート酸化膜の経時劣化(TD
DB劣化)を防止し、かつ低消費電力化の要請に対応す
る必要上、電源電圧〔Vcc〕の低減が不可避である。
【0008】電源電圧〔Vcc〕を低減する場合は、スケ
ーリング則に従ってしきい電圧〔Vth〕も低減しなけれ
ば高性能なデバイスは得られない。しきい電圧〔Vth〕
を低減しないと、キャリア濃度が低下し、また、ゲート
電界が大きいバイアス領域(キャリアの移動度が小さい
領域)のみで動作するため、電流駆動能力が低下してし
まう。
ーリング則に従ってしきい電圧〔Vth〕も低減しなけれ
ば高性能なデバイスは得られない。しきい電圧〔Vth〕
を低減しないと、キャリア濃度が低下し、また、ゲート
電界が大きいバイアス領域(キャリアの移動度が小さい
領域)のみで動作するため、電流駆動能力が低下してし
まう。
【0009】ゲート長0.5μm、電源電圧5〔V〕で駆
動する従来のnチャネルMISFET、pチャネルMI
SFETのしきい電圧〔Vth〕は、それぞれ0.8
〔V〕、−0.8〔V〕程度である。
動する従来のnチャネルMISFET、pチャネルMI
SFETのしきい電圧〔Vth〕は、それぞれ0.8
〔V〕、−0.8〔V〕程度である。
【0010】従って、例えばゲート長0.2μmのCMO
SFETを電源電圧2〔V〕で駆動する場合を仮定する
と、チャネルの電界はゲート長0.5μm、電源電圧5
〔V〕のCMOSFETと同じであるため、ホットキャ
リアによる信頼性の低下については問題ないが、ゲート
長0.5μm、電源電圧5〔V〕のCMOSFETに比べ
てスケーリング率(0.4倍)相当の高性能化(回路の遅
延時間が0.4倍)を実現するためには、しきい電圧〔V
th〕を0.8〔V〕×0.4倍、すなわち約0.3〔V〕まで
低減する必要がある。
SFETを電源電圧2〔V〕で駆動する場合を仮定する
と、チャネルの電界はゲート長0.5μm、電源電圧5
〔V〕のCMOSFETと同じであるため、ホットキャ
リアによる信頼性の低下については問題ないが、ゲート
長0.5μm、電源電圧5〔V〕のCMOSFETに比べ
てスケーリング率(0.4倍)相当の高性能化(回路の遅
延時間が0.4倍)を実現するためには、しきい電圧〔V
th〕を0.8〔V〕×0.4倍、すなわち約0.3〔V〕まで
低減する必要がある。
【0011】他方、ゲート長のスケーリングに伴い、ゲ
ート酸化膜もほぼ同じスケーリング率(0.4倍)で薄膜
化しなければならない。
ート酸化膜もほぼ同じスケーリング率(0.4倍)で薄膜
化しなければならない。
【0012】ところが、ゲート長を短縮する場合は、ソ
ース、ドレイン間のパンチスルーを防止するためにチャ
ネル不純物濃度を高く設定する必要がある。一方、しき
い電圧〔Vth〕における表面ポテンシャルは2φF とほ
ぼ一定であるため、必然的にしきい電圧〔Vth〕が充分
低減てきないことになる。すなわち、しきい電圧〔Vt
h〕を低減しようとすると、パンチスルーを防止するこ
とができなくなる。
ース、ドレイン間のパンチスルーを防止するためにチャ
ネル不純物濃度を高く設定する必要がある。一方、しき
い電圧〔Vth〕における表面ポテンシャルは2φF とほ
ぼ一定であるため、必然的にしきい電圧〔Vth〕が充分
低減てきないことになる。すなわち、しきい電圧〔Vt
h〕を低減しようとすると、パンチスルーを防止するこ
とができなくなる。
【0013】このように、従来のCMOS構造は、短チ
ャネル化に伴うしきい電圧〔Vth〕のゲート長依存性を
改善できないため、低電圧駆動で高性能を発揮する短チ
ャネルCMOSFETを実現することが困難である。
ャネル化に伴うしきい電圧〔Vth〕のゲート長依存性を
改善できないため、低電圧駆動で高性能を発揮する短チ
ャネルCMOSFETを実現することが困難である。
【0014】本発明の目的は、低電圧駆動で高性能を発
揮する短チャネルCMOSFETを実現することのでき
る技術を提供することにある。
揮する短チャネルCMOSFETを実現することのでき
る技術を提供することにある。
【0015】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0016】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
発明のうち、代表的なものの概要を説明すれば、下記の
通りである。
【0017】本発明のCMOS構造は、nチャネルMI
SFETのゲート電極をn形の多結晶シリコンまたはそ
れと同等の仕事関数を有する材料で構成すると共に、p
チャネルMISFETのゲート電極をp形の多結晶シリ
コンまたはそれと同等の仕事関数を有する材料で構成
し、前記nチャネルMISFETおよび前記pチャネル
MISFETのそれぞれのチャネル領域に、それぞれの
基板と同じ導電形の高濃度不純物層を設けたものであ
る。
SFETのゲート電極をn形の多結晶シリコンまたはそ
れと同等の仕事関数を有する材料で構成すると共に、p
チャネルMISFETのゲート電極をp形の多結晶シリ
コンまたはそれと同等の仕事関数を有する材料で構成
し、前記nチャネルMISFETおよび前記pチャネル
MISFETのそれぞれのチャネル領域に、それぞれの
基板と同じ導電形の高濃度不純物層を設けたものであ
る。
【0018】また、さらに前記nチャネルMISFET
および前記pチャネルMISFETのそれぞれの高濃度
不純物層の表面に、前記高濃度不純物層と反対の導電形
のカウンタードープ層を設けたものである。
および前記pチャネルMISFETのそれぞれの高濃度
不純物層の表面に、前記高濃度不純物層と反対の導電形
のカウンタードープ層を設けたものである。
【0019】
【作用】(1) nチャネルMISFETおよびpチャネル
MISFETのそれぞれのチャネル領域に、それぞれの
基板と同じ導電形の高濃度不純物層を設けることによ
り、短チャネル化に伴うソース、ドレイン間のパンチス
ルーを防止することができるので、しきい電圧〔Vth〕
のゲート長依存性を改善することができる。
MISFETのそれぞれのチャネル領域に、それぞれの
基板と同じ導電形の高濃度不純物層を設けることによ
り、短チャネル化に伴うソース、ドレイン間のパンチス
ルーを防止することができるので、しきい電圧〔Vth〕
のゲート長依存性を改善することができる。
【0020】(2) nチャネルMISFETおよびpチャ
ネルMISFETのそれぞれの高濃度不純物層の表面
に、高濃度不純物層と反対の導電形のカウンタードープ
層を設けることにより、しきい電圧〔Vth〕を低減する
ことができる。
ネルMISFETのそれぞれの高濃度不純物層の表面
に、高濃度不純物層と反対の導電形のカウンタードープ
層を設けることにより、しきい電圧〔Vth〕を低減する
ことができる。
【0021】(3) nチャネルMISFETのゲート電極
をn形、pチャネルMISFETのゲート電極をp形と
することにより、カウンタードープ層の不純物濃度が低
くともしきい電圧〔Vth〕を低減することができる。
をn形、pチャネルMISFETのゲート電極をp形と
することにより、カウンタードープ層の不純物濃度が低
くともしきい電圧〔Vth〕を低減することができる。
【0022】(4) カウンタードープ層の不純物濃度を低
くできることにより、チャネル領域に形成されるpn接
合を浅くすることができるので、カウンタードープ層が
ゲート電極と基板との仕事関数差を変えるように作用す
る。
くできることにより、チャネル領域に形成されるpn接
合を浅くすることができるので、カウンタードープ層が
ゲート電極と基板との仕事関数差を変えるように作用す
る。
【0023】(5) 上記(1) 〜(4) により、しきい電圧
〔Vth〕のゲート長依存性を劣化させることなく、しき
い電圧〔Vth〕を低減することができる。
〔Vth〕のゲート長依存性を劣化させることなく、しき
い電圧〔Vth〕を低減することができる。
【0024】以下、実施例を用いて本発明を詳述する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
なお、実施例を説明するための全図において同一の機能
を有するものは同一の符号を付け、その繰り返しの説明
は省略する。
【0025】
【実施例】本発明の一実施例である論理LSI用のCM
OSFETは、図1に示すような構造を有している。
OSFETは、図1に示すような構造を有している。
【0026】すなわち、n- シリコン単結晶からなる半
導体基板1には、nウエル2、pウエル3が形成されて
いる。
導体基板1には、nウエル2、pウエル3が形成されて
いる。
【0027】素子分離用のフィールド絶縁膜4によって
囲まれたnウエル2のアクティブ領域には、pチャネル
MISFETQpが形成されており、同じくpウエル3
のアクティブ領域には、nチャネルMISFETQnが
形成されている。pウエル3のフィールド絶縁膜4の下
部には、p形のチャネルストッパ領域5が形成されてい
る。
囲まれたnウエル2のアクティブ領域には、pチャネル
MISFETQpが形成されており、同じくpウエル3
のアクティブ領域には、nチャネルMISFETQnが
形成されている。pウエル3のフィールド絶縁膜4の下
部には、p形のチャネルストッパ領域5が形成されてい
る。
【0028】nチャネルMISFETQnは、pウエル
3の表面に形成されたn- 半導体領域6およびn+ 半導
体領域7からなるLDD(Lightly Doped Drain) 構造の
ソース、ドレイン、酸化珪素膜からなるゲート絶縁膜
8、n+ 形の多結晶シリコン膜9nの上部にWSiX な
どのシリサイド膜10を積層したポリサイド構造のゲー
ト電極11nにより構成されている。
3の表面に形成されたn- 半導体領域6およびn+ 半導
体領域7からなるLDD(Lightly Doped Drain) 構造の
ソース、ドレイン、酸化珪素膜からなるゲート絶縁膜
8、n+ 形の多結晶シリコン膜9nの上部にWSiX な
どのシリサイド膜10を積層したポリサイド構造のゲー
ト電極11nにより構成されている。
【0029】また、上記nチャネルMISFETQnの
チャネル領域には、p形の高濃度不純物層12pが形成
され、さらにこの高濃度不純物層12pの表面には、n
形のカウンタードープ層13nが形成されている。
チャネル領域には、p形の高濃度不純物層12pが形成
され、さらにこの高濃度不純物層12pの表面には、n
形のカウンタードープ層13nが形成されている。
【0030】一方、pチャネルMISFETQpは、n
ウエル2の表面に形成されたp- 半導体領域14および
p+ 半導体領域15からなるLDD構造のソース、ドレ
イン、酸化珪素膜からなるゲート絶縁膜8、p+ 形の多
結晶シリコン膜9pの上部にシリサイド膜10を積層し
たポリサイド構造のゲート電極11pにより構成されて
いる。
ウエル2の表面に形成されたp- 半導体領域14および
p+ 半導体領域15からなるLDD構造のソース、ドレ
イン、酸化珪素膜からなるゲート絶縁膜8、p+ 形の多
結晶シリコン膜9pの上部にシリサイド膜10を積層し
たポリサイド構造のゲート電極11pにより構成されて
いる。
【0031】また、上記pチャネルMISFETQpの
チャネル領域には、n形の高濃度不純物層12nが形成
され、さらにこの高濃度不純物層12nの表面には、p
形のカウンタードープ層13pが形成されている。
チャネル領域には、n形の高濃度不純物層12nが形成
され、さらにこの高濃度不純物層12nの表面には、p
形のカウンタードープ層13pが形成されている。
【0032】このように、本実施例のCMOSFET
は、nチャネルMISFETQnのゲート電極11nを
n+ 形で構成すると共に、そのチャネル領域にp形の高
濃度不純物層12pとn形のカウンタードープ層13n
とを形成し、pチャネルMISFETQpのゲート電極
11pをp+ 形で構成すると共に、そのチャネル領域に
n形の高濃度不純物層12nとp形のカウンタードープ
層13pとを形成したCMOS構造を有している。
は、nチャネルMISFETQnのゲート電極11nを
n+ 形で構成すると共に、そのチャネル領域にp形の高
濃度不純物層12pとn形のカウンタードープ層13n
とを形成し、pチャネルMISFETQpのゲート電極
11pをp+ 形で構成すると共に、そのチャネル領域に
n形の高濃度不純物層12nとp形のカウンタードープ
層13pとを形成したCMOS構造を有している。
【0033】上記nチャネルMISFETQnは、ゲー
ト長が0.2μm、しきい電圧〔Vth〕が約0.3〔V〕で
あり、pチャネルMISFETQpは、ゲート長が0.2
μm、しきい電圧〔Vth〕が約−0.3〔V〕である。ま
た、nチャネルMISFETQn、pチャネルMISF
ETQpを駆動する回路の電源電圧〔Vcc〕は、2
〔V〕であり、基準電圧〔Vss〕は、0〔V〕である。
ト長が0.2μm、しきい電圧〔Vth〕が約0.3〔V〕で
あり、pチャネルMISFETQpは、ゲート長が0.2
μm、しきい電圧〔Vth〕が約−0.3〔V〕である。ま
た、nチャネルMISFETQn、pチャネルMISF
ETQpを駆動する回路の電源電圧〔Vcc〕は、2
〔V〕であり、基準電圧〔Vss〕は、0〔V〕である。
【0034】上記nチャネルMISFETQnのゲート
電極11nの側壁およびpチャネルMISFETQpの
ゲート電極11pの側壁には、酸化珪素膜からなるサイ
ドウォールスペーサ16が形成されている。また、ゲー
ト電極11n、11pの上部には、酸化珪素膜17が形
成されている。
電極11nの側壁およびpチャネルMISFETQpの
ゲート電極11pの側壁には、酸化珪素膜からなるサイ
ドウォールスペーサ16が形成されている。また、ゲー
ト電極11n、11pの上部には、酸化珪素膜17が形
成されている。
【0035】上記サイドウォールスペーサ16、酸化珪
素膜17の上部には、酸化珪素膜18が形成され、さら
にその上部には、BPSG(Boro Phospho Silicate Gla
ss)膜19が形成されている。
素膜17の上部には、酸化珪素膜18が形成され、さら
にその上部には、BPSG(Boro Phospho Silicate Gla
ss)膜19が形成されている。
【0036】上記BPSG膜19の上部には、バリヤメ
タル20の上部にAl合金膜21を積層したメタル配線
22が形成されている。メタル配線22は、接続孔23
を通じてnチャネルMISFETQn、pチャネルMI
SFETQpのソース、ドレインと電気的に接続されて
いる。
タル20の上部にAl合金膜21を積層したメタル配線
22が形成されている。メタル配線22は、接続孔23
を通じてnチャネルMISFETQn、pチャネルMI
SFETQpのソース、ドレインと電気的に接続されて
いる。
【0037】次に、図2〜図19を用いて上記の構造を
有するCMOSFETの製造方法の一例を説明する。
有するCMOSFETの製造方法の一例を説明する。
【0038】まず、10〔Ω/cm〕程度の抵抗値を有す
るn- 形シリコン単結晶からなる半導体基板1を熱酸化
してその表面〔(100)面〕に膜厚20nm程度の酸化
珪素膜24を形成した後、CVD法を用いて酸化珪素膜
24の上部に膜厚50nm程度の窒化珪素膜25を堆積す
る。
るn- 形シリコン単結晶からなる半導体基板1を熱酸化
してその表面〔(100)面〕に膜厚20nm程度の酸化
珪素膜24を形成した後、CVD法を用いて酸化珪素膜
24の上部に膜厚50nm程度の窒化珪素膜25を堆積す
る。
【0039】続いて、pチャネルMISFET形成領域
を開孔したフォトレジスト膜26を形成し、これをマス
クにしたエッチングで窒化珪素膜25を除去した後、p
チャネルMISFET形成領域の基板表面にリン(P)
イオンを125keVのエネルギー、3.0×1013/cm2の
ドーズ量でイオン注入する(図2)。
を開孔したフォトレジスト膜26を形成し、これをマス
クにしたエッチングで窒化珪素膜25を除去した後、p
チャネルMISFET形成領域の基板表面にリン(P)
イオンを125keVのエネルギー、3.0×1013/cm2の
ドーズ量でイオン注入する(図2)。
【0040】次に、フォトレジスト膜26をアッシング
で除去した後、基板表面を熱酸化して膜厚120nm程度
の酸化珪素膜27を形成する。前記窒化珪素膜25が酸
化のマスクとなるので、酸化珪素膜27は、リンイオン
を注入した領域の基板表面にのみ形成される。
で除去した後、基板表面を熱酸化して膜厚120nm程度
の酸化珪素膜27を形成する。前記窒化珪素膜25が酸
化のマスクとなるので、酸化珪素膜27は、リンイオン
を注入した領域の基板表面にのみ形成される。
【0041】続いて、窒化珪素膜25の表面に形成され
た膜厚5nm程度の酸化珪素膜を希フッ酸水溶液によるエ
ッチングで除去した後、窒化珪素膜25を熱リン酸によ
るエッチングで除去する(図3)。
た膜厚5nm程度の酸化珪素膜を希フッ酸水溶液によるエ
ッチングで除去した後、窒化珪素膜25を熱リン酸によ
るエッチングで除去する(図3)。
【0042】次に、BF2 イオンを40keVのエネルギ
ー、3.0×1013/cm2のドーズ量でイオン注入する。前
記酸化珪素膜27がイオン注入のマスクとなるので、B
F2 イオンは、リンがイオン注入されていない領域の基
板表面にのみ注入される(図4)。
ー、3.0×1013/cm2のドーズ量でイオン注入する。前
記酸化珪素膜27がイオン注入のマスクとなるので、B
F2 イオンは、リンがイオン注入されていない領域の基
板表面にのみ注入される(図4)。
【0043】次に、1200℃の窒素雰囲気中で180
分の熱処理を行い、前記リンイオンおよびBF2 イオン
を引き伸ばし拡散してnウエル2およびpウエル3を形
成する(図5)。nウエル2、pウエル3の深さは、共
に4μm程度であり、表面の不純物濃度は、共に5.0×
1017/cm3程度である。
分の熱処理を行い、前記リンイオンおよびBF2 イオン
を引き伸ばし拡散してnウエル2およびpウエル3を形
成する(図5)。nウエル2、pウエル3の深さは、共
に4μm程度であり、表面の不純物濃度は、共に5.0×
1017/cm3程度である。
【0044】次に、基板表面の酸化珪素膜24,27を
希フッ酸水溶液によるエッチングで除去した後、基板表
面を熱酸化して膜厚10nm程度の酸化珪素膜28を形成
し、CVD法を用いて酸化珪素膜28の上部に膜厚14
0nm程度の窒化珪素膜29を堆積する。
希フッ酸水溶液によるエッチングで除去した後、基板表
面を熱酸化して膜厚10nm程度の酸化珪素膜28を形成
し、CVD法を用いて酸化珪素膜28の上部に膜厚14
0nm程度の窒化珪素膜29を堆積する。
【0045】続いて、素子分離領域となる部分を開孔し
たフォトレジスト膜30を形成し、これをマスクにした
エッチングで窒化珪素膜29を除去する(図6)。
たフォトレジスト膜30を形成し、これをマスクにした
エッチングで窒化珪素膜29を除去する(図6)。
【0046】次に、フォトレジスト膜30をアッシング
で除去した後、pウエル3の上部を開孔したフォトレジ
スト膜31を形成し、BF2 イオンを40keVのエネル
ギー、7.0×1013/cm2のドーズ量でイオン注入する。
フォトレジスト膜31および窒化珪素膜29がイオン注
入のマスクとなるので、BF2 イオンは、pウエル3の
素子分離領域にのみ注入される(図7)。
で除去した後、pウエル3の上部を開孔したフォトレジ
スト膜31を形成し、BF2 イオンを40keVのエネル
ギー、7.0×1013/cm2のドーズ量でイオン注入する。
フォトレジスト膜31および窒化珪素膜29がイオン注
入のマスクとなるので、BF2 イオンは、pウエル3の
素子分離領域にのみ注入される(図7)。
【0047】次に、フォトレジスト膜31をアッシング
で除去した後、1200℃の窒素雰囲気中で30分の熱
処理を行い、さらに1000℃のスチーム雰囲気中で基
板表面を熱酸化して膜厚300nm程度の酸化珪素膜から
なるフィールド絶縁膜4を形成する。このとき、同時に
pウエル3のフィールド絶縁膜4の下部にp形のチャネ
ルストッパ領域5が形成される。
で除去した後、1200℃の窒素雰囲気中で30分の熱
処理を行い、さらに1000℃のスチーム雰囲気中で基
板表面を熱酸化して膜厚300nm程度の酸化珪素膜から
なるフィールド絶縁膜4を形成する。このとき、同時に
pウエル3のフィールド絶縁膜4の下部にp形のチャネ
ルストッパ領域5が形成される。
【0048】続いて、窒化珪素膜29の表面に形成され
た膜厚15nm程度の酸化珪素膜を希フッ酸水溶液による
エッチングで除去した後、窒化珪素膜29を熱リン酸に
よるエッチングで除去し、さらに850℃のスチーム雰
囲気中で基板表面を熱酸化してnウエル2、pウエル3
のアクティブ領域に膜厚20nm程度の酸化珪素膜32を
形成する(図8)。
た膜厚15nm程度の酸化珪素膜を希フッ酸水溶液による
エッチングで除去した後、窒化珪素膜29を熱リン酸に
よるエッチングで除去し、さらに850℃のスチーム雰
囲気中で基板表面を熱酸化してnウエル2、pウエル3
のアクティブ領域に膜厚20nm程度の酸化珪素膜32を
形成する(図8)。
【0049】次に、酸化珪素膜32を希フッ酸水溶液に
よるエッチングで除去した後、もう一度850℃のスチ
ーム雰囲気中で基板表面を熱酸化してnウエル2、pウ
エル3のアクティブ領域に膜厚10nm程度の酸化珪素膜
33を形成する。
よるエッチングで除去した後、もう一度850℃のスチ
ーム雰囲気中で基板表面を熱酸化してnウエル2、pウ
エル3のアクティブ領域に膜厚10nm程度の酸化珪素膜
33を形成する。
【0050】この酸化珪素膜33は、チャネルドープを
行うためのものであり、その厚さはしきい電圧〔Vth〕
の制御のため、高精度が必要である。10±0.5nmの厚
さに制御することが望ましい。
行うためのものであり、その厚さはしきい電圧〔Vth〕
の制御のため、高精度が必要である。10±0.5nmの厚
さに制御することが望ましい。
【0051】続いて、nチャネルMISFET形成領域
を開孔したフォトレジスト膜34を形成し、nチャネル
MISFET用のチャネルドープを行う(図9)。ま
ず、ホウ素(B)イオンを20keVのエネルギー、7.0
×1012/cm2のドーズ量でイオン注入した後、ヒ素(A
s)イオンを25keVのエネルギー、2.5×1012/cm2
のドーズ量でイオン注入する。
を開孔したフォトレジスト膜34を形成し、nチャネル
MISFET用のチャネルドープを行う(図9)。ま
ず、ホウ素(B)イオンを20keVのエネルギー、7.0
×1012/cm2のドーズ量でイオン注入した後、ヒ素(A
s)イオンを25keVのエネルギー、2.5×1012/cm2
のドーズ量でイオン注入する。
【0052】ホウ素イオンは、パンチスルーを防ぐため
のものであり、ヒ素イオンに比べて深い位置に注入され
る。これにより、しきい電圧〔Vth〕のゲート長依存性
が改善され、ゲート長0.2μmのnチャネルMISFE
TQnを正常動作させることが可能となる。
のものであり、ヒ素イオンに比べて深い位置に注入され
る。これにより、しきい電圧〔Vth〕のゲート長依存性
が改善され、ゲート長0.2μmのnチャネルMISFE
TQnを正常動作させることが可能となる。
【0053】一方、ヒ素イオンは、しきい電圧〔Vth〕
を約0.3Vまで低減させるために行うものであり、出来
るだけ浅く注入することが望ましい。
を約0.3Vまで低減させるために行うものであり、出来
るだけ浅く注入することが望ましい。
【0054】次に、フォトレジスト膜34をアッシング
で除去した後、pチャネルMISFET形成領域を開孔
したフォトレジスト膜35を形成し、pチャネルMIS
FET用のチャネルドープを行う(図10)。まず、リ
ンイオンを60keVのエネルギー、7.0×1012/cm2の
ドーズ量でイオン注入した後、BF2 イオンを25keV
のエネルギー、2.5×1012/cm2のドーズ量でイオン注
入する。
で除去した後、pチャネルMISFET形成領域を開孔
したフォトレジスト膜35を形成し、pチャネルMIS
FET用のチャネルドープを行う(図10)。まず、リ
ンイオンを60keVのエネルギー、7.0×1012/cm2の
ドーズ量でイオン注入した後、BF2 イオンを25keV
のエネルギー、2.5×1012/cm2のドーズ量でイオン注
入する。
【0055】リンイオンは、パンチスルーを防ぐための
ものであり、BF2イオンに比べて深い位置に注入され
る。これにより、しきい電圧〔Vth〕のゲート長依存性
が改善され、ゲート長0.2μmのpチャネルMISFE
TQpを正常動作させることが可能となる。
ものであり、BF2イオンに比べて深い位置に注入され
る。これにより、しきい電圧〔Vth〕のゲート長依存性
が改善され、ゲート長0.2μmのpチャネルMISFE
TQpを正常動作させることが可能となる。
【0056】一方、BF2 イオンは、しきい電圧〔Vt
h〕を約−0.3Vまで低減させるために行うものであ
り、出来るだけ浅く注入することが望ましい。
h〕を約−0.3Vまで低減させるために行うものであ
り、出来るだけ浅く注入することが望ましい。
【0057】次に、フォトレジスト膜35をアッシング
で除去した後、チャネルドープに用いた酸化珪素33を
希フッ酸水溶液によるエッチングで除去し、800℃の
窒素雰囲気中、次いで800℃のスチーム雰囲気中で基
板表面を熱酸化してnウエル2、pウエル3のアクティ
ブ領域に膜厚5nm程度の酸化珪素膜からなるゲート絶縁
膜8を形成する(図11)。
で除去した後、チャネルドープに用いた酸化珪素33を
希フッ酸水溶液によるエッチングで除去し、800℃の
窒素雰囲気中、次いで800℃のスチーム雰囲気中で基
板表面を熱酸化してnウエル2、pウエル3のアクティ
ブ領域に膜厚5nm程度の酸化珪素膜からなるゲート絶縁
膜8を形成する(図11)。
【0058】次に、CVD法を用いて基板全面に膜厚1
50nm程度の多結晶シリコン膜9を堆積した後、基板表
面を熱酸化して多結晶シリコン膜9の表面に膜厚5nm程
度の酸化珪素膜36を形成する(図12)。熱酸化の条
件は、ゲート絶縁膜8の場合とほぼ同じである。
50nm程度の多結晶シリコン膜9を堆積した後、基板表
面を熱酸化して多結晶シリコン膜9の表面に膜厚5nm程
度の酸化珪素膜36を形成する(図12)。熱酸化の条
件は、ゲート絶縁膜8の場合とほぼ同じである。
【0059】次に、nチャネルMISFET形成領域を
開孔したフォトレジスト膜37を形成した後、これをイ
オン注入のマスクにして多結晶シリコン膜9の表面にリ
ンイオンを20keVのエネルギー、3.0×1015/cm2の
ドーズ量でイオン注入する(図13)。リンイオンの注
入量は、ゲート電極が空乏化しないよう、多結晶シリコ
ン膜9のリン濃度が1.0×1020/cm3程度になるように
設定する。
開孔したフォトレジスト膜37を形成した後、これをイ
オン注入のマスクにして多結晶シリコン膜9の表面にリ
ンイオンを20keVのエネルギー、3.0×1015/cm2の
ドーズ量でイオン注入する(図13)。リンイオンの注
入量は、ゲート電極が空乏化しないよう、多結晶シリコ
ン膜9のリン濃度が1.0×1020/cm3程度になるように
設定する。
【0060】次に、フォトレジスト膜37をアッシング
で除去した後、pチャネルMISFET形成領域を開孔
したフォトレジスト膜38を形成し、これをイオン注入
のマスクにして多結晶シリコン膜9の表面にBF2 イオ
ンを20keVのエネルギー、3.0×1015/cm2のドーズ
量でイオン注入する(図14)。BF2 イオンの注入量
は、ゲート電極が空乏化しないよう、多結晶シリコン膜
9のBF2 濃度が1.0×1020/cm3程度になるように設
定する。
で除去した後、pチャネルMISFET形成領域を開孔
したフォトレジスト膜38を形成し、これをイオン注入
のマスクにして多結晶シリコン膜9の表面にBF2 イオ
ンを20keVのエネルギー、3.0×1015/cm2のドーズ
量でイオン注入する(図14)。BF2 イオンの注入量
は、ゲート電極が空乏化しないよう、多結晶シリコン膜
9のBF2 濃度が1.0×1020/cm3程度になるように設
定する。
【0061】次に、フォトレジスト膜38をアッシング
で除去した後、多結晶シリコン膜9の表面の酸化珪素膜
36を希フッ酸水溶液によるエッチングで除去し、CV
D法を用いて基板全面に膜厚150nm程度のWSiX か
らなるシリサイド膜10を堆積する(図15)。シリサ
イド膜10は、ゲート電極を低抵抗化するために形成す
る。
で除去した後、多結晶シリコン膜9の表面の酸化珪素膜
36を希フッ酸水溶液によるエッチングで除去し、CV
D法を用いて基板全面に膜厚150nm程度のWSiX か
らなるシリサイド膜10を堆積する(図15)。シリサ
イド膜10は、ゲート電極を低抵抗化するために形成す
る。
【0062】次に、ゲート電極形成領域の上部を開孔し
たフォトレジスト膜(図示せず)を形成し、これをマス
クにしたエッチングでシリサイド膜10および多結晶シ
リコン膜9をパターニングし、n+ 形の多結晶シリコン
膜9nとシリサイド膜10との積層膜からなるゲート電
極11nおよびp+ 形の多結晶シリコン膜9pとシリサ
イド膜10との積層膜からなるゲート電極11pを形成
する(図16)。
たフォトレジスト膜(図示せず)を形成し、これをマス
クにしたエッチングでシリサイド膜10および多結晶シ
リコン膜9をパターニングし、n+ 形の多結晶シリコン
膜9nとシリサイド膜10との積層膜からなるゲート電
極11nおよびp+ 形の多結晶シリコン膜9pとシリサ
イド膜10との積層膜からなるゲート電極11pを形成
する(図16)。
【0063】多結晶シリコン膜9n中のリンと多結晶シ
リコン膜9p中のホウ素とがシリサイド膜10を通じて
相互に拡散し、しきい電圧〔Vth〕を不安定にするのを
防ぐため、ゲート電極11n,11pは一体化せず、分
離したパターンとする。
リコン膜9p中のホウ素とがシリサイド膜10を通じて
相互に拡散し、しきい電圧〔Vth〕を不安定にするのを
防ぐため、ゲート電極11n,11pは一体化せず、分
離したパターンとする。
【0064】次に、多結晶シリコン膜9n中のリンおよ
び多結晶シリコン膜9p中のホウ素の活性化と拡散のた
めの熱処理を行う。条件は、950℃、6分程度であ
る。
び多結晶シリコン膜9p中のホウ素の活性化と拡散のた
めの熱処理を行う。条件は、950℃、6分程度であ
る。
【0065】この熱処理においては、多結晶シリコン膜
9n,9pをゲート絶縁膜8の界面側まで高濃度化する
ことが重要である。特に、多結晶シリコン膜9p中のホ
ウ素は、ゲート絶縁膜8を容易に拡散してpチャネルM
ISFETQpの特性を変動させる。そのため、この熱
処理は高精度に行う必要があり、光で加熱する公知の短
時間アニール法を用いる。
9n,9pをゲート絶縁膜8の界面側まで高濃度化する
ことが重要である。特に、多結晶シリコン膜9p中のホ
ウ素は、ゲート絶縁膜8を容易に拡散してpチャネルM
ISFETQpの特性を変動させる。そのため、この熱
処理は高精度に行う必要があり、光で加熱する公知の短
時間アニール法を用いる。
【0066】次に、ソース、ドレイン形成のためのイオ
ン注入を行う。まず、CVD法を用いて基板全面に膜厚
5nm程度の酸化珪素膜39を堆積し、イオン注入の透過
膜を形成した後、nチャネルMISFET形成領域の上
部を開孔したフォトレジスト膜(図示せず)を形成し、
このフォトレジスト膜およびゲート電極11nをイオン
注入のマスクにしてヒ素イオンを20keVのエネルギ
ー、1.0×1014/cm2のドーズ量でイオン注入する。そ
の後、上記フォトレジスト膜をアッシングで除去する。
ン注入を行う。まず、CVD法を用いて基板全面に膜厚
5nm程度の酸化珪素膜39を堆積し、イオン注入の透過
膜を形成した後、nチャネルMISFET形成領域の上
部を開孔したフォトレジスト膜(図示せず)を形成し、
このフォトレジスト膜およびゲート電極11nをイオン
注入のマスクにしてヒ素イオンを20keVのエネルギ
ー、1.0×1014/cm2のドーズ量でイオン注入する。そ
の後、上記フォトレジスト膜をアッシングで除去する。
【0067】続いて、pチャネルMISFET形成領域
の上部を開孔したフォトレジスト膜(図示せず)を形成
し、このフォトレジスト膜およびゲート電極11pをイ
オン注入のマスクにしてBF2 イオンを15keVのエネ
ルギー、1.0×1014/cm2のドーズ量でイオン注入す
る。その後、上記フォトレジスト膜をアッシングで除去
する(図17)。
の上部を開孔したフォトレジスト膜(図示せず)を形成
し、このフォトレジスト膜およびゲート電極11pをイ
オン注入のマスクにしてBF2 イオンを15keVのエネ
ルギー、1.0×1014/cm2のドーズ量でイオン注入す
る。その後、上記フォトレジスト膜をアッシングで除去
する(図17)。
【0068】次に、CVD法を用いて基板全面に膜厚1
50nm程度の酸化珪素膜(図示せず)を堆積した後、異
方性エッチングでこの酸化珪素膜をパターニングし、ゲ
ート電極11n,11pの側壁にサイドウォールスペー
サ16を形成する。サイドウォールスペーサ16の幅
は、100nm程度である。
50nm程度の酸化珪素膜(図示せず)を堆積した後、異
方性エッチングでこの酸化珪素膜をパターニングし、ゲ
ート電極11n,11pの側壁にサイドウォールスペー
サ16を形成する。サイドウォールスペーサ16の幅
は、100nm程度である。
【0069】次に、CVD法を用いて基板全面に膜厚5
nm程度の酸化珪素膜17を堆積し、イオン注入の透過膜
を形成した後、nチャネルMISFET形成領域の上部
を開孔したフォトレジスト膜(図示せず)を形成し、こ
のフォトレジスト膜、ゲート電極11nおよびサイドウ
ォールスペーサ16をイオン注入のマスクにしてヒ素イ
オンを20keVのエネルギー、5.0×1015/cm2のドー
ズ量でイオン注入する。その後、上記フォトレジスト膜
をアッシングで除去する。
nm程度の酸化珪素膜17を堆積し、イオン注入の透過膜
を形成した後、nチャネルMISFET形成領域の上部
を開孔したフォトレジスト膜(図示せず)を形成し、こ
のフォトレジスト膜、ゲート電極11nおよびサイドウ
ォールスペーサ16をイオン注入のマスクにしてヒ素イ
オンを20keVのエネルギー、5.0×1015/cm2のドー
ズ量でイオン注入する。その後、上記フォトレジスト膜
をアッシングで除去する。
【0070】続いて、pチャネルMISFET形成領域
の上部を開孔したフォトレジスト膜(図示せず)を形成
し、このフォトレジスト膜、ゲート電極11pおよびサ
イドウォールスペーサ16をイオン注入のマスクにして
BF2 イオンを15keVのエネルギー、2.0×1014/c
m2のドーズ量でイオン注入する。その後、上記フォトレ
ジスト膜をアッシングで除去する(図18)。
の上部を開孔したフォトレジスト膜(図示せず)を形成
し、このフォトレジスト膜、ゲート電極11pおよびサ
イドウォールスペーサ16をイオン注入のマスクにして
BF2 イオンを15keVのエネルギー、2.0×1014/c
m2のドーズ量でイオン注入する。その後、上記フォトレ
ジスト膜をアッシングで除去する(図18)。
【0071】ソース、ドレインを浅く形成するため、注
入したヒ素イオンおよびBF2 イオンの活性化は、BP
SG膜19のリフロー工程と兼ねて後に行う。
入したヒ素イオンおよびBF2 イオンの活性化は、BP
SG膜19のリフロー工程と兼ねて後に行う。
【0072】次に、CVD法を用いて基板全面に膜厚1
00nm程度の酸化珪素膜18を堆積する。酸化珪素膜1
8は、その上部に堆積するBPSG膜19中の不純物が
nウエル2、pウエル3中に拡散するのを防止するため
に形成する。
00nm程度の酸化珪素膜18を堆積する。酸化珪素膜1
8は、その上部に堆積するBPSG膜19中の不純物が
nウエル2、pウエル3中に拡散するのを防止するため
に形成する。
【0073】続いて、CVD法を用いて基板全面に膜厚
600nm程度のBPSG膜19を堆積した後、光で加熱
する短時間アニール法を用いて900℃、2分の熱処理
を行い、BPSG膜19をリフローすると共に、ソース
・ドレインの不純物を活性化する。
600nm程度のBPSG膜19を堆積した後、光で加熱
する短時間アニール法を用いて900℃、2分の熱処理
を行い、BPSG膜19をリフローすると共に、ソース
・ドレインの不純物を活性化する。
【0074】以上の工程により、ソース、ドレインの拡
散層抵抗が100〔Ω/cm〕、接合深さが約0.1μmの
nチャネルMISFETQn、およびソース、ドレイン
の拡散層抵抗が250〔Ω/cm〕、接合深さが約0.1μ
mのpチャネルMISFETQpが得られる(図1
9)。
散層抵抗が100〔Ω/cm〕、接合深さが約0.1μmの
nチャネルMISFETQn、およびソース、ドレイン
の拡散層抵抗が250〔Ω/cm〕、接合深さが約0.1μ
mのpチャネルMISFETQpが得られる(図1
9)。
【0075】その後、図示しないフォトレジスト膜をエ
ッチングのマスクにしてBPSG膜19に接続孔23を
形成した後、スパッタ法を用いてTiWまたはTiNか
らなる膜厚250nm程度のバリヤメタル20および膜厚
550nm程度のAl合金膜21を基板全面に順次堆積
し、これらをパターニングしてメタル配線22を形成す
る。
ッチングのマスクにしてBPSG膜19に接続孔23を
形成した後、スパッタ法を用いてTiWまたはTiNか
らなる膜厚250nm程度のバリヤメタル20および膜厚
550nm程度のAl合金膜21を基板全面に順次堆積
し、これらをパターニングしてメタル配線22を形成す
る。
【0076】最後に、nチャネルMISFETQn、p
チャネルMISFETQpの安定化のために、400℃
の水素雰囲気で熱処理を行うことにより、前記図1に示
すCMOSFETが完成する。
チャネルMISFETQpの安定化のために、400℃
の水素雰囲気で熱処理を行うことにより、前記図1に示
すCMOSFETが完成する。
【0077】次に、図20〜図25を用いて上記の構成
を有するCMOSFETの作用、効果を説明する。
を有するCMOSFETの作用、効果を説明する。
【0078】図20は、本発明のCMOSFETのチャ
ネル領域のポテンシャル図であり、図21は、nチャネ
ルMISFETとpチャネルMISFETのゲート電極
を共にn+ 形の多結晶シリコンで構成した従来のCMO
SFETのチャネル領域のポテンシャル図である。いず
れもゲート電圧〔Vg〕がしきい電圧〔Vth〕に等しい
場合のポテンシャル図である。
ネル領域のポテンシャル図であり、図21は、nチャネ
ルMISFETとpチャネルMISFETのゲート電極
を共にn+ 形の多結晶シリコンで構成した従来のCMO
SFETのチャネル領域のポテンシャル図である。いず
れもゲート電圧〔Vg〕がしきい電圧〔Vth〕に等しい
場合のポテンシャル図である。
【0079】まず、図21の従来技術について説明す
る。従来技術のnチャネルMISFETのチャネル領域
には、ウエルと同じ導電形の不純物(p形不純物)がド
ープされた不純物層があり、一方、pチャネルMISF
ETのチャネル領域には、ウエルと反対導電形の不純物
(p形不純物)がドープされたカウンタードープ層があ
る。
る。従来技術のnチャネルMISFETのチャネル領域
には、ウエルと同じ導電形の不純物(p形不純物)がド
ープされた不純物層があり、一方、pチャネルMISF
ETのチャネル領域には、ウエルと反対導電形の不純物
(p形不純物)がドープされたカウンタードープ層があ
る。
【0080】このカウンタードープ層は、pチャネルM
ISFETのしきい電圧〔Vth〕をnチャネルMISF
ETのしきい電圧〔Vth〕に合わせ込むために設けられ
ている。pチャネルMISFETのポテンシャルが最小
となる部分が基板表面でなくバルク側になっていること
が特徴であり、そのため、ソース、ドレイン間の導電チ
ャネルはバルク内部から形成される(埋込チャネル形構
造)。
ISFETのしきい電圧〔Vth〕をnチャネルMISF
ETのしきい電圧〔Vth〕に合わせ込むために設けられ
ている。pチャネルMISFETのポテンシャルが最小
となる部分が基板表面でなくバルク側になっていること
が特徴であり、そのため、ソース、ドレイン間の導電チ
ャネルはバルク内部から形成される(埋込チャネル形構
造)。
【0081】このようなpチャネルMISFETは、キ
ャリアの流れるチャネルが基板内部にあるため、ホット
キャリアが基板とゲート絶縁膜との界面に影響を与え難
く、ホットキャリアによる信頼性の低下が小さい。一
方、nチャネルMISFETは、表面チャネル形構造で
あり、ホットキャリアによる信頼性の低下が大きい。
ャリアの流れるチャネルが基板内部にあるため、ホット
キャリアが基板とゲート絶縁膜との界面に影響を与え難
く、ホットキャリアによる信頼性の低下が小さい。一
方、nチャネルMISFETは、表面チャネル形構造で
あり、ホットキャリアによる信頼性の低下が大きい。
【0082】次に、図20の本発明について説明する。
本発明では、nチャネルMISFET、pチャネルMI
SFET共、チャネル領域の基板側には、それぞれのウ
エルと同じ導電形の不純物をドープした高濃度不純物層
があり、表面側には、それぞれのウエルと反対導電形の
不純物をドープしたカウンタードープ層がある。
本発明では、nチャネルMISFET、pチャネルMI
SFET共、チャネル領域の基板側には、それぞれのウ
エルと同じ導電形の不純物をドープした高濃度不純物層
があり、表面側には、それぞれのウエルと反対導電形の
不純物をドープしたカウンタードープ層がある。
【0083】このカウンタードープ層は、従来技術のカ
ウンタードープ層に比べて不純物濃度が低く、幅も小さ
いため、ポテンシャルが最小になる部分は基板内部でな
く、基板とゲート絶縁膜との界面にある。そのため、n
チャネルMISFET、pチャネルMISFET共、ホ
ットキャリアによる信頼性の低下が大きい構造になって
いるが、この問題は、電源電圧〔Vcc〕を2〔V〕に低
減することで緩和することができる。
ウンタードープ層に比べて不純物濃度が低く、幅も小さ
いため、ポテンシャルが最小になる部分は基板内部でな
く、基板とゲート絶縁膜との界面にある。そのため、n
チャネルMISFET、pチャネルMISFET共、ホ
ットキャリアによる信頼性の低下が大きい構造になって
いるが、この問題は、電源電圧〔Vcc〕を2〔V〕に低
減することで緩和することができる。
【0084】図22、図23は、しきい電圧〔Vth〕を
約0.3〔V〕に設定する方法についての本発明と従来技
術との考え方の差異を説明する図である。図22は、本
発明の方法、図23は、従来技術の方法である。
約0.3〔V〕に設定する方法についての本発明と従来技
術との考え方の差異を説明する図である。図22は、本
発明の方法、図23は、従来技術の方法である。
【0085】それぞれの図の横軸は、(1) チャネル領域
の不純物がウエルの不純物のみの場合、(2) ウエルと同
じ導電形の不純物をドープする場合、(3) ウエルと反対
導電形の不純物を表面にドープしてしきい電圧〔Vth〕
を0.3〔V〕程度(pチャネルMISFETは、−0.3
〔V〕程度)に設定する場合である。
の不純物がウエルの不純物のみの場合、(2) ウエルと同
じ導電形の不純物をドープする場合、(3) ウエルと反対
導電形の不純物を表面にドープしてしきい電圧〔Vth〕
を0.3〔V〕程度(pチャネルMISFETは、−0.3
〔V〕程度)に設定する場合である。
【0086】なお、従来技術のnチャネルMISFET
は、チャネル領域にウエルと反対導電形の不純物をドー
プしないので、ウエルと同じ導電形の不純物のドープで
しきい電圧〔Vth〕を0.3〔V〕程度に設定する。ま
た、従来技術のpチャネルMISFETは、チャネル領
域にウエルと同じ導電形の不純物をドープしないので、
ウエルと反対導電形の不純物のドープで−0.3〔V〕程
度に設定する。
は、チャネル領域にウエルと反対導電形の不純物をドー
プしないので、ウエルと同じ導電形の不純物のドープで
しきい電圧〔Vth〕を0.3〔V〕程度に設定する。ま
た、従来技術のpチャネルMISFETは、チャネル領
域にウエルと同じ導電形の不純物をドープしないので、
ウエルと反対導電形の不純物のドープで−0.3〔V〕程
度に設定する。
【0087】なお、図中のカッコ内の数値は、それぞれ
の不純物のドープによるしきい電圧〔Vth〕のシフト量
を示している。
の不純物のドープによるしきい電圧〔Vth〕のシフト量
を示している。
【0088】まず、図22と図23とを比較してnチャ
ネルMISFETの場合について説明する。チャネル領
域の不純物がウエルのみである場合、本発明および従来
技術のしきい電圧〔Vth〕は、共に−0.1〔V〕程度で
ある。
ネルMISFETの場合について説明する。チャネル領
域の不純物がウエルのみである場合、本発明および従来
技術のしきい電圧〔Vth〕は、共に−0.1〔V〕程度で
ある。
【0089】本発明では、ウエルと同じ導電形の不純物
をドープしてしきい電圧〔Vth〕を0.5〔V〕程度に設
定する。従来技術では、ウエルと同じ導電形の不純物を
ドープして0.3〔V〕程度に設定する。
をドープしてしきい電圧〔Vth〕を0.5〔V〕程度に設
定する。従来技術では、ウエルと同じ導電形の不純物を
ドープして0.3〔V〕程度に設定する。
【0090】すなわち、本発明の方法は、従来技術の方
法に比べてしきい電圧〔Vth〕を正方向に大きくシフト
させるので、パンチスルーを有効に防止することができ
る。
法に比べてしきい電圧〔Vth〕を正方向に大きくシフト
させるので、パンチスルーを有効に防止することができ
る。
【0091】これにより、しきい電圧〔Vth〕のゲート
長依存性が低減されるので、短チャネル化を実現し易
い。本発明では、その後、さらにウエルと反対導電形の
不純物を表面にドープしてしきい電圧〔Vth〕を0.3
〔V〕程度に設定する。
長依存性が低減されるので、短チャネル化を実現し易
い。本発明では、その後、さらにウエルと反対導電形の
不純物を表面にドープしてしきい電圧〔Vth〕を0.3
〔V〕程度に設定する。
【0092】次に、pチャネルMISFETの場合につ
いて説明する。チャネル領域の不純物がウエルのみであ
る場合、本発明のしきい電圧〔Vth〕は、0.1〔V〕程
度であるのに対し、従来技術は、−0.1〔V〕程度であ
る。この差異は、ゲート電極と基板(ウエル)との間の
仕事関数差が異なるためである。
いて説明する。チャネル領域の不純物がウエルのみであ
る場合、本発明のしきい電圧〔Vth〕は、0.1〔V〕程
度であるのに対し、従来技術は、−0.1〔V〕程度であ
る。この差異は、ゲート電極と基板(ウエル)との間の
仕事関数差が異なるためである。
【0093】本発明では、ウエルと同じ導電形の不純物
をドープしてしきい電圧〔Vth〕を−0.5〔V〕程度に
設定する。従来技術では、ウエルと反対導電形の不純物
をドープしてしきい電圧〔Vth〕を−0.3〔V〕程度に
設定する。
をドープしてしきい電圧〔Vth〕を−0.5〔V〕程度に
設定する。従来技術では、ウエルと反対導電形の不純物
をドープしてしきい電圧〔Vth〕を−0.3〔V〕程度に
設定する。
【0094】すなわち、本発明の方法は、従来技術の方
法に比べてしきい電圧〔Vth〕を負方向に大きくシフト
させるので、パンチスルーを有効に防止することができ
る。
法に比べてしきい電圧〔Vth〕を負方向に大きくシフト
させるので、パンチスルーを有効に防止することができ
る。
【0095】これにより、しきい電圧〔Vth〕のゲート
長依存性が低減されるので、短チャネル化を実現し易
い。
長依存性が低減されるので、短チャネル化を実現し易
い。
【0096】本発明では、その後、さらにウエルと反対
導電形の不純物を表面にドープしてしきい電圧〔Vth〕
を−0.3〔V〕程度に設定する。すなわち、従来技術の
方法は、しきい電圧〔Vth〕を正方向に0.7〔V〕程度
シフトさせるのに対し、本発明の方法は、0.2〔V〕程
度のシフトでよい。従って、本発明の方法は、従来技術
の方法に比べて反対導電形の不純物のドープ量が少なく
済むので、しきい電圧〔Vth〕のゲート長依存性が大き
く劣化することはない。
導電形の不純物を表面にドープしてしきい電圧〔Vth〕
を−0.3〔V〕程度に設定する。すなわち、従来技術の
方法は、しきい電圧〔Vth〕を正方向に0.7〔V〕程度
シフトさせるのに対し、本発明の方法は、0.2〔V〕程
度のシフトでよい。従って、本発明の方法は、従来技術
の方法に比べて反対導電形の不純物のドープ量が少なく
済むので、しきい電圧〔Vth〕のゲート長依存性が大き
く劣化することはない。
【0097】図24は、本発明のpチャネルMISFE
Tのチャネル領域にウエルと同じ導電形の不純物をドー
プして高濃度不純物層を形成した場合のしきい電圧〔V
th〕のゲート長依存性(ΔVth)に与える影響をシミュ
レーションにより調べた結果である。なお、ゲート長
(Lg)が0.25〜0.35μmの範囲でしきい電圧〔V
th〕が一定の値になるように不純物のドープ量を調整し
ている。
Tのチャネル領域にウエルと同じ導電形の不純物をドー
プして高濃度不純物層を形成した場合のしきい電圧〔V
th〕のゲート長依存性(ΔVth)に与える影響をシミュ
レーションにより調べた結果である。なお、ゲート長
(Lg)が0.25〜0.35μmの範囲でしきい電圧〔V
th〕が一定の値になるように不純物のドープ量を調整し
ている。
【0098】シミュレーションの結果から、ウエルと同
じ導電形の不純物のドープ量が増加する程、ΔVthが改
善されることがわかる。
じ導電形の不純物のドープ量が増加する程、ΔVthが改
善されることがわかる。
【0099】図25は、本発明のpチャネルMISFE
Tのチャネル領域の表面側にカウンタードープ層を形成
した場合のしきい電圧〔Vth〕のゲート長依存性に与え
る影響をシミュレーションにより調べた結果である。
Tのチャネル領域の表面側にカウンタードープ層を形成
した場合のしきい電圧〔Vth〕のゲート長依存性に与え
る影響をシミュレーションにより調べた結果である。
【0100】図の縦軸は、しきい電圧〔Vth〕のゲート
長依存性(ΔVth)、横軸は、カウンタードープ層の深
さである。なお、ゲート長(Lg)が0.25〜0.35μ
mの範囲でしきい電圧〔Vth〕が一定の値になるように
不純物のドープ量を調整している。
長依存性(ΔVth)、横軸は、カウンタードープ層の深
さである。なお、ゲート長(Lg)が0.25〜0.35μ
mの範囲でしきい電圧〔Vth〕が一定の値になるように
不純物のドープ量を調整している。
【0101】シミュレーションの結果から、カウンター
ドープ層が浅くなる程、ΔVthを低減できることがわか
る。これは、カウンタードープ層が浅くなると、反対導
電形の不純物の影響があたかもゲート電極と基板との間
の仕事関数差をシフトするような働きに近づくためであ
る。
ドープ層が浅くなる程、ΔVthを低減できることがわか
る。これは、カウンタードープ層が浅くなると、反対導
電形の不純物の影響があたかもゲート電極と基板との間
の仕事関数差をシフトするような働きに近づくためであ
る。
【0102】すなわち、反対導電形の不純物のドープ量
は、少ないことが望ましい。また、不純物種は拡散係数
が小さいものが望ましい。本発明のpチャネルMISF
ETは、ゲート電極をp形とすることにより、カウンタ
ードープ層の不純物濃度が低くともしきい電圧〔Vth〕
を低減することができるので、短チャネル化に有利であ
る。
は、少ないことが望ましい。また、不純物種は拡散係数
が小さいものが望ましい。本発明のpチャネルMISF
ETは、ゲート電極をp形とすることにより、カウンタ
ードープ層の不純物濃度が低くともしきい電圧〔Vth〕
を低減することができるので、短チャネル化に有利であ
る。
【0103】また、本発明のnチャネルMISFET
は、拡散係数の小さいヒ素を用いてカウンタードープ層
を形成するので、従来技術に比べてΔVthを低減でき、
場合よりも Vthのゲート寸法依存性を小さくでき、短チ
ャネル化に有利である。
は、拡散係数の小さいヒ素を用いてカウンタードープ層
を形成するので、従来技術に比べてΔVthを低減でき、
場合よりも Vthのゲート寸法依存性を小さくでき、短チ
ャネル化に有利である。
【0104】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0105】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【0106】本発明によれば、nチャネルMISFE
T、pチャネルMISFET共、しきい電圧〔Vth〕の
ゲート長依存性劣化させることなく、しきい電圧〔Vt
h〕を低減することができるので、低電圧駆動で高性能
を発揮する短チャネルCMOSデバイスを実現すること
ができる。
T、pチャネルMISFET共、しきい電圧〔Vth〕の
ゲート長依存性劣化させることなく、しきい電圧〔Vt
h〕を低減することができるので、低電圧駆動で高性能
を発揮する短チャネルCMOSデバイスを実現すること
ができる。
【図1】本発明の一実施例であるCMOSFETを示す
半導体基板の要部断面図である。
半導体基板の要部断面図である。
【図2】このCMOSFETの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図3】このCMOSFETの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図4】このCMOSFETの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図5】このCMOSFETの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図6】このCMOSFETの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図7】このCMOSFETの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図8】このCMOSFETの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図9】このCMOSFETの製造方法を示す半導体基
板の要部断面図である。
板の要部断面図である。
【図10】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図11】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図12】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図13】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図14】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図15】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図16】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図17】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図18】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図19】このCMOSFETの製造方法を示す半導体
基板の要部断面図である。
基板の要部断面図である。
【図20】本発明のCMOSFETのチャネル領域のポ
テンシャルを示す図である。
テンシャルを示す図である。
【図21】従来のCMOSFETのチャネル領域のポテ
ンシャルを示す図である。
ンシャルを示す図である。
【図22】本発明によるしきい電圧の低減方法を説明す
る図である。
る図である。
【図23】従来技術によるしきい電圧の低減方法を説明
する図である。
する図である。
【図24】基板と同じ導電形の不純物のドープ量と、し
きい電圧のゲート長依存性との関係を示す図である。
きい電圧のゲート長依存性との関係を示す図である。
【図25】カウンタードープ層の深さと、しきい電圧の
ゲート長依存性との関係を示す図である。
ゲート長依存性との関係を示す図である。
1 半導体基板
2 nウエル
3 pウエル
4 フィールド絶縁膜
5 チャネルストッパ領域
6 n- 半導体領域
7 n+ 半導体領域
8 ゲート絶縁膜
9 多結晶シリコン膜
9n 多結晶シリコン膜
9p 多結晶シリコン膜
10 シリサイド膜
11n ゲート電極
11p ゲート電極
12n 高濃度不純物層
12p 高濃度不純物層
13n カウンタードープ層
13p カウンタードープ層
14 p- 半導体領域
15 p+ 半導体領域
16 サイドウォールスペーサ
17 酸化珪素膜
18 酸化珪素膜
19 BPSG膜
20 バリヤメタル
21 Al合金膜
22 メタル配線
23 接続孔
24 酸化珪素膜
25 窒化珪素膜
26 フォトレジスト膜
27 酸化珪素膜
28 酸化珪素膜
29 窒化珪素膜
30 フォトレジスト膜
31 フォトレジスト膜
32 酸化珪素膜
33 酸化珪素膜
34 フォトレジスト膜
35 フォトレジスト膜
36 酸化珪素膜
37 フォトレジスト膜
38 フォトレジスト膜
39 酸化珪素膜
Qn nチャネルMISFET
Qp pチャネルMISFET
Claims (6)
- 【請求項1】 nチャネルMISFETとpチャネルM
ISFETとを同一半導体基板上に形成したCMOSF
ETを有する半導体集積回路装置であって、前記nチャ
ネルMISFETのゲート電極をn形の多結晶シリコン
またはそれと同等の仕事関数を有する材料で構成すると
共に、前記pチャネルMISFETのゲート電極をp形
の多結晶シリコンまたはそれと同等の仕事関数を有する
材料で構成し、前記nチャネルMISFETおよび前記
pチャネルMISFETのそれぞれのチャネル領域に、
それぞれの基板と同じ導電形の高濃度不純物層を設けた
ことを特徴とする半導体集積回路装置。 - 【請求項2】 前記nチャネルMISFETおよび前記
pチャネルMISFETのそれぞれの高濃度不純物層の
表面に、前記高濃度不純物層と反対の導電形のカウンタ
ードープ層を設けたことを特徴とする請求項1記載の半
導体集積回路装置。 - 【請求項3】 回路の電源電圧が2〔V〕以下であるこ
とを特徴とする請求項1または2記載の半導体集積回路
装置。 - 【請求項4】 前記nチャネルMISFETおよび前記
pチャネルMISFETのそれぞれのゲート長が0.2μ
m以下であることを特徴とする請求項1または2記載の
半導体集積回路装置。 - 【請求項5】 前記nチャネルMISFETのしきい電
圧が約0.3〔V〕であり、前記pチャネルMISFET
のしきい電圧が約−0.3〔V〕であることを特徴とする
請求項1または2記載の半導体集積回路装置。 - 【請求項6】 前記nチャネルMISFETのゲート電
極と前記pチャネルMISFETのゲート電極とを分離
形成したことを特徴とする請求項1または2記載の半導
体集積回路装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3188470A JPH0536918A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路装置 |
KR1019920012878A KR930003415A (ko) | 1991-07-29 | 1992-07-20 | 반도체 집적 회로 장치 |
US07/921,248 US5329138A (en) | 1991-07-29 | 1992-07-29 | Short channel CMOS device capable of high performance at low voltage |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3188470A JPH0536918A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0536918A true JPH0536918A (ja) | 1993-02-12 |
Family
ID=16224289
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3188470A Pending JPH0536918A (ja) | 1991-07-29 | 1991-07-29 | 半導体集積回路装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US5329138A (ja) |
JP (1) | JPH0536918A (ja) |
KR (1) | KR930003415A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043534A (ja) * | 2000-07-28 | 2002-02-08 | Nec Corp | 半導体装置及びその製造方法 |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5576565A (en) * | 1993-03-31 | 1996-11-19 | Matsushita Electric Industrial Co., Ltd. | MIS capacitor and a semiconductor device utilizing said MIS capacitor |
JP2513402B2 (ja) * | 1993-05-01 | 1996-07-03 | 日本電気株式会社 | 半導体装置の構造及び製造方法 |
US6310384B1 (en) | 1993-07-02 | 2001-10-30 | Hitachi, Ltd. | Low stress semiconductor devices with thermal oxide isolation |
US5559368A (en) * | 1994-08-30 | 1996-09-24 | The Regents Of The University Of California | Dynamic threshold voltage mosfet having gate to body connection for ultra-low voltage operation |
JPH08213478A (ja) * | 1994-12-07 | 1996-08-20 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
JPH09107036A (ja) * | 1995-08-09 | 1997-04-22 | Toshiba Corp | 半導体装置 |
KR100190020B1 (ko) * | 1996-02-21 | 1999-06-01 | 윤종용 | 고전압 트랜지스터 및 그의 제조방법 |
US5770490A (en) * | 1996-08-29 | 1998-06-23 | International Business Machines Corporation | Method for producing dual work function CMOS device |
US6028339A (en) * | 1996-08-29 | 2000-02-22 | International Business Machines Corporation | Dual work function CMOS device |
US6071775A (en) * | 1997-02-21 | 2000-06-06 | Samsung Electronics Co., Ltd. | Methods for forming peripheral circuits including high voltage transistors with LDD structures |
US6838320B2 (en) * | 2000-08-02 | 2005-01-04 | Renesas Technology Corp. | Method for manufacturing a semiconductor integrated circuit device |
US6268296B1 (en) * | 1997-12-31 | 2001-07-31 | Texas Instruments Incorporated | Low temperature process for multiple voltage devices |
US5929493A (en) * | 1998-03-31 | 1999-07-27 | Texas Instruments--Acer Incorporated | CMOS transistors with self-aligned planarization twin-well by using fewer mask counts |
US6281555B1 (en) * | 1998-11-06 | 2001-08-28 | Advanced Micro Devices, Inc. | Integrated circuit having isolation structures |
US6492688B1 (en) | 1999-03-02 | 2002-12-10 | Siemens Aktiengesellschaft | Dual work function CMOS device |
US6455903B1 (en) | 2000-01-26 | 2002-09-24 | Advanced Micro Devices, Inc. | Dual threshold voltage MOSFET by local confinement of channel depletion layer using inert ion implantation |
AU2001286895A1 (en) | 2000-08-29 | 2002-03-13 | Boise State University | Damascene double gated transistors and related manufacturing methods |
JP2002299611A (ja) * | 2001-03-30 | 2002-10-11 | Fujitsu Ltd | ゲート電極を有する半導体素子の特性の計算方法及びプログラム |
US6432777B1 (en) | 2001-06-06 | 2002-08-13 | International Business Machines Corporation | Method for increasing the effective well doping in a MOSFET as the gate length decreases |
JP4325133B2 (ja) * | 2001-08-27 | 2009-09-02 | 株式会社デンソー | ガスセンサおよびその製造方法 |
US7190033B2 (en) * | 2004-04-15 | 2007-03-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS device and method of manufacture |
US7407850B2 (en) * | 2005-03-29 | 2008-08-05 | Texas Instruments Incorporated | N+ poly on high-k dielectric for semiconductor devices |
WO2009000136A1 (en) * | 2007-06-22 | 2008-12-31 | The Hong Kong University Of Science And Technology | Polycrystalline silicon thin film transistors with bridged-grain structures |
CN111653578A (zh) * | 2020-06-22 | 2020-09-11 | 昆山国显光电有限公司 | 薄膜晶体管阵列基板及其制备方法、显示面板和显示装置 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4697198A (en) * | 1984-08-22 | 1987-09-29 | Hitachi, Ltd. | MOSFET which reduces the short-channel effect |
US5166765A (en) * | 1991-08-26 | 1992-11-24 | At&T Bell Laboratories | Insulated gate field-effect transistor with pulse-shaped doping |
-
1991
- 1991-07-29 JP JP3188470A patent/JPH0536918A/ja active Pending
-
1992
- 1992-07-20 KR KR1019920012878A patent/KR930003415A/ko not_active Application Discontinuation
- 1992-07-29 US US07/921,248 patent/US5329138A/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002043534A (ja) * | 2000-07-28 | 2002-02-08 | Nec Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
KR930003415A (ko) | 1993-02-24 |
US5329138A (en) | 1994-07-12 |
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