JP2541758B2 - 剰余算出回路 - Google Patents
剰余算出回路Info
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/60—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers
- G06F7/72—Methods or arrangements for performing computations using a digital non-denominational number representation, i.e. number representation without radix; Computing devices using combinations of denominational and non-denominational quantity representations, e.g. using difunction pulse trains, STEELE computers, phase computers using residue arithmetic
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Description
【0001】
【産業上の利用分野】本発明は剰余算出回路に関し、特
に除数3の場合の剰余を算出する剰余算出回路に関する
ものである。
に除数3の場合の剰余を算出する剰余算出回路に関する
ものである。
【0002】
【従来の技術】従来のこの種の剰余算出回路の例として
は、ROM(リードオンリメモリ)を設けて、被除数に
対して除数3で除した剰余を予めこのROMに格納して
おくことにより、アドレス信号に被除数を入力してこれ
に対応した剰余をこのROMから読出すようにしたもの
がある。
は、ROM(リードオンリメモリ)を設けて、被除数に
対して除数3で除した剰余を予めこのROMに格納して
おくことにより、アドレス信号に被除数を入力してこれ
に対応した剰余をこのROMから読出すようにしたもの
がある。
【0003】また、別の例として図8に示す様な回路が
ある。この回路は、データ入力Di,ロード信号Ld ,
クロックC1 ,動作許可信号E1 を入力としてカウト値
Cout を出力する減数カウンタ27と、クロックC2 ,
動作許可信号E2 を入力としてキャリーCroを出力とす
る除数カウンタ28と、カウント値Cin及びキャリーC
riを入力として動作許可信号E3 を出力する判定部29
とを有している。
ある。この回路は、データ入力Di,ロード信号Ld ,
クロックC1 ,動作許可信号E1 を入力としてカウト値
Cout を出力する減数カウンタ27と、クロックC2 ,
動作許可信号E2 を入力としてキャリーCroを出力とす
る除数カウンタ28と、カウント値Cin及びキャリーC
riを入力として動作許可信号E3 を出力する判定部29
とを有している。
【0004】図9はこの回路の動作を示すタイムチャー
トである。先ず、ロード信号Ld を操作することにより
被除数を減数カウンタ27にロードする。判定部29は
この被除数と除数3との大きさを判定し、被除数が除数
に等しいか大きければ、動作許可信号E3 を出力する。
トである。先ず、ロード信号Ld を操作することにより
被除数を減数カウンタ27にロードする。判定部29は
この被除数と除数3との大きさを判定し、被除数が除数
に等しいか大きければ、動作許可信号E3 を出力する。
【0005】これに応答して減数カウンタ27は減数カ
ウントを開始し、同時に除数カウンタ28は除数に達す
るまでカウントを行う。除数カウンタ28は、カウント
値が除数に達するとキャリーCroを出力する。判定部2
9はキャリー信号Criを入力した時点で、再度減数カウ
ンタ27のカウント値Cout と除数とを比較し、カウン
ト値Cout が除数に等しいか大きければ、更にカウント
を継続し、そうでない場合は動作許可信号E3 の発生を
停止してカウントを中止する。
ウントを開始し、同時に除数カウンタ28は除数に達す
るまでカウントを行う。除数カウンタ28は、カウント
値が除数に達するとキャリーCroを出力する。判定部2
9はキャリー信号Criを入力した時点で、再度減数カウ
ンタ27のカウント値Cout と除数とを比較し、カウン
ト値Cout が除数に等しいか大きければ、更にカウント
を継続し、そうでない場合は動作許可信号E3 の発生を
停止してカウントを中止する。
【0006】カウンタの動作が停止した時点で、減数カ
ウンタ27のカウント値Cout が求める剰余となる。
ウンタ27のカウント値Cout が求める剰余となる。
【0007】
【発明が解決しようとする課題】従来のROMを用いる
回路においては、メモリ容量が(除数ビット)×(2つ
の被乗数ビット乗)のROMが必要となり、被除数が増
大するに伴ってメモリ容量が大となるという欠点があ
る。
回路においては、メモリ容量が(除数ビット)×(2つ
の被乗数ビット乗)のROMが必要となり、被除数が増
大するに伴ってメモリ容量が大となるという欠点があ
る。
【0008】また、図8の回路では、繰返しカウント処
理を行うので、剰余が得られるまでに時間がかかり、高
速演算には不適であるという欠点がある。
理を行うので、剰余が得られるまでに時間がかかり、高
速演算には不適であるという欠点がある。
【0009】本発明の目的は、回路規模も小さくかつ高
速に結果を得ることができる剰余算出回路を提供するこ
とである。
速に結果を得ることができる剰余算出回路を提供するこ
とである。
【0010】
【課題を解決するための手段】本発明によれば、第0〜
第nビット(nは4以上の整数)からなる2進数の被除
数を除数3で割った余りを算出する剰余算出回路であっ
て、前記被除数の偶数ビット(0を含む)の各々を重み
1とし、前記被除数の奇数ビットの各々を重み2とし、
前記重み1の信号の加算を行ってその加算出力に重み1
の信号を、その桁上げ出力に重み2の信号を夫々出力す
る重み1加算手段と、前記重み2の信号の加算を行って
その加算出力に重み2の信号を、その桁上げ出力に重み
1の信号を夫々出力する重み2加算手段とを設け、これ
等重み1加算手段と重み2加算手段とを用いて前記被除
数の各ビットの加算処理を、重みを考慮しつつその加算
出力と桁上げ出力との信号数の合計がmビット(m<n
を満たす整数)に収束するまで行い、この最終的な加算
出力と桁上げ出力とのmビットパターン状態に応じて除
数3に対する余りを出力する余り出力手段を更に設けた
ことを特徴とする剰余算出回路が得られる。
第nビット(nは4以上の整数)からなる2進数の被除
数を除数3で割った余りを算出する剰余算出回路であっ
て、前記被除数の偶数ビット(0を含む)の各々を重み
1とし、前記被除数の奇数ビットの各々を重み2とし、
前記重み1の信号の加算を行ってその加算出力に重み1
の信号を、その桁上げ出力に重み2の信号を夫々出力す
る重み1加算手段と、前記重み2の信号の加算を行って
その加算出力に重み2の信号を、その桁上げ出力に重み
1の信号を夫々出力する重み2加算手段とを設け、これ
等重み1加算手段と重み2加算手段とを用いて前記被除
数の各ビットの加算処理を、重みを考慮しつつその加算
出力と桁上げ出力との信号数の合計がmビット(m<n
を満たす整数)に収束するまで行い、この最終的な加算
出力と桁上げ出力とのmビットパターン状態に応じて除
数3に対する余りを出力する余り出力手段を更に設けた
ことを特徴とする剰余算出回路が得られる。
【0011】
【実施例】以下、本発明について図面を参照しつつ詳細
に説明する。
に説明する。
【0012】図1〜図3は本発明の原理を説明するため
の図であり、これ等各図を参照して本発明の原理を述べ
る。
の図であり、これ等各図を参照して本発明の原理を述べ
る。
【0013】図1(A)を参照すると、第0〜第6ビッ
トまでの7ビットの被除数の例が示されており、これ等
各ビットの重み(10進数表示)とこの各重みを3で割
ったときの余りとの関係を示している。
トまでの7ビットの被除数の例が示されており、これ等
各ビットの重み(10進数表示)とこの各重みを3で割
ったときの余りとの関係を示している。
【0014】すなわち、第0ビットである重み1のビッ
ト部分に2進数の“1”が立っている場合は余りが1で
あり、第1ビットである重み2のビット部分に2進数の
“1”が立っている場合は余りが2であることが判る。
一般的には、0を含む偶数ビットに“1”が立っていれ
ば、余りは1であり、奇数ビットに“1”が立っていれ
ば余りは2であることになる。
ト部分に2進数の“1”が立っている場合は余りが1で
あり、第1ビットである重み2のビット部分に2進数の
“1”が立っている場合は余りが2であることが判る。
一般的には、0を含む偶数ビットに“1”が立っていれ
ば、余りは1であり、奇数ビットに“1”が立っていれ
ば余りは2であることになる。
【0015】例えば、10進数で44の場合を考える
と、その2進表現と各ビットの重みを3で割ったときの
余りとの関係は、図1(B)の如くなる。この被除数4
4のうち偶数ビットに“1”が立っている部分は第2ビ
ット目のみであり、偶数ビットの余りの合計は1とな
る。奇数ビットに“1”が立っている部分は第3,第5
ビット目であり、奇数ビットの余りの合計は2+2=4
となり、この余り4は除数3に対しては実質的に余り1
となるので、被除数44に対する除数3に対する最終的
な余りは、偶数ビットの余りの合計1と、奇数ビットの
余りの合計1との和であり、1+1=2となることが判
る。
と、その2進表現と各ビットの重みを3で割ったときの
余りとの関係は、図1(B)の如くなる。この被除数4
4のうち偶数ビットに“1”が立っている部分は第2ビ
ット目のみであり、偶数ビットの余りの合計は1とな
る。奇数ビットに“1”が立っている部分は第3,第5
ビット目であり、奇数ビットの余りの合計は2+2=4
となり、この余り4は除数3に対しては実質的に余り1
となるので、被除数44に対する除数3に対する最終的
な余りは、偶数ビットの余りの合計1と、奇数ビットの
余りの合計1との和であり、1+1=2となることが判
る。
【0016】そこで、被除数の2進ビットパターンのう
ち偶数ビット(余りは1)と奇数ビット(余りは2)と
を夫々グループ分けして、偶数ビットグループについて
各ビットの全加算を行い、また奇数ビットグループにつ
いて同じく全加算を行い、各グループの全加算結果(加
算(Sum)出力と桁上げ(Carry)出力)とを求
めて、更にこれ等加算処理を繰返して行えば最終的に除
数3に対する余りが得られることは容易に想像されると
ころである。
ち偶数ビット(余りは1)と奇数ビット(余りは2)と
を夫々グループ分けして、偶数ビットグループについて
各ビットの全加算を行い、また奇数ビットグループにつ
いて同じく全加算を行い、各グループの全加算結果(加
算(Sum)出力と桁上げ(Carry)出力)とを求
めて、更にこれ等加算処理を繰返して行えば最終的に除
数3に対する余りが得られることは容易に想像されると
ころである。
【0017】従って、先ず、余り1を示す偶数ビットグ
ループと余り2を示す奇数ビットグループとの全加算結
果がどのようになるかを図2,3に示す。図2は余り1
を表わすビット同士の全加算態様を示し、3入力全加算
器に余り1表わす3ビットが、1+1+0及び1+0+
0なる形で入力された場合の全加算結果を示している。
ループと余り2を示す奇数ビットグループとの全加算結
果がどのようになるかを図2,3に示す。図2は余り1
を表わすビット同士の全加算態様を示し、3入力全加算
器に余り1表わす3ビットが、1+1+0及び1+0+
0なる形で入力された場合の全加算結果を示している。
【0018】この例からも明らかな如く、余り1を表わ
すビット同士の全加算結果は、加算出力(S)に同じく
余り1を示す信号が、桁上げ出力(CRY)に余り2を
示す信号が夫々得られることになる。
すビット同士の全加算結果は、加算出力(S)に同じく
余り1を示す信号が、桁上げ出力(CRY)に余り2を
示す信号が夫々得られることになる。
【0019】図3は余り2を表すビット同士の全加算態
様を示し、3入力全加算器に余り2を示す3ビットが、
2+2+0及び2+0+0なる形で入力された場合の全
加算結果を示している。
様を示し、3入力全加算器に余り2を示す3ビットが、
2+2+0及び2+0+0なる形で入力された場合の全
加算結果を示している。
【0020】この例からも明らかな如く、余り2を示す
ビット同士の全加算結果は、加算出力(S)に同じく余
り2を示す信号が、桁上げ出力(CRY)に余り1を示
す信号が夫々得られることになる。
ビット同士の全加算結果は、加算出力(S)に同じく余
り2を示す信号が、桁上げ出力(CRY)に余り1を示
す信号が夫々得られることになる。
【0021】図1〜図3を用いて説明した上記事実を基
に、実際に6ビットの被除数の除数3に対する剰余を求
める回路を図4に示す。
に、実際に6ビットの被除数の除数3に対する剰余を求
める回路を図4に示す。
【0022】先ず、被除数の余り1を示す偶数ビットグ
ループ(本例では第0,第2,第4の3ビット)を全加
算器41の3入力A〜Cとし、その加算出力Sには余り
1を示す信号が、その桁上げ出力CRYには余り2を示
す信号が夫々得られる。
ループ(本例では第0,第2,第4の3ビット)を全加
算器41の3入力A〜Cとし、その加算出力Sには余り
1を示す信号が、その桁上げ出力CRYには余り2を示
す信号が夫々得られる。
【0023】尚、図4において、全加算器41〜44の
各入出力の信号線に付した「1」,「2」の数字は余り
を示しており、以下この重り「1」及び「2」を各信号
の重みとして考えることにし、重み1,2として表現す
ることにする。
各入出力の信号線に付した「1」,「2」の数字は余り
を示しており、以下この重り「1」及び「2」を各信号
の重みとして考えることにし、重み1,2として表現す
ることにする。
【0024】次に、被除数の余り(重み2)を示す奇数
ビットグループ(本例では第1,第3,第5の3ビッ
ト)を全加算器42の3入力A〜Cとし、その加算出力
Sには重み2を示す信号が、その桁上げ出力CRYには
重み1を示す信号が夫々得られる。
ビットグループ(本例では第1,第3,第5の3ビッ
ト)を全加算器42の3入力A〜Cとし、その加算出力
Sには重み2を示す信号が、その桁上げ出力CRYには
重み1を示す信号が夫々得られる。
【0025】そして、全加算器41の重み1の信号Sと
全加算器42の重み1の信号CRYとを(同一重み同士
を)全加算器43の2入力A,Bへ印加して、その加算
出力Sに重み1の信号を、桁上げ出力CRYに重み2の
信号を夫々得る。
全加算器42の重み1の信号CRYとを(同一重み同士
を)全加算器43の2入力A,Bへ印加して、その加算
出力Sに重み1の信号を、桁上げ出力CRYに重み2の
信号を夫々得る。
【0026】また、全加算器41の重み2の信号CRY
と全加算器42の重み2の信号Sと、更には全加算器4
3の重み2の桁上げ信号CRYとを(同一重み同士)を
全加算器44の3入力A〜Cへ印加して、その加算出力
Sに重み2信号を、桁上げ出力CRYに重み1の信号を
夫々得る。
と全加算器42の重み2の信号Sと、更には全加算器4
3の重み2の桁上げ信号CRYとを(同一重み同士)を
全加算器44の3入力A〜Cへ印加して、その加算出力
Sに重み2信号を、桁上げ出力CRYに重み1の信号を
夫々得る。
【0027】こうして、最終的に重み1,2を示す信号
が3本になった時点で全加算処理を終了し、この3ビッ
トの信号をモジュロ3算出回路45の入力a〜cとす
る。このモジュロ3算出回路45は3入力a〜cのビッ
トパターンにより一義的に定まる。剰余を出力するもの
であり、3ビットアドレス入力とするROMにて構成で
きる。
が3本になった時点で全加算処理を終了し、この3ビッ
トの信号をモジュロ3算出回路45の入力a〜cとす
る。このモジュロ3算出回路45は3入力a〜cのビッ
トパターンにより一義的に定まる。剰余を出力するもの
であり、3ビットアドレス入力とするROMにて構成で
きる。
【0028】図5はこのモジュロ3算出回路45の例を
示す図であり、(A)は3入力アドレス(各数字は重み
を表わす)を有するROMであり、(B)は3入力アド
レスa,b,cと剰余出力OUTとの関係を示す。
示す図であり、(A)は3入力アドレス(各数字は重み
を表わす)を有するROMであり、(B)は3入力アド
レスa,b,cと剰余出力OUTとの関係を示す。
【0029】図6はモジュロ3算出回路45の他の例を
示す回路図であり、ROMの代わりに組合わせ論理回路
を用いたものである。3入力a,b,c及びその反転信
号をアンドゲート61〜67及びオアゲート68〜70
の組合せ回路へ入力し、オアゲート68の出力より余り
0を、オアゲート69の出力より余り1を、オアゲート
70の出力より余り2を夫々得るものである。
示す回路図であり、ROMの代わりに組合わせ論理回路
を用いたものである。3入力a,b,c及びその反転信
号をアンドゲート61〜67及びオアゲート68〜70
の組合せ回路へ入力し、オアゲート68の出力より余り
0を、オアゲート69の出力より余り1を、オアゲート
70の出力より余り2を夫々得るものである。
【0030】図7は被除数が12ビットの場合の本発明
の実施例の回路図であり、本例においても各全加算器7
1〜82の入出力信号線に付した「1」,「2」の数字
は重み(余り)「1」,「2」を示すものとする。
の実施例の回路図であり、本例においても各全加算器7
1〜82の入出力信号線に付した「1」,「2」の数字
は重み(余り)「1」,「2」を示すものとする。
【0031】全加算器71,72は被除数の偶数ビット
(重み1)の加算を行い、全加算器73,74は奇数ビ
ット(重み2)の全加算を行う。全加算器75は前段の
全加算器71,72の重み1の信号Sを加算し、全加算
器76は前段の全加算器71,72の重み2の信号CR
Yと全加算器75の重み2の信号CRYとを加算する。
(重み1)の加算を行い、全加算器73,74は奇数ビ
ット(重み2)の全加算を行う。全加算器75は前段の
全加算器71,72の重み1の信号Sを加算し、全加算
器76は前段の全加算器71,72の重み2の信号CR
Yと全加算器75の重み2の信号CRYとを加算する。
【0032】全加算器77は前段の全加算器73,74
の重み2の信号Sを加算し、全加算器78は前段の全加
算器73,74の重み1の信号CRYと全加算器77の
重み1の信号CRYとを加算する。
の重み2の信号Sを加算し、全加算器78は前段の全加
算器73,74の重み1の信号CRYと全加算器77の
重み1の信号CRYとを加算する。
【0033】次段以降の各全加算器79〜82において
も各信号の重みを考慮しつつ同一重み同士の加算処理を
行い、最終的に3ビット信号となるまで前述の加算処理
が繰返される。そして、この最終的な3ビットの信号を
モジュロ3算出回路45へ入力して剰余出力OUTが得
られるようになっている。
も各信号の重みを考慮しつつ同一重み同士の加算処理を
行い、最終的に3ビット信号となるまで前述の加算処理
が繰返される。そして、この最終的な3ビットの信号を
モジュロ3算出回路45へ入力して剰余出力OUTが得
られるようになっている。
【0034】尚、上記実施例では、加算処理を全て全加
算器を用いて行うようにしているが、例えば図4の例で
は、43の加算器は半加算器を、また図7の例では、7
5,77,81の加算器は半加算器を用いることができ
る。
算器を用いて行うようにしているが、例えば図4の例で
は、43の加算器は半加算器を、また図7の例では、7
5,77,81の加算器は半加算器を用いることができ
る。
【0035】また、最終的に3ビット信号に収束するま
で加算処理を繰返し行っているが、2ビットでも4ビッ
トでも良く、2ビットや4ビットの場合には、それに対
応してモジュロ3算出回路の構成を変更すれば良い。要
は、被除数のビット数よりも少ないビット数になるまで
同一重み同士の加算処理を繰返し行って、最後にその最
終的に得られたビット数のパターンでモジュロ3出力を
決定するようにすれば、メモリ(ROM)容量も小さく
なりかつ高速動作となる。
で加算処理を繰返し行っているが、2ビットでも4ビッ
トでも良く、2ビットや4ビットの場合には、それに対
応してモジュロ3算出回路の構成を変更すれば良い。要
は、被除数のビット数よりも少ないビット数になるまで
同一重み同士の加算処理を繰返し行って、最後にその最
終的に得られたビット数のパターンでモジュロ3出力を
決定するようにすれば、メモリ(ROM)容量も小さく
なりかつ高速動作となる。
【0036】
【発明の効果】以上述べた如く、本発明によれば、極め
て簡単な構成で高速性の剰余算出が行えるという効果が
ある。
て簡単な構成で高速性の剰余算出が行えるという効果が
ある。
【図1】本発明の原理を説明するための図である。
【図2】本発明の原理を説明するための図である。
【図3】本発明の原理を説明するための図である。
【図4】本発明の一実施例のブロック図である。
【図5】図4のモジュロ3算出回路45の一例を示す図
である。
である。
【図6】図4のモジュロ3算出回路45の他の例を示す
図である。
図である。
【図7】本発明の他の実施例のブロック図である。
【図8】従来の剰余算出回路のブロック図である。
【図9】図8のブロックの動作を示すタイムチャートで
ある。
ある。
41〜44 全加算器 45 モジュロ3算出回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 仁 東京都港区西新橋三丁目20番4号 日本 電気エンジニアリング株式会社内 (72)発明者 岡本 浩之 宮城県黒川郡大和町吉岡字雷神2番地 宮城日本電気株式会会社内 (56)参考文献 特開 昭62−84336(JP,A)
Claims (2)
- 【請求項1】 第0〜第nビット(nは4以上の整数)
からなる2進数の被除数を除数3で割った余りを算出す
る剰余算出回路であって、前記被除数の偶数ビット(0
を含む)の各々を重み1とし、前記被除数の奇数ビット
の各々を重み2とし、前記重み1の信号の加算を行って
その加算出力に重み1の信号を、その桁上げ出力に重み
2の信号を夫々出力する重み1加算手段と、前記重み2
の信号の加算を行ってその加算出力に重み2の信号を、
その桁上げ出力に重み1の信号を夫々出力する重み2加
算手段とを設け、これ等重み1加算手段と重み2加算手
段とを用いて前記被除数の各ビットの加算処理を、重み
を考慮しつつその加算出力と桁上げ出力との信号数の合
計がmビット(m<nを満たす整数)に収束するまで行
い、この最終的な加算出力と桁上げ出力とのmビットパ
ターン状態に応じて除数3に対する余りを出力する余り
出力手段を更に設けたことを特徴とする剰余算出回路。 - 【請求項2】 前記余り出力手段は前記mビットをアド
レス入力としこのアドレスに対応して除数3に対する余
りを出力するリードオンリメモリであることを特徴とす
る剰余算出回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5156294A JP2541758B2 (ja) | 1993-06-02 | 1993-06-02 | 剰余算出回路 |
US08/253,057 US5499202A (en) | 1993-06-02 | 1994-06-02 | Residue circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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