JP2539353B2 - Ｐｃｍ信号再生方法及び装置 - Google Patents
Ｐｃｍ信号再生方法及び装置Info
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明はPCM信号再生装置に係り、特にディジタル・
オーディオ用PCM信号の再生に好適なPCM信号の再生方法
に関する。
オーディオ用PCM信号の再生に好適なPCM信号の再生方法
に関する。
PCM信号再生装置では、通常、伝送系で発生した誤り
の検出，訂正を行う。そして、訂正不能となるような誤
りが発生した場合には平均値補間等の誤り補正を行う。
の検出，訂正を行う。そして、訂正不能となるような誤
りが発生した場合には平均値補間等の誤り補正を行う。
従来、訂正不能となったデータに付加するエラーフラ
グは、特開昭59−56208号に記載のように各データに対
応したエラーフラグを誤り訂正回路で生成し、データ記
憶回路の誤り検出訂正符号の記憶されていた部分に書き
込んでいた。このような方法では、データ記憶回路を有
効に利用することができるが、エラーフラグを生成する
めの回路が大きくなり、また、エラーフラグの書き込み
のためにデータ記憶回路のアクセス回数が多くなるとい
う問題がある。
グは、特開昭59−56208号に記載のように各データに対
応したエラーフラグを誤り訂正回路で生成し、データ記
憶回路の誤り検出訂正符号の記憶されていた部分に書き
込んでいた。このような方法では、データ記憶回路を有
効に利用することができるが、エラーフラグを生成する
めの回路が大きくなり、また、エラーフラグの書き込み
のためにデータ記憶回路のアクセス回数が多くなるとい
う問題がある。
本発明の目的は、エラーフラグの生成が簡単でデータ
記憶回路のアクセス回数を低減することができるPCM信
号再生方法を提供することにある。
記憶回路のアクセス回数を低減することができるPCM信
号再生方法を提供することにある。
本発明は、エラーフラグを誤り検出訂正符号の系列単
位で付加し、かつ、上位シンボルのエラーフラグと下位
シンボルのエラーフラグをまとめて１個のエラーフラグ
としてデータ記憶回路に書き込むことによりエラーフラ
グ処理回路の低減及びデータ記憶回路のアクセス回数の
低減を行ったものである。
位で付加し、かつ、上位シンボルのエラーフラグと下位
シンボルのエラーフラグをまとめて１個のエラーフラグ
としてデータ記憶回路に書き込むことによりエラーフラ
グ処理回路の低減及びデータ記憶回路のアクセス回数の
低減を行ったものである。
以下、本発明の一実施例を第１図により説明する。
第１図は、データ及びフラグの構成を示している。１
は１ブロックのデータを表しており、128ブロックで１
フレームを構成している。２はPCM信号、３は第１の誤
り検出訂正符号、４は第２の誤り検出訂正符号の領域を
示している。すなわち、本実施例ではPCM信号に対して
２重の符号化を行うことにより誤り検出能力及び誤り訂
正能力を向上させている。
は１ブロックのデータを表しており、128ブロックで１
フレームを構成している。２はPCM信号、３は第１の誤
り検出訂正符号、４は第２の誤り検出訂正符号の領域を
示している。すなわち、本実施例ではPCM信号に対して
２重の符号化を行うことにより誤り検出能力及び誤り訂
正能力を向上させている。
第２図は第１図の１に示したブロックの構成をより詳
細に示したものである。７は同期信号、８はブロックの
アドレスやPCM信号に関連した情報等のID信号である。
第１図ではこの同期信号７及びID信号８は省略してい
る。PCM信号２は14ワード（１ワード＝16ビット）で１
ブロックを構成している。それぞれのPCM信号は、第３
図に示すように上位の８ビットと下位の８ビットに分割
されている。（以下、８ビットのデータを１シンボルと
呼ぶ）このように、データを８ビット単位で処理するこ
とにより信号処理回路の回路規模を小さくすることがで
きる。28シンボルのPCM信号２に対して、４シンボルの
第１の誤り検出訂正符号３が付加されている。第１の誤
り検出符号としては、例えば符号長32シンボル，情報ワ
ード数28シンボル，最小距離５のリード・ソロモン符号
が用いられる。なお、第１図より明らかなように、第52
〜75ブロックではPCM信号２の部分が第２の誤り検出訂
正符号となる。
細に示したものである。７は同期信号、８はブロックの
アドレスやPCM信号に関連した情報等のID信号である。
第１図ではこの同期信号７及びID信号８は省略してい
る。PCM信号２は14ワード（１ワード＝16ビット）で１
ブロックを構成している。それぞれのPCM信号は、第３
図に示すように上位の８ビットと下位の８ビットに分割
されている。（以下、８ビットのデータを１シンボルと
呼ぶ）このように、データを８ビット単位で処理するこ
とにより信号処理回路の回路規模を小さくすることがで
きる。28シンボルのPCM信号２に対して、４シンボルの
第１の誤り検出訂正符号３が付加されている。第１の誤
り検出符号としては、例えば符号長32シンボル，情報ワ
ード数28シンボル，最小距離５のリード・ソロモン符号
が用いられる。なお、第１図より明らかなように、第52
〜75ブロックではPCM信号２の部分が第２の誤り検出訂
正符号となる。
第２の誤り検出訂正符号４は、第１図の横方向PCM信
号に対して付加されている。例えば、第0,4,8,…,48,76
…,124ブロックのWouに対して第52,56,…,72ブロックの
１番目のQ0,Q1…,Q5が付加されて一つの符号系列を形成
している。１フレームでは、112個の第２の誤り検出訂
正符号の系列がある。
号に対して付加されている。例えば、第0,4,8,…,48,76
…,124ブロックのWouに対して第52,56,…,72ブロックの
１番目のQ0,Q1…,Q5が付加されて一つの符号系列を形成
している。１フレームでは、112個の第２の誤り検出訂
正符号の系列がある。
第２の誤り検出訂正符号としては、例えば、符号長32
シンボル，情報ワード数26シンボル，最小距離７のリー
ド・ソロモン符号が用いられる。
シンボル，情報ワード数26シンボル，最小距離７のリー
ド・ソロモン符号が用いられる。
再生時の誤り検出，訂正は、まず第１の誤り検出訂正
を第１の誤り検出訂正符号について行った後に、第２の
誤り検出訂正を第２の誤り検出訂正符号について行う。
を第１の誤り検出訂正符号について行った後に、第２の
誤り検出訂正を第２の誤り検出訂正符号について行う。
第１の誤り検出訂正符号として最小距離５のリード・
ソロモン符号を用いた場合には２シンボルまでの誤りを
訂正することができる。したがって、第１の誤り検出訂
正として、第１の誤り検出訂正符号について２シンボル
までの誤り訂正を行い、同時に各符号系列に第１のエラ
ーフラグFC1を以下のように付加する。
ソロモン符号を用いた場合には２シンボルまでの誤りを
訂正することができる。したがって、第１の誤り検出訂
正として、第１の誤り検出訂正符号について２シンボル
までの誤り訂正を行い、同時に各符号系列に第１のエラ
ーフラグFC1を以下のように付加する。
誤りなし ……FC1＝０ １シンボル訂正 ……FC1＝１ ２シンボル訂正 ……FC1＝２ ３シンボル以上の誤り ……FC1＝３ 第２の誤り検出訂正では、第１のエラーフラグFC1を
消失すなわち、誤り位置が既知の誤りとして用いること
により消失訂正を行うことができる。第２の誤り検出訂
正符号として最小距離７のリード・ソロモン符号を用い
た場合には、ｅ個の消失とｓ個の誤り位置が不明の誤り
について2e＋ｓ＜７の範囲で誤り訂正を行うことができ
る。第２の誤り検出訂正の一例を以下に示す。
消失すなわち、誤り位置が既知の誤りとして用いること
により消失訂正を行うことができる。第２の誤り検出訂
正符号として最小距離７のリード・ソロモン符号を用い
た場合には、ｅ個の消失とｓ個の誤り位置が不明の誤り
について2e＋ｓ＜７の範囲で誤り訂正を行うことができ
る。第２の誤り検出訂正の一例を以下に示す。
１） 誤り数の検出を行い、検出誤り数が２シンボル以
内の場合にはこの誤りを訂正する。
内の場合にはこの誤りを訂正する。
２） 検出誤り数が３個以上の場合には、以下の表のよ
うにFC1の数により訂正方法を選択し誤り訂正を行う。
ただし、N1（FC1）はFC1≧２、N2（FC1）はFC1＝３とな
るシンボルの数である。さらに、各訂正で訂正不能とな
った場合には表に示す値の第２のエラーフラグFC2を付
加する。訂正を行った場合にはFC2＝０とする。
うにFC1の数により訂正方法を選択し誤り訂正を行う。
ただし、N1（FC1）はFC1≧２、N2（FC1）はFC1＝３とな
るシンボルの数である。さらに、各訂正で訂正不能とな
った場合には表に示す値の第２のエラーフラグFC2を付
加する。訂正を行った場合にはFC2＝０とする。
以上述べた誤り訂正方法では、各シンボルにFC1,FC2
の２種類のエラーフラグが付加される。ここで、下表に
示すように誤りなしまたは誤りであると判断する。誤り
であると判断されたデータは出力時に平均値補間等によ
り誤り補正を行う。
の２種類のエラーフラグが付加される。ここで、下表に
示すように誤りなしまたは誤りであると判断する。誤り
であると判断されたデータは出力時に平均値補間等によ
り誤り補正を行う。
このように、第１及び第２の誤り検出訂正でエラーフ
ラグを付加し、このエラーフラグを活用して誤り訂正及
び補正を行うことにより誤り検出能力及び誤り訂正能力
を向上させることができる。上述の誤り訂正方法では、
シンボルエラーレートをPsとした場合、誤り検出能力は
７×1016Ps17、誤り訂正能力は３×1023Ps17となる。す
なわち、Ps＝10-2の場合、検出もれとなる確率は７×10
-13、訂正不能となる確率は３×10-11になる。
ラグを付加し、このエラーフラグを活用して誤り訂正及
び補正を行うことにより誤り検出能力及び誤り訂正能力
を向上させることができる。上述の誤り訂正方法では、
シンボルエラーレートをPsとした場合、誤り検出能力は
７×1016Ps17、誤り訂正能力は３×1023Ps17となる。す
なわち、Ps＝10-2の場合、検出もれとなる確率は７×10
-13、訂正不能となる確率は３×10-11になる。
第１図の５及び６はエラーフラグを示している。前述
のように、エラーフラグFC1,FC2は誤り検出訂正符号の
系列単位で付加する。第１の誤り検出訂正符号は128系
列ある。したがって、５に示すように各系列に第１のエ
ラーフラグFC1を付加する。これに対し、第２の誤り検
出訂正符号は112系列ある。したがって、第２のエラー
フラグFC2は112個ある。しかし、第２のエラーフラグは
６に示すように56個のエラーフラグFC2′を記憶してお
くだけでよい。第３図に示すように１ワードのPCM信号
は上位と下位の２シンボルに分割されているが、誤り補
正はワード単位で行う。したがって、誤り補正に用いる
エラーフラグはワード単位で付加されていればよい。第
１の誤り検出訂正符号系列では上位のシンボルと下位の
シンボルは同一の系列に含まれているが、第２の誤り検
出訂正符号系列では上位のシンボルと下位のシンボルは
異なる系列に含まれている。そこで、第２のエラーフラ
グについては、誤り検出訂正後に上位のシンボルに付加
されるFC2と下位のシンボルに付加されるFC2よりFC2′
を生成し、このFC2′を記憶しておく。そして、誤り補
正はFC1とFC2′により行う。このようにすることによ
り、簡単なエラーフラグ処理回路によりエラーフラグを
少ない容量で記憶することができ、かつ、記憶回路のア
クセス回数を低減することができる。FC2′の生成は下
表のようにする。誤り補正時の処理は前述の表のFC2をF
C2′で置き換えればよい。
のように、エラーフラグFC1,FC2は誤り検出訂正符号の
系列単位で付加する。第１の誤り検出訂正符号は128系
列ある。したがって、５に示すように各系列に第１のエ
ラーフラグFC1を付加する。これに対し、第２の誤り検
出訂正符号は112系列ある。したがって、第２のエラー
フラグFC2は112個ある。しかし、第２のエラーフラグは
６に示すように56個のエラーフラグFC2′を記憶してお
くだけでよい。第３図に示すように１ワードのPCM信号
は上位と下位の２シンボルに分割されているが、誤り補
正はワード単位で行う。したがって、誤り補正に用いる
エラーフラグはワード単位で付加されていればよい。第
１の誤り検出訂正符号系列では上位のシンボルと下位の
シンボルは同一の系列に含まれているが、第２の誤り検
出訂正符号系列では上位のシンボルと下位のシンボルは
異なる系列に含まれている。そこで、第２のエラーフラ
グについては、誤り検出訂正後に上位のシンボルに付加
されるFC2と下位のシンボルに付加されるFC2よりFC2′
を生成し、このFC2′を記憶しておく。そして、誤り補
正はFC1とFC2′により行う。このようにすることによ
り、簡単なエラーフラグ処理回路によりエラーフラグを
少ない容量で記憶することができ、かつ、記憶回路のア
クセス回数を低減することができる。FC2′の生成は下
表のようにする。誤り補正時の処理は前述の表のFC2をF
C2′で置き換えればよい。
第４図は本発明によりPCM信号の再生を行うPCM信号再
生装置の一実施例である。同図において、14は再生増幅
回路、15は復調回路、16は記憶回路、17は誤り検出訂正
回路、18は誤り補正回路、19はD/A変換回路、20は制御
回路、21はエラーフラグ処理回路である以下、本装置の
動作を第５図のタイミングチャートに従って説明する。
生装置の一実施例である。同図において、14は再生増幅
回路、15は復調回路、16は記憶回路、17は誤り検出訂正
回路、18は誤り補正回路、19はD/A変換回路、20は制御
回路、21はエラーフラグ処理回路である以下、本装置の
動作を第５図のタイミングチャートに従って説明する。
（１）では再生されたデータを記憶回路16に記憶す
る。入力端子11より入力された再生信号は、再生増幅回
路14により所定のレベルまでの増幅を行う。そして、復
調回路15によりデータの復調及び同期信号の検出を行
う。このようにして再生されたデータはバスライン13を
通して記憶回路15に記憶される。
る。入力端子11より入力された再生信号は、再生増幅回
路14により所定のレベルまでの増幅を行う。そして、復
調回路15によりデータの復調及び同期信号の検出を行
う。このようにして再生されたデータはバスライン13を
通して記憶回路15に記憶される。
（２）では第１の誤り検出訂正を行う。記憶回路15よ
り誤り検出訂正回路17にデータを入力し、第１の誤り検
出訂正を行い、訂正可能な場合には記憶回路15に記憶さ
れているデータを訂正する。そして、第１のエラーフラ
グFC1を記憶回路15に記憶する。第１のエラーフラグの
記憶は、専用のエリアを設けてもよいが、第１の誤り検
出訂正符号Ｐ０〜３の記憶されていたエリアを利用する
ことにより記憶容量を低減することができる。すなわ
ち、誤り検出訂正符号は誤り検出訂正を行った後では不
用となるため、エラーフラグを記憶するエリアとして利
用できる。
り誤り検出訂正回路17にデータを入力し、第１の誤り検
出訂正を行い、訂正可能な場合には記憶回路15に記憶さ
れているデータを訂正する。そして、第１のエラーフラ
グFC1を記憶回路15に記憶する。第１のエラーフラグの
記憶は、専用のエリアを設けてもよいが、第１の誤り検
出訂正符号Ｐ０〜３の記憶されていたエリアを利用する
ことにより記憶容量を低減することができる。すなわ
ち、誤り検出訂正符号は誤り検出訂正を行った後では不
用となるため、エラーフラグを記憶するエリアとして利
用できる。
（３）では第２の誤り検出訂正を行う。記憶回路15よ
り誤り検出訂正回路17にデータを入力し、第２の誤り検
出訂正を行い、訂正可能な場合には記憶回路15に記憶さ
れているデータを訂正する。さらに、誤り検出訂正時に
生成した第２のエラーフラグFC2をエラーフラグ処理回
路21に入力し、エラーフラグFC2′を生成する。
り誤り検出訂正回路17にデータを入力し、第２の誤り検
出訂正を行い、訂正可能な場合には記憶回路15に記憶さ
れているデータを訂正する。さらに、誤り検出訂正時に
生成した第２のエラーフラグFC2をエラーフラグ処理回
路21に入力し、エラーフラグFC2′を生成する。
エラーフラグ処理回路21を第６図に示す。24,25はラ
ッチ回路、26はFC2′生成回路である。誤り検出訂正回
路17で生成された第２のエラーフラグFC2はラッチ回路2
4に入力される。ラッチ回路24に記憶されているFC2の値
はさらにラッチ回路25に入力される。このようにして、
ラッチ回路24及び25に上位シンボルのFC2の値及び下位
シンボルのFC2の値を記憶する。そして、これらの値よ
りFC2′生成回路26によりFC2′を生成する。FC2′生成
回路26は、例えば第７図に示すようなゲート回路が用い
られる。
ッチ回路、26はFC2′生成回路である。誤り検出訂正回
路17で生成された第２のエラーフラグFC2はラッチ回路2
4に入力される。ラッチ回路24に記憶されているFC2の値
はさらにラッチ回路25に入力される。このようにして、
ラッチ回路24及び25に上位シンボルのFC2の値及び下位
シンボルのFC2の値を記憶する。そして、これらの値よ
りFC2′生成回路26によりFC2′を生成する。FC2′生成
回路26は、例えば第７図に示すようなゲート回路が用い
られる。
エラーフラグ処理回路21で生成されたエラーフラグF
C2′は、記憶回路15に記憶される。エラーフラグFC2′
を記憶するエリアは、第１のエラーフラグの場合と同様
に第２の誤り検出符号Ｑ０〜５の記憶されていたエリア
を利用することができる。
C2′は、記憶回路15に記憶される。エラーフラグFC2′
を記憶するエリアは、第１のエラーフラグの場合と同様
に第２の誤り検出符号Ｑ０〜５の記憶されていたエリア
を利用することができる。
（４）では誤り訂正を行ったPCM信号を出力する。記
憶回路15に記憶されている誤り訂正後のデータは誤り補
正回路18に入力される。１ワードのPCM信号を出力する
場合には、第８図に示すように上位及び下位のシンボ
ル，エラーフラグFC1,FC2′が順次誤り補正回路18に入
力される。
憶回路15に記憶されている誤り訂正後のデータは誤り補
正回路18に入力される。１ワードのPCM信号を出力する
場合には、第８図に示すように上位及び下位のシンボ
ル，エラーフラグFC1,FC2′が順次誤り補正回路18に入
力される。
誤り補正回路18を第９図に示す。31〜34はラッチ回
路、35は補間回路、36は誤り判定回路である。入力端子
29より入力された上位シンボルWu,下位シンボルWl,エラ
ーフラグFC1及びFC2′はラッチ回路31〜34に記憶され
る。上位シンボルWu及び下位シンボルWlは１ワードのPC
M信号として補間回路に入力される。エラーフラグFC1及
びFC2′は誤り判定回路36に入力され、PCM信号が誤りで
あるかどうかの判定を行う。この誤り判定回路36は、例
えば第10図に示すようなゲート回路が用いられる。PCM
信号が誤りと判定された場合には、補間回路35で平均値
補間等の誤り補正を行う。
路、35は補間回路、36は誤り判定回路である。入力端子
29より入力された上位シンボルWu,下位シンボルWl,エラ
ーフラグFC1及びFC2′はラッチ回路31〜34に記憶され
る。上位シンボルWu及び下位シンボルWlは１ワードのPC
M信号として補間回路に入力される。エラーフラグFC1及
びFC2′は誤り判定回路36に入力され、PCM信号が誤りで
あるかどうかの判定を行う。この誤り判定回路36は、例
えば第10図に示すようなゲート回路が用いられる。PCM
信号が誤りと判定された場合には、補間回路35で平均値
補間等の誤り補正を行う。
誤り補正回路18で誤り補正を行ったPCM信号は、D/A変
換回路19でアナログ信号に変換した後に出力端子12より
出力される。
換回路19でアナログ信号に変換した後に出力端子12より
出力される。
本実施例によれば、簡単なエラーフラグ処理回路でエ
ラーフラグの処理を行うことができ、記憶回路の容量及
び記憶回路のアクセス回数を低減することがでかきる。
ラーフラグの処理を行うことができ、記憶回路の容量及
び記憶回路のアクセス回数を低減することがでかきる。
本発明によれば、誤り検出訂正時に付加するエラーフ
ラグの処理を簡単な処理回路で行うことができ、かつ、
記憶回路の容量及び記憶回路のアクセス回数を低減する
ことができる。
ラグの処理を簡単な処理回路で行うことができ、かつ、
記憶回路の容量及び記憶回路のアクセス回数を低減する
ことができる。
第１図は本発明の一実施例のデータ及びエラーフラグの
構成図、第２図はブロック構成図、第３図はPCM信号の
構成図、第４図はPCM信号再生装置の構成図、第５図は
タイミングチャート図、第６図はエラーフラグ処理回路
図、第７図はエラーフラグFC2′生成回路図、第８図はP
CM信号の出力時のタイミング図、第９図は誤り補正回路
図、第10図は誤り判定回路図である。 ２……PCM信号 ３……第１の誤り検出訂正符号 ４……第２の誤り検出訂正符号 ５……第１のエラーフラグFC1 ６……エラーフラグFC2′ 15……復調回路、16……記憶回路 17……誤り検出訂正回路 18……誤り補正回路 21……エラーフラグ処理回路 24,25……ラッチ回路、26……FC2′生成回路 31〜34……ラッチ回路、35……補間回路 36……誤り判定回路。
構成図、第２図はブロック構成図、第３図はPCM信号の
構成図、第４図はPCM信号再生装置の構成図、第５図は
タイミングチャート図、第６図はエラーフラグ処理回路
図、第７図はエラーフラグFC2′生成回路図、第８図はP
CM信号の出力時のタイミング図、第９図は誤り補正回路
図、第10図は誤り判定回路図である。 ２……PCM信号 ３……第１の誤り検出訂正符号 ４……第２の誤り検出訂正符号 ５……第１のエラーフラグFC1 ６……エラーフラグFC2′ 15……復調回路、16……記憶回路 17……誤り検出訂正回路 18……誤り補正回路 21……エラーフラグ処理回路 24,25……ラッチ回路、26……FC2′生成回路 31〜34……ラッチ回路、35……補間回路 36……誤り判定回路。
Claims (3)
- 【請求項１】PCM信号を上位シンボルと下位シンボルに
分割し、複数個のPCM信号の上位シンボル及び下位シン
ボルをそれぞれ１ブロックとし、各々異なるブロックに
含まれる複数個の上位シンボル及び該複数個の上位シン
ボルと同一のPCM信号に含まれる複数個の下位シンボル
にそれぞれ誤り検出訂正符号を付加して記録されたPCM
信号を再生するPCM信号再生方法において、前記誤り検
出訂正符号を用いて前記複数個の上位シンボル及び前記
複数個の下位シンボルについて誤り検出および誤り訂正
を行い、それぞれについて訂正不能の誤りがあるかどう
かを示す上位エラーフラグ及び下位エラーフラグを生成
し、前記上位エラーフラグ及び下位エラーフラグより前
記PCM信号に訂正不能の誤りがあるかどうかを示す第３
のエラーフラグを生成して記憶しておくことを特徴とす
るPCM信号再生方法。 - 【請求項２】PCM信号を上位シンボルと下位シンボルに
分割し、複数個のPCM信号の上位シンボル及び下位シン
ボルをそれぞれ１ブロックとし、各々異なるブロックに
含まれる複数個の上位シンボル及び該複数個の上位シン
ボルと同一のPCM信号に含まれる複数個の下位シンボル
にそれぞれ誤り検出訂正符号を付加して記録されたPCM
信号を再生するPCM信号再生装置において、前記誤り検
出訂正符号を用いて前記複数個の上位シンボル及び前記
複数個の下位シンボルについて誤り検出および誤り訂正
を行い、それぞれについて訂正不能の誤りがあるかどう
かを示す上位エラーフラグ及び下位エラーフラグを生成
する誤り訂正回路と、前記上位エラーフラグ及び下位エ
ラーフラグより前記PCM信号に訂正不能の誤りがあるか
どうかを示す第３のエラーフラグを生成するエラーフラ
グ処理回路と、再生された前記PCM信号と前記誤り検出
訂正符号及び訂正後の前記PCM信号と前記第３のエラー
フラグを記憶しておく記憶回路と、前記記憶回路に記憶
されている第３のエラーフラグよりPCM信号に訂正不能
の誤りがあるかどうかを判断し、誤りがあると判断され
たPCM信号の誤り補正を行う誤り補正回路よりなること
を特徴とするPCM信号再生装置。 - 【請求項３】特許請求の範囲第２項記載のPCM信号再生
装置において、前記第３のエラーフラグを前記記憶回路
の前記誤り検出訂正符号が記憶されていた部分に記憶し
ておくことを特徴とするPCM信号再生装置。
Priority Applications (6)
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|---|---|---|---|
| JP59208192A JP2539353B2 (ja) | 1984-10-05 | 1984-10-05 | Ｐｃｍ信号再生方法及び装置 |
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