JPS5961332A - 誤り訂正回路 - Google Patents
誤り訂正回路Info
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- JPS5961332A JPS5961332A JP57171682A JP17168282A JPS5961332A JP S5961332 A JPS5961332 A JP S5961332A JP 57171682 A JP57171682 A JP 57171682A JP 17168282 A JP17168282 A JP 17168282A JP S5961332 A JPS5961332 A JP S5961332A
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- JP
- Japan
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- circuit
- error
- syndrome
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- decoding
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/1575—Direct decoding, e.g. by a direct determination of the error locator polynomial from syndromes and subsequent analysis or by matrix operations involving syndromes, e.g. for codes with a small minimum Hamming distance
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1809—Pulse code modulation systems for audio signals by interleaving
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- Error Detection And Correction (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、インクリープによシ交錯した2系列のり−ド
ーンロモン(几eed−8olomon)符号による誤
り訂正符号の復号の高速化に関する。
ーンロモン(几eed−8olomon)符号による誤
り訂正符号の復号の高速化に関する。
高信頼性のデジタル信号伝送においては、受信信号から
誤りパターンの検出・訂正を行なうため、信号を符号化
して送信する。本発明に用いる誤シ訂正符号、リード・
ソロモン符号は現在知られている訂正符号のうちでもっ
ともランク”ム誤りに対して強いといわれている。
誤りパターンの検出・訂正を行なうため、信号を符号化
して送信する。本発明に用いる誤シ訂正符号、リード・
ソロモン符号は現在知られている訂正符号のうちでもっ
ともランク”ム誤りに対して強いといわれている。
以下の説明の便宜上、誤シ訂正符号を記述する際のガロ
ア体GFの2つの表現について簡単に説明する。ガロア
体は既約多項式によるベクトル表現、あるいは巡回群を
用いる指数表現により表現しうる。°“1” 、0の2
元信号を取扱う場合、ベクトル表現では拡大体GF (
2”)は次式となる。
ア体GFの2つの表現について簡単に説明する。ガロア
体は既約多項式によるベクトル表現、あるいは巡回群を
用いる指数表現により表現しうる。°“1” 、0の2
元信号を取扱う場合、ベクトル表現では拡大体GF (
2”)は次式となる。
a6+、ql(xDa2(x2)1・=+am−1(x
” ’) (1)あるいは符号シンボルで表わ
すと、 (am−1+am−21−−−82+a+Ro)
(21こζで(X)は不定元、各係数はG F
(2)に属する。
” ’) (1)あるいは符号シンボルで表わ
すと、 (am−1+am−21−−−82+a+Ro)
(21こζで(X)は不定元、各係数はG F
(2)に属する。
他の表現は巡回群を用いるもので、OF(2m)から零
元を除く残りの元が大きさ2m−1個の乗法群をなすこ
とを利用する。従って 0 + 1 (−a) r ”+/22. ・・・IZ
”’−2(!: ナルhm−1 リード・ソロモン符号の1例として、n個の符号シンボ
ルを1ブロツクとして構成するブロック符号をありかう
。そこで 符号行ベクトル ■= (Wn−、、W、、−2,−−、w、、wo)パ
リティ検査行列 を構成すれば、次の関係になる。
元を除く残りの元が大きさ2m−1個の乗法群をなすこ
とを利用する。従って 0 + 1 (−a) r ”+/22. ・・・IZ
”’−2(!: ナルhm−1 リード・ソロモン符号の1例として、n個の符号シンボ
ルを1ブロツクとして構成するブロック符号をありかう
。そこで 符号行ベクトル ■= (Wn−、、W、、−2,−−、w、、wo)パ
リティ検査行列 を構成すれば、次の関係になる。
H・v =Q
ζ\で1社転置をあられす記号である。符号行ベクトル
のうち、情報点は(nk)個、検査点はに個である。以
下の説明では例示として検査点としてに=4とする。
のうち、情報点は(nk)個、検査点はに個である。以
下の説明では例示として検査点としてに=4とする。
このときパリティ検査行列Hは
となる。受信データの1ブロツクには誤りパターンが含
まれるから次の行ベクトルとなる。
まれるから次の行ベクトルとなる。
△ △ △ △ △v−
(W。−i +Wn −2+ −−’ ”t +Wy
)△ こゝてWj==w、■I!il/iは誤りパターンC)
は排他的論理和である。
(W。−i +Wn −2+ −−’ ”t +Wy
)△ こゝてWj==w、■I!il/iは誤りパターンC)
は排他的論理和である。
従って、シンドロームS。+ 81+ S21 S 3
は(So8.52S3) ■、◇T となる。
は(So8.52S3) ■、◇T となる。
との誤シ訂正符号は2符号シンボル誤りまで誤シ訂正が
nJ能であり、誤り位置数がわかっているときはコない
し4符号シンボルの誤シ訂正ができるO 上述のリード・ンロモン符号によるブロック符号が受信
された場合の復号は次のステップによシ行なう。
nJ能であり、誤り位置数がわかっているときはコない
し4符号シンボルの誤シ訂正ができるO 上述のリード・ンロモン符号によるブロック符号が受信
された場合の復号は次のステップによシ行なう。
(1)受信ブロック符号からシンドロームを求める。
(2)誤シ状態の数を判断する。
(3)誤シ位置数を求める。
(4)誤りパターンを求め、訂正する。
(1)第1ステップ:シンドロームを求める回路を子回
路で各ラッチ回路はウェイト1.α、α2.α3をかけ
て積和算を行なう。すなわち、初めに各ラッ△ が乗ぜられる。ラッチ3.4についてもウェイト加算が
生ずる・(7)式より明らかなように各ラッチの出力端
子8〜11に次のシンドローム列が生スる。
路で各ラッチ回路はウェイト1.α、α2.α3をかけ
て積和算を行なう。すなわち、初めに各ラッ△ が乗ぜられる。ラッチ3.4についてもウェイト加算が
生ずる・(7)式より明らかなように各ラッチの出力端
子8〜11に次のシンドローム列が生スる。
(2)第2ステップ:誤シ状態数について¥1」断する
。
。
一般に誤シ位置多項式を1記のように表現する。
V(x)= x’+a、x’ ”+ =・+ ct、
(8)lはエラーの数で01は次式を満
足する。
(8)lはエラーの数で01は次式を満
足する。
Si+I”18j+i−1十旧゛+′7−1SH+、
+aiS、=。
+aiS、=。
t=oco場合 S6 == 81−82 == 83
−0/’=1の場合 S 1 +cr 、f3o−□S
2+alS1=O 83+σIS2”0 /’=2の場合 S2+σIS1+σ28o=。
−0/’=1の場合 S 1 +cr 、f3o−□S
2+alS1=O 83+σIS2”0 /’=2の場合 S2+σIS1+σ28o=。
s3+ ct、s2+ a、、S、 =。
オた指数表現では1
、ff=1の場合 8o=77
S1=7iαl
52==Jiα2′
S3=自α3j
e=2の場合 ’v −14+1j
S1=l!iai+l!jai
S2:/iα21 +tJa21
S3工I!iα”+/jα31
これらの式よ91次のことが成立する。
1) Soから88までの少くとも1つが0でなけれ
ばl≧1 11)1シンボル誤勺、l=1ならば 5O−1?o、Sl”yO82+0.S3+O8t/5
o=S4/81=S3/84 、’、 Sl”+52So”O+S2”+5IS3
=Q、5IS2+5oS3”0iil) 2シンボル
誤シ、l=2ならばS12+ S 2 S o−A、
’y 082’ + S I S 3 == B〜08
IS2+S、53==c40 よって第2図のフローチャートによシ誤シの状態を判断
しうる。
ばl≧1 11)1シンボル誤勺、l=1ならば 5O−1?o、Sl”yO82+0.S3+O8t/5
o=S4/81=S3/84 、’、 Sl”+52So”O+S2”+5IS3
=Q、5IS2+5oS3”0iil) 2シンボル
誤シ、l=2ならばS12+ S 2 S o−A、
’y 082’ + S I S 3 == B〜08
IS2+S、53==c40 よって第2図のフローチャートによシ誤シの状態を判断
しうる。
番3ステップ:誤シ位館多埴式から誤シ位置を求める。
/=1のとき v(x)=x+α1
8 ():)3’ + 81 ”C’としてL(’x
+ C’= 07=2のとき V (x)二X2+σI
X+σ2σ、=B/A 、σ2−C/AであるからAx
+I3x+C=0 上式の根を求めるためにチェ7のアルゴリズムで行うの
が簡単である。l二1のときシンドローム生成回路で、
ラッチ1にSoをプリセット、ラッチ2に81 をプリ
セットして入力をφにしてシフトする。TI’4− C
:’二〇になったとき、そのシフト回数がh@シ位置と
なる。/=2のときも同様にしてラッチ】にC,ラッチ
2にB、:)ッヂ3にAをプリセットして、A −1−
B −1−C= 0になったときのシフト数回紗が誤り
位r4となる。
+ C’= 07=2のとき V (x)二X2+σI
X+σ2σ、=B/A 、σ2−C/AであるからAx
+I3x+C=0 上式の根を求めるためにチェ7のアルゴリズムで行うの
が簡単である。l二1のときシンドローム生成回路で、
ラッチ1にSoをプリセット、ラッチ2に81 をプリ
セットして入力をφにしてシフトする。TI’4− C
:’二〇になったとき、そのシフト回数がh@シ位置と
なる。/=2のときも同様にしてラッチ】にC,ラッチ
2にB、:)ッヂ3にAをプリセットして、A −1−
B −1−C= 0になったときのシフト数回紗が誤り
位r4となる。
第4ステップ:誤シバターンを求める
1 = l : So =ll
e=2 二 S o= 、 、 −トJjSx
””/?iα’+z・αj 」二記のil′iリパターンを用イテWi=:Wi+/
i、 Wj:△ Wj+l!j として訂正を行なう。
””/?iα’+z・αj 」二記のil′iリパターンを用イテWi=:Wi+/
i、 Wj:△ Wj+l!j として訂正を行なう。
本発明の目的は上;i74アルゴリズムにょる復号を最
少のブロック回路構成にょシ実現し、しかもインクリー
プによシ交錯した2系夕11の復号をほぼ並列的に実行
する回路を提供することにある。
少のブロック回路構成にょシ実現し、しかもインクリー
プによシ交錯した2系夕11の復号をほぼ並列的に実行
する回路を提供することにある。
以下、本発明を図面によシ詳しく説明する。第3図が本
発明を受信PCMデータについて適用した誤り訂正回路
の一実施例である。
発明を受信PCMデータについて適用した誤り訂正回路
の一実施例である。
この回路は主要部としてデータ入力を保持するメモリ3
8と、シンドローム生成回路29と、誤シ判定回路28
と、誤シ位置検出回路30と、誤シ訂正回路Cとを有す
る。さらに所定の演算を行なうためのガロア休演算回路
6が設けられている。
8と、シンドローム生成回路29と、誤シ判定回路28
と、誤シ位置検出回路30と、誤シ訂正回路Cとを有す
る。さらに所定の演算を行なうためのガロア休演算回路
6が設けられている。
全体の制御を制御信号発生回路31にて行なう。
最初、理解を容易にするために、1系列が入力された場
合について詳述する。メモリ38に入力データをブロッ
クごとに記憶させる。次に1ブロツクごとにシンドロー
ム生成回路29に送る(第1ステツプ)。生成されたシ
ンドロームをバッファメモリ12におくp点線でかこみ
表示したガロア休演算回路6によってA、B、Cの計算
を行なう。
合について詳述する。メモリ38に入力データをブロッ
クごとに記憶させる。次に1ブロツクごとにシンドロー
ム生成回路29に送る(第1ステツプ)。生成されたシ
ンドロームをバッファメモリ12におくp点線でかこみ
表示したガロア休演算回路6によってA、B、Cの計算
を行なう。
81〜S3 r A + 13 + Cのφ判別をφ判
別回路23で行ない、その出力は誤り判定回路28に導
かれ、誤り状態数の判断(第2ステツプ)を行ない、そ
の結果を制御信号発生回路31に送る0この制御信号発
生回路31の出力によシ誤り位置検出(第3ステツプ)
を行なう。すなわちチェ1と判断されたときはS6.8
1を、/=2と判断されたときはA。
別回路23で行ない、その出力は誤り判定回路28に導
かれ、誤り状態数の判断(第2ステツプ)を行ない、そ
の結果を制御信号発生回路31に送る0この制御信号発
生回路31の出力によシ誤り位置検出(第3ステツプ)
を行なう。すなわちチェ1と判断されたときはS6.8
1を、/=2と判断されたときはA。
)1.Cをバッファメモリ12からシンドローム生成回
路29に戻しチェンアルゴリズムによシシフト数を定め
、このシフト数を誤シ位置検出回路30に誤シ位置とし
て格納する。/=2の場合は、この情報を用い1マルチ
プレクサ15をとおして誤りパターンを求め、バッファ
メモリ12に格納する。最後に誤り訂正(第4ステツプ
)を行うために、誤り位置検出回路30に格納された誤
り位置を制御信号発生回路31に送る。
路29に戻しチェンアルゴリズムによシシフト数を定め
、このシフト数を誤シ位置検出回路30に誤シ位置とし
て格納する。/=2の場合は、この情報を用い1マルチ
プレクサ15をとおして誤りパターンを求め、バッファ
メモリ12に格納する。最後に誤り訂正(第4ステツプ
)を行うために、誤り位置検出回路30に格納された誤
り位置を制御信号発生回路31に送る。
次にメモリ38から誤り位置のデータをよみ出し1、マ
ルチプレクサ33を介してバッファ35に格納する0バ
ツフアメモリ12に格納されている誤りパターンをマル
チプレクサ32を介してバッファ34に格納する。MO
D2加算回路36によ#)誤シ訂正を行ない、その結果
をメモリ38に書きこめば誤シ訂正が完了する。なお点
線でかこまれた部分Cはガロア休の加算回路である〇以
上、1系列の入力の場合につき説明したが、インタリー
プにより交錯する2系列の誤り訂正符号の復号は通常用
1の復号を実施した後、第2の系列の復号を実施するの
が一般的である。この場合、復号に嬰する時間はほぼ2
倍になり効率的でない。
ルチプレクサ33を介してバッファ35に格納する0バ
ツフアメモリ12に格納されている誤りパターンをマル
チプレクサ32を介してバッファ34に格納する。MO
D2加算回路36によ#)誤シ訂正を行ない、その結果
をメモリ38に書きこめば誤シ訂正が完了する。なお点
線でかこまれた部分Cはガロア休の加算回路である〇以
上、1系列の入力の場合につき説明したが、インタリー
プにより交錯する2系列の誤り訂正符号の復号は通常用
1の復号を実施した後、第2の系列の復号を実施するの
が一般的である。この場合、復号に嬰する時間はほぼ2
倍になり効率的でない。
しかし本発明においては、シンドローム生成回路29と
ガロア休演算回路すとは独立した回路になっておシ、し
かも時間的にずれた時点で動作を行うから、時間の調整
によシ、2系列の誤シ訂正符号を#丘は並列して復号す
ることが可能である。
ガロア休演算回路すとは独立した回路になっておシ、し
かも時間的にずれた時点で動作を行うから、時間の調整
によシ、2系列の誤シ訂正符号を#丘は並列して復号す
ることが可能である。
1系列のみ入力された信号についての前述の記述よシ、
シンドローム生成回路29はシンドロームの割算(第1
ステツプ)と、誤シ位置数の決定(第3ステツプ)との
2動作を、ガロア休演算回路すはシンドロームの計算結
果を利用したエラー状態判断の泪N、(第2ステツプ)
を行うことと、ガロア休演算回路Cとともに誤シバター
ンの計算と訂正(第4ステツプ)の動作を行う。その相
互の時間的関係は2系列の場合示した第4図で矢印を示
した径路で明らかである。そしてシンドローム生成回路
とガロア休演算回路との間には時間的にあきがある。
シンドローム生成回路29はシンドロームの割算(第1
ステツプ)と、誤シ位置数の決定(第3ステツプ)との
2動作を、ガロア休演算回路すはシンドロームの計算結
果を利用したエラー状態判断の泪N、(第2ステツプ)
を行うことと、ガロア休演算回路Cとともに誤シバター
ンの計算と訂正(第4ステツプ)の動作を行う。その相
互の時間的関係は2系列の場合示した第4図で矢印を示
した径路で明らかである。そしてシンドローム生成回路
とガロア休演算回路との間には時間的にあきがある。
このあきを第2の系列のデータ処理に有効に利用しうる
。第4図(才全体のタイムスケジュールである。第2系
列の各動作は第1系列の各動作に対し同一の一定時間遅
れるが、全く同様である。
。第4図(才全体のタイムスケジュールである。第2系
列の各動作は第1系列の各動作に対し同一の一定時間遅
れるが、全く同様である。
なお第3図のガロア休演算回路について最後に簡単に説
明する破線す内はaIXαj−σitjなる乗除1回路
である。バッファ13に加わるデータはベクトル表現で
あるが、これをベクトルーインテヅクス変換几0M14
によシ指数表現に変換し、マルチプレクサ15を介して
バッファ17に格納される。また、同じように、バッフ
ァ13に加わる■ 他方のデータはベクトル−インチフス変換几0M15を
とおった鞍、極性制御16を介して別の径路を経て、バ
ッファ18に格納される。この両者をMOL) (2”
−1)加算回路によシ指数加算してバッファ20に格納
する。さらに、インテックス−ベクトル変更几0M21
によシベクトル表現に変換する。この値は再度バッファ
メモリ12に記憶スル0除nu a ” = a””−
X(・、・a2m=0 ) カ成立するから、指数表現
の1の補数すなわちビットの反転を行えばよい。これは
極性制御16でよって行なう。
明する破線す内はaIXαj−σitjなる乗除1回路
である。バッファ13に加わるデータはベクトル表現で
あるが、これをベクトルーインテヅクス変換几0M14
によシ指数表現に変換し、マルチプレクサ15を介して
バッファ17に格納される。また、同じように、バッフ
ァ13に加わる■ 他方のデータはベクトル−インチフス変換几0M15を
とおった鞍、極性制御16を介して別の径路を経て、バ
ッファ18に格納される。この両者をMOL) (2”
−1)加算回路によシ指数加算してバッファ20に格納
する。さらに、インテックス−ベクトル変更几0M21
によシベクトル表現に変換する。この値は再度バッファ
メモリ12に記憶スル0除nu a ” = a””−
X(・、・a2m=0 ) カ成立するから、指数表現
の1の補数すなわちビットの反転を行えばよい。これは
極性制御16でよって行なう。
0は指数表現が得られなく 0XX=Ov美こQV(2
m)であるからφ判別回路23によシ一方のデータのφ
判別を行い、この情報をラッチ24若しくはラッチ25
に、データがバッファ17.18のいずれかに送られた
かにあわせて格納しておく。
m)であるからφ判別回路23によシ一方のデータのφ
判別を行い、この情報をラッチ24若しくはラッチ25
に、データがバッファ17.18のいずれかに送られた
かにあわせて格納しておく。
バッファ17およびバッファ18の格納データのいづれ
か一方がOであれば演算結果はφとなるのでOR回路2
6をとおしてラッチ27に送られ、これはリセット信号
としてインデック−ベクトル変換几0M21の出力のい
かんにか\わらずφを出力させバッファ22にφを格納
させる。
か一方がOであれば演算結果はφとなるのでOR回路2
6をとおしてラッチ27に送られ、これはリセット信号
としてインデック−ベクトル変換几0M21の出力のい
かんにか\わらずφを出力させバッファ22にφを格納
させる。
以上詳述したように本発明によればインタリープによシ
交錯した2系列の誤シ訂正符号ケ・はぼ並列に復号しう
るから、特にPCMデータのように実時間で誤り訂正を
実施し、そのデータ出力を利用しガければなら外い場合
には極めて有効である。
交錯した2系列の誤シ訂正符号ケ・はぼ並列に復号しう
るから、特にPCMデータのように実時間で誤り訂正を
実施し、そのデータ出力を利用しガければなら外い場合
には極めて有効である。
第1図は、シンドローム生成回路を示す図、第2図は誤
り状態判断のためのフローチャート、第3図は本発明の
一実施例である誤シ訂正回路の構成図、第4図は第3図
の回路の動作を示すための説明図である。 1)・・・・・・ガロア休演算回路(誤り状態の計算)
・14 ・・・ベクトル・インテックス変換ROM。 16・・・・・極性制御、19 ・・・・MOD(2″
′−1)加算回路、21・・・・・インデックス・ベク
トル変換ROM。 23・・・・・φ判別回路、28・・・・・誤シ判定回
路、29 ・・・シンドローム生成回路、30 ・・誤
り位置検出回路、31 ・ 制御信号発生回路、C・・
・・ガロア休演算回路(誤り訂正回路) ノ□
り状態判断のためのフローチャート、第3図は本発明の
一実施例である誤シ訂正回路の構成図、第4図は第3図
の回路の動作を示すための説明図である。 1)・・・・・・ガロア休演算回路(誤り状態の計算)
・14 ・・・ベクトル・インテックス変換ROM。 16・・・・・極性制御、19 ・・・・MOD(2″
′−1)加算回路、21・・・・・インデックス・ベク
トル変換ROM。 23・・・・・φ判別回路、28・・・・・誤シ判定回
路、29 ・・・シンドローム生成回路、30 ・・誤
り位置検出回路、31 ・ 制御信号発生回路、C・・
・・ガロア休演算回路(誤り訂正回路) ノ□
Claims (1)
- 符号化した任意の2つのデジタル信号系列をブロックご
とにインターリーブして交錯する伝送システムの復号に
際して、シンドローム生成回路と誤シ検出・訂正のため
の所定のガロア体演算回路とを別に独立に設け、デジタ
ル信号系列相互間に一定の時間遅延を与えて復号せしめ
ることを特徴とする誤シ訂正回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57171682A JPS5961332A (ja) | 1982-09-30 | 1982-09-30 | 誤り訂正回路 |
US06/537,211 US4593394A (en) | 1982-09-30 | 1983-09-29 | Method capable of simultaneously decoding two reproduced sequences |
EP83109813A EP0105499B1 (en) | 1982-09-30 | 1983-09-30 | Method capable of simultaneously decoding two reproduced sequences |
DE8383109813T DE3382025D1 (de) | 1982-09-30 | 1983-09-30 | Verfahren geeignet zur simultandekodierung von zwei wiedergegebenen sequenzen. |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57171682A JPS5961332A (ja) | 1982-09-30 | 1982-09-30 | 誤り訂正回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5961332A true JPS5961332A (ja) | 1984-04-07 |
JPS6316929B2 JPS6316929B2 (ja) | 1988-04-12 |
Family
ID=15927738
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57171682A Granted JPS5961332A (ja) | 1982-09-30 | 1982-09-30 | 誤り訂正回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4593394A (ja) |
EP (1) | EP0105499B1 (ja) |
JP (1) | JPS5961332A (ja) |
DE (1) | DE3382025D1 (ja) |
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- 1983-09-30 EP EP83109813A patent/EP0105499B1/en not_active Expired - Lifetime
- 1983-09-30 DE DE8383109813T patent/DE3382025D1/de not_active Expired - Fee Related
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EP0105499B1 (en) | 1990-11-28 |
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EP0105499A3 (en) | 1986-12-30 |
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