JP2539157B2 - Multiplier - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】本発明は入力信号レベルの積に比
例するディジタル出力信号を得る乗算器に関し、とくに
乗算精度の向上に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a multiplier for obtaining a digital output signal proportional to a product of input signal levels, and more particularly to improvement of multiplication accuracy.
【０００２】[0002]
【従来の技術】この種の乗算器としては、たとえば特開
平１−８１０８３号公報に示されたものが知られてい
る。この乗算器は図４に示すように、二つの入力信号の
各々の電圧値の積に比例した周波数のパルス信号を得る
ように構成されている。同図において、入力端子１１，
１２に与えられた被乗算入力信号はそれぞれパルス幅変
調器１３，１４内のコンパレータＯＰ１，ＯＰ２の
「−」端子に入力される。他方の「＋」端子には三角波
が入力されているので、「−」端子の入力信号レベルで
スライスされた三角波の幅をもつ矩形波、すなわちそれ
ぞれの被乗算入力信号レベルに比例したパルス幅のパル
ス信号が出力される。一般に、パルス幅変調器１３とパ
ルス幅変調器１４のパルス周波数は非同期となるように
選定する必要がある。コンパレータＯＰ１，ＯＰ２の出
力パルス信号はＥＸＯＲ論理演算回路１５によってそれ
ぞれのパルス信号のパルス幅の積の項が得られるので、
ＡＮＤ論理演算回路１６を用いてパルス発振器１７の出
力パルスとの論理積をとってパルス幅をパルス数に換算
する。ＥＸＯＲ論理演算回路１５の出力パルス幅には固
定分が含まれているので、１／２分周器１８から出力さ
れるパルス数との差をとるための出力端子２０が設けら
れている。2. Description of the Related Art As a multiplier of this type, for example, the one disclosed in Japanese Patent Laid-Open No. 1-81083 is known. As shown in FIG. 4, this multiplier is configured to obtain a pulse signal having a frequency proportional to the product of the voltage values of the two input signals. In the figure, input terminals 11,
The multiplied input signals given to 12 are inputted to the "-" terminals of the comparators OP1 and OP2 in the pulse width modulators 13 and 14, respectively. Since a triangular wave is input to the other "+" terminal, a rectangular wave having a width of a triangular wave sliced at the input signal level of the "-" terminal, that is, a pulse width proportional to each multiplied input signal level A pulse signal is output. Generally, it is necessary to select the pulse frequencies of the pulse width modulator 13 and the pulse width modulator 14 so that they are asynchronous. Since the output pulse signals of the comparators OP1 and OP2 are obtained by the EXOR logic operation circuit 15 as the product term of the pulse widths of the respective pulse signals,
The AND logic operation circuit 16 is used to perform a logical product with the output pulse of the pulse oscillator 17 to convert the pulse width into the number of pulses. Since the output pulse width of the EXOR logical operation circuit 15 includes a fixed amount, an output terminal 20 for determining the difference from the number of pulses output from the 1/2 frequency divider 18 is provided.
【０００３】[0003]
【発明が解決しようとする課題】パルス幅変調器１３と
パルス幅変調器１４のパルス周波数を非同期となるよう
に選定する必要があるため、両周波数をわずかにずらす
ように設定しなければならない。しかし、上述した従来
の乗算器では二つのパルス幅変調器が独立してＣＲ発振
器を備えているため、発振周波数の差を安定に保つのが
困難であった。Since it is necessary to select the pulse frequencies of the pulse width modulator 13 and the pulse width modulator 14 so as to be asynchronous, it is necessary to set both frequencies to be slightly shifted. However, in the above-described conventional multiplier, since the two pulse width modulators independently include the CR oscillator, it is difficult to keep the difference in oscillation frequency stable.
【０００４】本発明はこのような問題に鑑みてなされた
ものであり、簡単な回路を付加することにより周波数差
を安定化して高精度の演算をすることができる乗算器を
提供することを目的とする。The present invention has been made in view of the above problems, and an object thereof is to provide a multiplier capable of stabilizing a frequency difference by adding a simple circuit and performing a highly accurate operation. And
【０００５】上記目的を達成するため、本発明は、第一
のパルス幅変換手段はパルス発生手段からのパルス信号
を１／Ｓ（Ｓは自然数）に分周する第一の分周器を備
え、第二のパルス幅変換手段は共通のパルス発生手段か
らのパルス信号を１／（Ｓ＋ｓ）（ｓはｓ＜Ｓなる自然
数）に分周する第二の分周器を備え、第一のパルス幅変
換手段及び第二のパルス幅変換手段の各々は、分周され
た分周信号を積分手段で三角波状信号に変換すると共に
変換された三角波状信号の振幅中心を接地電位にずら
し、この三角波状信号の振幅中心の変動を抽出して積分
手段へフィ−ドバックし、積分手段の出力信号と被乗算
入力信号に基づいて第にの被乗算入力信号レベルに比例
したパルス幅のパルス信号に変換して各被乗算入力信号
レベルの積に比例した乗算するようにしたことを要旨と
する。In order to achieve the above object, the present invention provides a first
The pulse width conversion means of the pulse signal from the pulse generation means
Equipped with a first frequency divider that divides 1 / S (S is a natural number)
The second pulse width conversion means is a common pulse generation means.
1 / (S + s) (where s is s <S
Number) to the first pulse width variable
Each of the conversion means and the second pulse width conversion means is divided.
The divided signal is converted into a triangular wave signal by the integration means, and
Shift the amplitude center of the converted triangular wave signal to the ground potential.
Then, the variation of the amplitude center of this triangular wave signal is extracted and integrated.
Feedback to the means, and the output signal of the integrating means and the multiplied
Proportional to the first multiplied input signal level based on the input signal
Converted to a pulse signal with the pulse width
The point is that multiplication is performed in proportion to the product of the levels .
【０００６】[0006]
【作用】本発明はこのような手段を講じたことにより、
共通のパルス発生手段から出力されるパルス信号を分周
することにより、分周されたパルス信号同士の周波数差
が安定するので精度の高い乗算ができる。The present invention, by taking such means,
By dividing the pulse signals output from the common pulse generating means, the frequency difference between the divided pulse signals becomes stable, so that highly accurate multiplication can be performed.
【０００７】[0007]
【実施例】以下、本発明の実施例を図面を参照して説明
する。図１は本発明の一実施例における構成を示すブロ
ック図である。同図において、１１および１２は被乗算
入力信号の入力端子、１はパルス発生手段、２および３
はそれぞれ第一のパルス幅変換手段と第二のパルス幅変
換手段、４および５はそれぞれパルス発生手段１から出
力されるパルスを分周する第一の分周器と第二の分周
器、ＯＰ１およびＯＰ５は被乗算入力信号レベルに比例
するパルス幅のパルスを出力するコンパレータ、６はＥ
ＸＯＲ論理演算回路、７はＡＮＤ論理演算回路、８はＥ
ＸＯＲ論理演算回路６から出力されたパルスのパルス幅
をディジタル化するためのパルスを発振するパルス発振
器、９はこのパルスを１／２に分周する１／２分周器で
ある。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing the configuration of an embodiment of the present invention. In the figure, 11 and 12 are input terminals for a multiplied input signal, 1 is pulse generating means, 2 and 3
Is a first pulse width conversion means and a second pulse width conversion means, and 4 and 5 are a first frequency divider and a second frequency divider for dividing the pulse output from the pulse generation means 1, respectively. OP1 and OP5 are comparators for outputting a pulse having a pulse width proportional to the multiplied input signal level, and 6 is an E
XOR logic operation circuit, 7 AND logic operation circuit, 8 E
A pulse oscillator that oscillates a pulse for digitizing the pulse width of the pulse output from the XOR logic operation circuit 6, and 9 is a 1/2 frequency divider that divides this pulse into 1/2.
【０００８】次に、以上のように構成された装置の動作
について図２を参照して説明する。いま、入力端子１
１，１２から入力される被乗算入力信号の周波数が数１
０Ｈｚである場合を対象に説明する。パルス幅変換する
パルスの周波数は被乗算入力信号の周波数よりも十分大
きい必要があるので、たとえば、第一のパルス幅変換手
段２のパルス周波数を５０００Ｈｚとする。一方、乗算
の精度を高めるために第一のパルス幅変換手段２の出力
パルスの周波数と第二のパルス幅変換手段３の出力パル
スの周波数差が小さい方が望ましいので、たとえば、第
二のパルス幅変換手段３のパルス周波数を５００５Ｈｚ
とする。そのためにはパルス発生手段１１の出力パルス
周波数を５００５ｋＨｚとし、第一の分周器４の分周比
を１／１００１に、第二の分周器５の分周比を１／１０
００に設定する。分周器はディジタル回路を用いること
によって、最小１Ｈｚ単位で正確に分周比を設定するこ
とができるので、第一の分周器４と第二の分周器５の出
力パルスの周波数差を確実に所望の値に設定、維持する
ことができる。第一のパルス幅変換手段２と第二のパル
ス幅変換手段３の構成は、第一の分周器４と第二の分周
器５の分周比の違いによる周波数の違いだけであって、
動作は同じであるから第一のパルス幅変換手段２の動作
について説明する。第一の分周器４からの矩形波出力パ
ルスはオペアンプＯＰ２、抵抗器Ｒ１、コンデンサＣ１
による積分器で積分されて三角波に変換される。オペア
ンプＯＰ３、抵抗器Ｒ２，Ｒ３による反転増幅器は三角
波の振幅中心を接地電位にずらす。オペアンプＯＰ４、
抵抗器Ｒ４、コンデンサＣ２による積分器によって抽出
された振幅中心の変動が抵抗器Ｒ５を介してフィードバ
ックされ、三角波のレベルが安定に維持される。Next, the operation of the apparatus configured as described above will be described with reference to FIG. Input terminal 1 now
The frequency of the input signal to be multiplied input from 1 and 12 is
The case where the frequency is 0 Hz will be described. Since the frequency of the pulse for pulse width conversion needs to be sufficiently higher than the frequency of the input signal to be multiplied, the pulse frequency of the first pulse width conversion means 2 is set to 5000 Hz, for example. On the other hand, in order to improve the accuracy of multiplication, it is desirable that the frequency difference between the output pulse of the first pulse width conversion means 2 and the output pulse of the second pulse width conversion means 3 is small. The pulse frequency of the width converting means 3 is 5005 Hz
And For that purpose, the output pulse frequency of the pulse generating means 11 is set to 5005 kHz, the frequency division ratio of the first frequency divider 4 is set to 1/1001, and the frequency division ratio of the second frequency divider 5 is set to 1/10.
Set to 00. By using a digital circuit for the frequency divider, the frequency division ratio can be accurately set in units of at least 1 Hz. Therefore, the frequency difference between the output pulses of the first frequency divider 4 and the second frequency divider 5 can be calculated. It is possible to reliably set and maintain the desired value. The configuration of the first pulse width conversion means 2 and the second pulse width conversion means 3 is different only in the frequency difference due to the difference in the division ratio of the first frequency divider 4 and the second frequency divider 5. ,
Since the operation is the same, the operation of the first pulse width conversion means 2 will be described. The rectangular wave output pulse from the first frequency divider 4 is an operational amplifier OP2, a resistor R1, a capacitor C1.
Is integrated by the integrator and converted into a triangular wave. The inverting amplifier including the operational amplifier OP3 and the resistors R2 and R3 shifts the amplitude center of the triangular wave to the ground potential. Operational amplifier OP4,
The fluctuation of the amplitude center extracted by the integrator by the resistor R4 and the capacitor C2 is fed back through the resistor R5, and the level of the triangular wave is maintained stable.
【０００９】コンパレータＯＰ１の「＋」端子に入力さ
れた三角波は、「−」端子に入力されている被乗算入力
信号レベルでスライスされるので、被乗算入力信号レベ
ルに比例するパルス幅を有する矩形波パルス信号が得ら
れる。被乗算入力信号レベルが０電位のときコンパレー
タ出力パルスのデューティ比が１になるようにコンパレ
ータを調節して、被乗算入力信号レベルが＋電位である
ときデューティ比が１よりも大きく、被乗算入力信号レ
ベルが−電位であるときデューティ比が１より小さくな
るようにする。Since the triangular wave input to the "+" terminal of the comparator OP1 is sliced by the multiplied input signal level input to the "-" terminal, a rectangular wave having a pulse width proportional to the multiplied input signal level is sliced. A wave pulse signal is obtained. The comparator is adjusted so that the duty ratio of the comparator output pulse is 1 when the multiplied input signal level is 0 potential, and the duty ratio is larger than 1 when the multiplied input signal level is + potential. The duty ratio is set to be smaller than 1 when the signal level is −potential.
【００１０】次に、ＥＸＯＲ論理演算回路６、ＡＮＤ論
理演算回路７、パルス発振器８、１／２分周器９から構
成されている論理演算手段の動作について説明する。第
一のパルス幅変換手段２の出力信号は２値化されている
ので、いま、ハイレベルであるという命題をＡ、同様に
第二のパルス幅変換手段３の出力信号がハイレベルであ
るという命題をＢと表わすことにする。入力がＡとＢの
ＥＸＯＲ論理演算回路６の出力を論理記号で表現するとNext, the operation of the logical operation means composed of the EXOR logical operation circuit 6, the AND logical operation circuit 7, the pulse oscillator 8 and the 1/2 frequency divider 9 will be described. Since the output signal of the first pulse width conversion means 2 is binarized, the proposition that it is at a high level is now A, and similarly the output signal of the second pulse width conversion means 3 is at a high level. Let us call the proposition B. When the output of the EXOR logical operation circuit 6 whose inputs are A and B is expressed by a logical symbol
【００１１】[0011]
【数１】 Ａ・＋・Ｂ （１） となる。図２（ａ）に示すように第一の分周器４の出力
パルス信号の１周期を２ｔa とするとき、第一のパルス
幅変換手段２は被乗算入力信号レベルに応じてパルス幅
Ｔa （＝ｔa ＋τa ）のパルス信号に変換する。ここ
で、τa は入力端子１１の被乗算入力信号レベルに比例
する値である。一方、図２（ｂ）に示すように第二の分
周器５の出力パルス信号の１周期を２ｔb とするとき、
第二のパルス幅変換手段３は被乗算入力信号レベルに応
じてパルス幅Ｔb （＝ｔb ＋τb ）のパルス信号に変換
する。ここで、τb は入力端子１２の被乗算入力信号レ
ベルに比例する値である。ここで、パルス周期２ｔa と
パルス周期２ｔb とは等しくない非常に近い値に設定さ
れている。パルス発振器８から出力されるパルスの単位
時間当りのパルス数をＦとすると（図２（ｃ）参照）、
ＡＮＤ論理演算回路７から出力されるパルス数Ｐは全期
間に対するＥＸＯＲ論理演算回路６の出力が真である期
間の割合を乗じた値であるから、[Equation 1] A · + · B (1) As shown in FIG. 2A, when one cycle of the output pulse signal of the first frequency divider 4 is 2t a , the first pulse width conversion means 2 has a pulse width T according to the input signal level to be multiplied. It is converted into a pulse signal of a (= t a + τ a ). Here, τ a is a value proportional to the multiplied input signal level of the input terminal 11. On the other hand, as shown in FIG. 2B , when one cycle of the output pulse signal of the second frequency divider 5 is 2t b ,
The second pulse width conversion means 3 converts into a pulse signal having a pulse width T b (= t b + τ b ) according to the multiplied input signal level. Here, τ b is a value proportional to the multiplied input signal level of the input terminal 12. Here, the pulse period 2t a and the pulse period 2t b are set to very close values that are not equal to each other. Assuming that the number of pulses output from the pulse oscillator 8 per unit time is F (see FIG. 2C),
Since the number of pulses P output from the AND logic operation circuit 7 is a value obtained by multiplying the ratio of the period in which the output of the EXOR logic operation circuit 6 is true to the entire period,
【００１２】[0012]
【数２】 第１項は定数であってパルス発振器８の単位時間当りの
パルス数Ｆの１／２、第２項はｔa ，ｔb が既知の定数
であるから２つの被乗算入力信号レベルの積に比例した
パルス数を表わす。[Equation 2] 1/2 of the number of pulses F per unit time of the first term pulse oscillator 8 a constant, the second term t a, t b is the known because a constant two multiplicand input signal level product Represents a proportional number of pulses.
【００１３】したがって、図２（ｄ）に示す如き１／２
分周器９の出力パルス数（１／２）ＦからＰT を減ずる
ことによって Ｐ＝（１／２）Ｆ−ＰT ＝（τa ・τb ）Ｆ／２ｔa ・ｔb （３） が得られるので、２つの被乗算入力信号レベルの積に比
例したパルス数を得ることができる。Therefore, as shown in FIG.
By subtracting P T from the number of output pulses (1/2) F of the frequency divider 9, P = (1/2) F−P T = (τ a · τ b ) F / 2t a · t b (3) Is obtained, the number of pulses proportional to the product of two multiplied input signal levels can be obtained.
【００１４】したがって、以上のような実施例の構成に
よれば、２つのパルス幅変換手段２、３へ供給するパル
スの周波数を分周器によって正確に設定、維持すること
ができるので、正確な乗算結果を求めることができる。
また、ディジタル的な分周を採用しているので、周波数
の微調整をする必要がなく、周囲温度の影響を受けるこ
ともない。 Therefore, according to the configuration of the above embodiment, the frequency of the pulse supplied to the two pulse width converting means 2 and 3 can be accurately set and maintained by the frequency divider, so that the frequency is accurate. The multiplication result can be obtained.
Also, since the digital frequency division is adopted, the frequency
There is no need for fine adjustment of the
Not at all.
【００１５】図３は本発明の他の実施例であって、タイ
ミング回路１０を追加して所定のタイミングで第一の分
周器４および第二の分周器５をリセットするようになっ
ている。分周器をアナログ回路で構成する場合に両分周
器の出力パルスの周波数差が整数値にならないことがあ
り得るが、本実施例によれば所定のタイミングで第一の
分周器４および第二の分周器５をリセットするので、同
期ずれを防止することができる。FIG. 3 shows another embodiment of the present invention, in which a timing circuit 10 is added to reset the first frequency divider 4 and the second frequency divider 5 at a predetermined timing. There is. When the frequency divider is composed of an analog circuit, the frequency difference between the output pulses of both frequency dividers may not be an integer value. However, according to the present embodiment, the first frequency divider 4 and Since the second frequency divider 5 is reset, the synchronization shift can be prevented.
【００１６】また、Ｄ−Ａコンバータを用いて上述の回
路を構成することもでき、図１の実施例と同様の効果を
得ることができる。さらに、スイッチドキャパシタ回路
などによるＬＳＩ化をすることにより小型化が可能にな
る。Further, the above circuit can be constructed by using a D-A converter, and the same effect as that of the embodiment of FIG. 1 can be obtained. Further, miniaturization can be achieved by forming an LSI with a switched capacitor circuit or the like.
【００１７】以上説明したように本発明によれば、パル
ス幅変調された二つのパルスが長時間かけてまんべんな
く混合されるので（長時間同期しないパルス列がＥＸＯ
Ｒ論理演算されるので）、高精度の乗算結果を得ること
ができる。As described above, according to the present invention, two pulses whose pulse widths have been modulated are uniformly mixed over a long period of time (a pulse train that is not synchronized for a long time is EXO).
Since R logical operation is performed) , a highly accurate multiplication result can be obtained.
【図１】本発明の一実施例における構成を示すブロック
図である。FIG. 1 is a block diagram showing a configuration in an embodiment of the present invention.
【図２】図１の実施例のタイミングチャートである。FIG. 2 is a timing chart of the embodiment of FIG.
【図３】本発明の他の実施例における構成を示すブロッ
ク図である。FIG. 3 is a block diagram showing the configuration of another embodiment of the present invention.
【図４】従来例の構成を示すブロック図である。FIG. 4 is a block diagram showing a configuration of a conventional example.
１ パルス発生手段 ２ 第一のパルス幅変換手段 ３ 第二のパルス幅変換手段 ４ 第一の分周器 ５ 第二の分周器 ６ ＥＸＯＲ論理演算回路 ７ ＡＮＤ論理演算回路 ８ パルス発振器 ９ １／２分周器 １０ タイミング回路 DESCRIPTION OF SYMBOLS 1 pulse generation means 2 1st pulse width conversion means 3 2nd pulse width conversion means 4 1st frequency divider 5 2nd frequency divider 6 EXOR logic operation circuit 7 AND logic operation circuit 8 pulse oscillator 9 1 / 2 frequency divider 10 Timing circuit
Claims (2)
と、このパルス発生手段に基づく信号を第一の被乗算入
力信号レベルに応じて変位させる第一のパルス幅変換手
段と、前記パルス発生手段に基づく信号を第二の被乗算
入力信号レベルに応じて変位させる第二のパルス幅変換
手段と、前記第一のパルス幅変換手段と前記第二のパル
ス幅変換手段から出力されるパルス信号との論理演算を
行って第一の被乗算入力信号レベルと第二の被乗算入力
信号レベルとの積に比例する出力信号を得る論理演算手
段とを有する乗算器において、 前記第一のパルス幅変換手段は、前記パルス発生手段か
らのパルス信号を１／Ｓ（Ｓは自然数）に分周する第一
の分周器と、分周された分周信号を三角波状信号に変換
する第一の積分手段と、第一の積分手段により変換され
た三角波状信号の振幅中心を接地電位とする第一の反転
増幅手段と、この反転増幅手段からの三角波状信号の振
幅中心の変動を抽出し前記第一の積分手段へフィ−ドバ
ックする第二の積分手段と、第二の積分手段の出力信号
と前記第一の被乗算入力信号に基づいて第一の被乗算入
力信号レベルに比例したパルス幅のパルス信号に変換す
る第一の変換手段とを備え、 前記第二のパルス幅変換手段は、前記パルス発生手段か
らのパルス信号を１／（Ｓ＋ｓ）（ｓはｓ＜Ｓなる自然
数）に分周する第二の分周器と、分周された分周信号を
三角波状信号に変換する第三の積分手段と、第三の積分
手段により変換された三角波状信号の振幅中心を接地電
位とする第二の反転増幅手段と、この反転増幅手段から
の三角波状信号の振幅中心の変動を抽出し前記第三の積
分手段へフィ−ドバックする第四の積分手段と、第四の
積分手段の出力信号と前記第二の被乗算入力信号に基づ
いて第二の被乗算入力信号レベルに比例したパルス幅の
パルス信号に変換する第二の変換手段 とを備えたことを
特徴とする乗算器。1. A pulse generating means for generating a pulse signal.
And this pulse generation meansbased onSignal is the first multiplicand input
First pulse width converter for displacing force signal level
Steps andBased on the pulse generating meansThe signal is multiplied by a second
Second pulse width conversion with displacement according to input signal level
Means, the first pulse width conversion means and the second pulse width conversion means.
The logical operation with the pulse signal output from the pulse width conversion means.
Go to the first multiplied input signal level and the second multiplied input
A logical operator that obtains an output signal proportional to the product of the signal level
StepsIn the multiplier with, The first pulse width conversion means is the pulse generation means.
The first to divide these pulse signals into 1 / S (S is a natural number)
Frequency divider and the divided frequency-divided signal is converted to a triangular wave signal
Is converted by the first integrating means and
First inversion with the center of amplitude of the triangular wave signal as the ground potential
The amplifying means and the vibration of the triangular wave signal from the inverting amplifying means are
The variation of the width center is extracted and fed to the first integrating means.
Second integrator and the output signal of the second integrator
And a first multiplied input based on the first multiplied input signal.
Convert to a pulse signal with a pulse width proportional to the force signal level.
And a first conversion means The second pulse width conversion means is the pulse generation means.
1 / (S + s) (where s is s <S
Number) to the second frequency divider and the divided signal
Third integrating means for converting to a triangular wave signal, and third integrating means
The center of amplitude of the triangular wave signal converted by the means is grounded.
From the second inverting amplification means and this inverting amplification means
The variation of the amplitude center of the triangular wave signal of
The fourth integrating means for feeding back to the dividing means, and the fourth integrating means
Based on the output signal of the integrating means and the second input signal to be multiplied.
Of the pulse width proportional to the second multiplied input signal level
Second conversion means for converting to a pulse signal With
Characteristic multiplier.
および前記第二の分周器をリセットする信号を出力する
タイミング手段を備えたことを特徴とする請求項１記載
の乗算器。2. The multiplier according to claim 1, further comprising timing means for outputting a signal for resetting the first frequency divider and the second frequency divider after a lapse of a predetermined time.
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