JP2534660B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
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- JP2534660B2 JP2534660B2 JP61049707A JP4970786A JP2534660B2 JP 2534660 B2 JP2534660 B2 JP 2534660B2 JP 61049707 A JP61049707 A JP 61049707A JP 4970786 A JP4970786 A JP 4970786A JP 2534660 B2 JP2534660 B2 JP 2534660B2
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- JP
- Japan
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- oxide film
- gate
- drain
- diffusion layer
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- Prior art date
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置の製造方法に関し、
特に浮遊ゲートを有するMIS電界効果トランジスタから
なり浮遊ゲートにファウラー，ノルドハイム・トンネリ
ング（Fowler Nordheim Tunneling）による電子注入
電子注出をすることで電気的書き込み消去を行なうE2PR
OM（Electrical Erasable Programable ROM）及びそ
の製造方法に関する。
特に浮遊ゲートを有するMIS電界効果トランジスタから
なり浮遊ゲートにファウラー，ノルドハイム・トンネリ
ング（Fowler Nordheim Tunneling）による電子注入
電子注出をすることで電気的書き込み消去を行なうE2PR
OM（Electrical Erasable Programable ROM）及びそ
の製造方法に関する。
第11図（ａ），（ｂ）に従来のFowler Nordheim Tu
nnelingによる電子注入注出法を用いるｎチャネルE2PRO
Mメモリトランジスタの模式平面図とそのＡ−Ａ′断面
図を示す。７はＰ型半導体基板、16,15はそれぞれソー
ス，ドレイン、10,13はそれぞれ第１ゲート酸化膜，第
３ゲート酸化膜、14は制御ゲート電極、12は浮遊ゲート
で薄い第２ゲート酸化膜11を介して電子が注入注出され
る。各電極は第12図に示す容量結合する。C3は浮遊ゲー
ト−制御ゲート間容量、C2は浮遊ゲート−ドレイン間の
薄い第２ゲート酸化膜部の容量、C1は浮遊ゲート−半導
体基板間容量、CFS,CFDはそれぞれ浮遊ゲート−ソース
間、浮遊ゲート−ドレイン間のオーバーラップ容量であ
る。
nnelingによる電子注入注出法を用いるｎチャネルE2PRO
Mメモリトランジスタの模式平面図とそのＡ−Ａ′断面
図を示す。７はＰ型半導体基板、16,15はそれぞれソー
ス，ドレイン、10,13はそれぞれ第１ゲート酸化膜，第
３ゲート酸化膜、14は制御ゲート電極、12は浮遊ゲート
で薄い第２ゲート酸化膜11を介して電子が注入注出され
る。各電極は第12図に示す容量結合する。C3は浮遊ゲー
ト−制御ゲート間容量、C2は浮遊ゲート−ドレイン間の
薄い第２ゲート酸化膜部の容量、C1は浮遊ゲート−半導
体基板間容量、CFS,CFDはそれぞれ浮遊ゲート−ソース
間、浮遊ゲート−ドレイン間のオーバーラップ容量であ
る。
書き込み動作は制御ゲート，ソース，半導体基板を接
地しドレインに正の高電圧（例えば約20V）を印加する
ことにより前述した容量結合から薄い第２ゲート酸化膜
に電界を集中させ、Fowler Nordheim Tunnelingによ
り電子が浮遊ゲートからドレインに抽出されることによ
ってなされる。電子の抽出は結果的に浮遊ゲートに正の
電荷を蓄積させメモリトランジスタのしきい値は低下
し、いわゆるデプレッション動作する。消去動作はドレ
イン，ソース，半導体基板を接地し、制御ゲートに正の
高電圧（例えば約20V）を印加することにより容量結合
から薄い第２ゲート酸化膜に電界を集中させる。この場
合電界の向きは書き込み動作を逆方向で電子はドレイン
から浮遊ゲートに注入される。その結果浮遊ゲートには
負の電荷が蓄積されメモリトランジスタのしきい値は高
くなる。書き込み情報の読み出しは読み出し時の制御ゲ
ート電圧を適当にえらぶことによりメモリトランジスタ
のオン（ON），オフ（OFF）を判断することによりなさ
れる。
地しドレインに正の高電圧（例えば約20V）を印加する
ことにより前述した容量結合から薄い第２ゲート酸化膜
に電界を集中させ、Fowler Nordheim Tunnelingによ
り電子が浮遊ゲートからドレインに抽出されることによ
ってなされる。電子の抽出は結果的に浮遊ゲートに正の
電荷を蓄積させメモリトランジスタのしきい値は低下
し、いわゆるデプレッション動作する。消去動作はドレ
イン，ソース，半導体基板を接地し、制御ゲートに正の
高電圧（例えば約20V）を印加することにより容量結合
から薄い第２ゲート酸化膜に電界を集中させる。この場
合電界の向きは書き込み動作を逆方向で電子はドレイン
から浮遊ゲートに注入される。その結果浮遊ゲートには
負の電荷が蓄積されメモリトランジスタのしきい値は高
くなる。書き込み情報の読み出しは読み出し時の制御ゲ
ート電圧を適当にえらぶことによりメモリトランジスタ
のオン（ON），オフ（OFF）を判断することによりなさ
れる。
以下、第13図（ａ）〜（ｅ）の断面図に従い製造方法
を説明する。第13図（ａ）〜（ｅ）は従来の製造方法を
説明するために工程順に示した断面図である。
を説明する。第13図（ａ）〜（ｅ）は従来の製造方法を
説明するために工程順に示した断面図である。
まず、ｐ型半導体基板７上に選択的に絶縁分離用フィ
ールド酸化膜９を形成する。
ールド酸化膜９を形成する。
次に、第13図（ｂ）に示すように、例えばASのイオン
注入法により選択的にソース16,ドレイン15を形成す
る。次に、第13図（ｃ）に示すように、約800Åの第１
のゲート酸化膜10を熱酸化法により形成する。次に、第
13図（ｄ）に示すように、PR工程によりドレイン16上の
一部の第１ゲート酸化膜10をエッチング除去し、ドレイ
ンの半導体面を露出させ、フォトレジストを除去したの
ち約150Åの薄い第２のゲート酸化膜11を熱酸化法によ
り形成する。次にｎ型にドープされた第１の多結晶シリ
コン膜を形成しパターニングをほどこし浮遊ゲート12を
形成する。このとき浮遊ゲートは薄い第２のゲート酸化
膜11を完全におおう如くソースドレイン間第１のゲート
酸化膜上から延在している。次に、第13図（ｅ）に示す
ように、熱酸化法により浮遊ゲート上に約800Åの第３
のゲート酸化膜13を形成し、次いで、ｎ型にドープされ
た第２の多結晶シリコン膜を形成、パターニングし、制
御ゲート14を形成する。
注入法により選択的にソース16,ドレイン15を形成す
る。次に、第13図（ｃ）に示すように、約800Åの第１
のゲート酸化膜10を熱酸化法により形成する。次に、第
13図（ｄ）に示すように、PR工程によりドレイン16上の
一部の第１ゲート酸化膜10をエッチング除去し、ドレイ
ンの半導体面を露出させ、フォトレジストを除去したの
ち約150Åの薄い第２のゲート酸化膜11を熱酸化法によ
り形成する。次にｎ型にドープされた第１の多結晶シリ
コン膜を形成しパターニングをほどこし浮遊ゲート12を
形成する。このとき浮遊ゲートは薄い第２のゲート酸化
膜11を完全におおう如くソースドレイン間第１のゲート
酸化膜上から延在している。次に、第13図（ｅ）に示す
ように、熱酸化法により浮遊ゲート上に約800Åの第３
のゲート酸化膜13を形成し、次いで、ｎ型にドープされ
た第２の多結晶シリコン膜を形成、パターニングし、制
御ゲート14を形成する。
上述した従来のE2PROMメモリトランジスタは以下に述
べる特性上の不安定要素が大きいという欠点があった。
べる特性上の不安定要素が大きいという欠点があった。
メモリトランジスタの書き込み消去特性は、前述した
様に薄い第３のゲート酸化膜に効率よく安定に電界を集
中することにより電荷の移動が速く安定した特性が得ら
れる。書き込み動作は浮遊ゲート中の電荷QFが負の状態
から電子を抽出しQFを正の状態にし、消去動作は逆に正
の状態から浮遊ゲートに電子を注入してQFを負の状態に
する。書き込んだ状態と消去した状態との遷移状態であ
るQFが零近傍で薄い第２ゲート酸化膜にかかる電界は書
き込み時には で表わされる。ここでt2は薄い第２ゲート酸化膜、VDは
ドレインに印加する正の高電位である。消去時に薄い第
２ゲート酸化膜にかかる電界EEは で表わされる。ここでVCGは制御ゲートに印加する正の
電位である。書き込み、消去速度を速めるにはEW,EEを
大きくすることにより実現できき、書き込み消去特性の
安定性はEW,EEのバラツキをおさえることで実現でき
る。
様に薄い第３のゲート酸化膜に効率よく安定に電界を集
中することにより電荷の移動が速く安定した特性が得ら
れる。書き込み動作は浮遊ゲート中の電荷QFが負の状態
から電子を抽出しQFを正の状態にし、消去動作は逆に正
の状態から浮遊ゲートに電子を注入してQFを負の状態に
する。書き込んだ状態と消去した状態との遷移状態であ
るQFが零近傍で薄い第２ゲート酸化膜にかかる電界は書
き込み時には で表わされる。ここでt2は薄い第２ゲート酸化膜、VDは
ドレインに印加する正の高電位である。消去時に薄い第
２ゲート酸化膜にかかる電界EEは で表わされる。ここでVCGは制御ゲートに印加する正の
電位である。書き込み、消去速度を速めるにはEW,EEを
大きくすることにより実現できき、書き込み消去特性の
安定性はEW,EEのバラツキをおさえることで実現でき
る。
しかしながら従来技術に依れば第２の薄いゲート酸化
膜部まわりの以下に述べる様な目ズレマージンのためC
FDが大きくならざるをえず、さらに目ズレによりCFDが
変動してしまうため書き込み消去速度が遅くしかもバラ
ツキが大きいという大きな欠点があった。絶縁分離用フ
ィールド酸化膜と活性領域の境界はホワイトリボン（ナ
イトライドリボン）や、シリコン面の突形状等その部位
に形成した酸化膜の特性を悪くする要素が多く、E2PROM
の第２の薄いゲート酸化膜がその部位にかかることはE2
PROMメモリ特性上（主として耐久性）好ましくない。し
たがって、第２の薄いゲート酸化膜が絶縁分離用フィー
ルド酸化膜と活性領域との境界にかからない様目ズレマ
ージンをとる必要がある。また第２の薄いゲート酸化膜
はドレインと浮遊ゲート間に存在しその面積が変動する
ことはC2の変動となり特性変動を生じるため、第２の薄
いゲート酸化膜とドレイン−チャネル部境界及び浮遊ゲ
ート端とには各々、目ズレマージンが必要である。
膜部まわりの以下に述べる様な目ズレマージンのためC
FDが大きくならざるをえず、さらに目ズレによりCFDが
変動してしまうため書き込み消去速度が遅くしかもバラ
ツキが大きいという大きな欠点があった。絶縁分離用フ
ィールド酸化膜と活性領域の境界はホワイトリボン（ナ
イトライドリボン）や、シリコン面の突形状等その部位
に形成した酸化膜の特性を悪くする要素が多く、E2PROM
の第２の薄いゲート酸化膜がその部位にかかることはE2
PROMメモリ特性上（主として耐久性）好ましくない。し
たがって、第２の薄いゲート酸化膜が絶縁分離用フィー
ルド酸化膜と活性領域との境界にかからない様目ズレマ
ージンをとる必要がある。また第２の薄いゲート酸化膜
はドレインと浮遊ゲート間に存在しその面積が変動する
ことはC2の変動となり特性変動を生じるため、第２の薄
いゲート酸化膜とドレイン−チャネル部境界及び浮遊ゲ
ート端とには各々、目ズレマージンが必要である。
以上述べた様に従来技術によれば、CFDが大きくしか
も目ズレによるバラツキを含むため書き込み消去速度が
遅くしかもバラツキが大きいという欠点があった。
も目ズレによるバラツキを含むため書き込み消去速度が
遅くしかもバラツキが大きいという欠点があった。
本発明の目的は、ドレイン−浮遊ゲート間の第２の薄
いゲート酸化膜の容量以外の付加容量を小さくし、しか
も安定して製作でき、その結果高速かつ変動が小さく安
定な書き込み消去特性を有する不揮発性半導体記憶装置
製造方法を提供することにある。
いゲート酸化膜の容量以外の付加容量を小さくし、しか
も安定して製作でき、その結果高速かつ変動が小さく安
定な書き込み消去特性を有する不揮発性半導体記憶装置
製造方法を提供することにある。
本発明による製造方法は、一導電型半導体基板主面上
に該半導体基板と逆導電型の拡散層領域を形成する工程
と、該拡散層領域の一部が活性化領域へ延在するが如く
絶縁分離用フィールド絶縁膜を形成する工程と、前記活
性化領域の前記拡散層領域上及び半導体基板上に第１の
ゲート絶縁膜を形成する工程と、前記拡散層領域上の一
部の領域で前記絶縁分離用フィールド絶縁膜をエッチン
グ除去し前記拡散層領域を露出させた後、該拡散層領域
上に第２のゲート絶縁膜を形成する工程と、該第２のゲ
ート絶縁膜を覆いかくしかつ前記活性化領域上の前記第
１のゲート酸化膜上から延在する浮遊ゲートを形成する
工程と、前記半導体基板と逆導電型のソース，ドレイン
領域を活性化領域に延在した前記拡散層領域とドレイン
領域が接続されるが如く形成する工程とを含んで構成さ
れる。
に該半導体基板と逆導電型の拡散層領域を形成する工程
と、該拡散層領域の一部が活性化領域へ延在するが如く
絶縁分離用フィールド絶縁膜を形成する工程と、前記活
性化領域の前記拡散層領域上及び半導体基板上に第１の
ゲート絶縁膜を形成する工程と、前記拡散層領域上の一
部の領域で前記絶縁分離用フィールド絶縁膜をエッチン
グ除去し前記拡散層領域を露出させた後、該拡散層領域
上に第２のゲート絶縁膜を形成する工程と、該第２のゲ
ート絶縁膜を覆いかくしかつ前記活性化領域上の前記第
１のゲート酸化膜上から延在する浮遊ゲートを形成する
工程と、前記半導体基板と逆導電型のソース，ドレイン
領域を活性化領域に延在した前記拡散層領域とドレイン
領域が接続されるが如く形成する工程とを含んで構成さ
れる。
次に本発明の実施例について図面を参照して説明す
る。第１図（ａ）は本発明の一実施例による製法により
形成されたメモリセルの平面図、第１図（ｂ）および第
１図（ｃ）はそれぞれ第１（ａ）のＡ−Ａ′断面図及び
Ｂ−Ｂ′断面図である。第１図（ａ），（ｂ），（ｃ）
において、15はドレイン領域、16はソース領域、12は浮
遊ゲート、14は制御ゲートを示す。８は絶縁分離用フィ
ールド酸化膜下に延在するドレイン領域で浮遊ゲート12
と11の部位で薄い第２のゲート酸化膜（トンネル酸化
膜）を介して対向する。７はｐ型半導体基板、15,16は
それぞれｎ型のドレインソース領域、８は絶縁分離用フ
ィールド酸化膜（厚さ約1.0μｍ）下に存在するドレイ
ン領域である。12は浮遊ゲートでソースドレイン間半導
体基板上の約500〜800Å厚さの第１ゲート酸化膜10上に
在り、フィールド酸化膜をエッチング除去して形成され
た開孔部で、フィールド酸化膜下に延在するドレイン領
域８上に形成された約100〜150Å厚さの第２ゲート酸化
膜をおおいかくす様に延在している。14は制御ゲートで
約500〜800Å厚さの第３ゲート酸化膜13を介して形成さ
れている。これらに示す本発明によるメモリトランジス
タ構造の最も特徴とする所は、従来技術で見た様な第２
の薄いゲート酸化膜部まわりで目ズレマージンをとった
ためドレインと浮遊ゲートが第１のゲート酸化膜を介し
て対向していた部分が、存在しなくなったことである。
ドレイン領域と第２のゲート酸化膜部の目ズレマージン
となる部分はドレイン８と浮遊ゲート12間がフィールド
酸化膜９で約1.0μｍと厚いためCFDは無視できる程十分
に小さい。
る。第１図（ａ）は本発明の一実施例による製法により
形成されたメモリセルの平面図、第１図（ｂ）および第
１図（ｃ）はそれぞれ第１（ａ）のＡ−Ａ′断面図及び
Ｂ−Ｂ′断面図である。第１図（ａ），（ｂ），（ｃ）
において、15はドレイン領域、16はソース領域、12は浮
遊ゲート、14は制御ゲートを示す。８は絶縁分離用フィ
ールド酸化膜下に延在するドレイン領域で浮遊ゲート12
と11の部位で薄い第２のゲート酸化膜（トンネル酸化
膜）を介して対向する。７はｐ型半導体基板、15,16は
それぞれｎ型のドレインソース領域、８は絶縁分離用フ
ィールド酸化膜（厚さ約1.0μｍ）下に存在するドレイ
ン領域である。12は浮遊ゲートでソースドレイン間半導
体基板上の約500〜800Å厚さの第１ゲート酸化膜10上に
在り、フィールド酸化膜をエッチング除去して形成され
た開孔部で、フィールド酸化膜下に延在するドレイン領
域８上に形成された約100〜150Å厚さの第２ゲート酸化
膜をおおいかくす様に延在している。14は制御ゲートで
約500〜800Å厚さの第３ゲート酸化膜13を介して形成さ
れている。これらに示す本発明によるメモリトランジス
タ構造の最も特徴とする所は、従来技術で見た様な第２
の薄いゲート酸化膜部まわりで目ズレマージンをとった
ためドレインと浮遊ゲートが第１のゲート酸化膜を介し
て対向していた部分が、存在しなくなったことである。
ドレイン領域と第２のゲート酸化膜部の目ズレマージン
となる部分はドレイン８と浮遊ゲート12間がフィールド
酸化膜９で約1.0μｍと厚いためCFDは無視できる程十分
に小さい。
第２図（ａ），（ｂ）乃至第７図（ａ），（ｂ）は本
発明の一実施例を説明するために工程順に示した素子の
Ａ−Ａ′,B−Ｂ′線それぞれの断面図である。本実施例
ではメモリトランジスタの製造方法につき説明する。
発明の一実施例を説明するために工程順に示した素子の
Ａ−Ａ′,B−Ｂ′線それぞれの断面図である。本実施例
ではメモリトランジスタの製造方法につき説明する。
まず、第２図（ａ），（ｂ）に示すように、ｐ型半導
体基板７の表面近傍に選択的に、例えばASイオン注入に
よりｎ型拡散層領域８を形成する。
体基板７の表面近傍に選択的に、例えばASイオン注入に
よりｎ型拡散層領域８を形成する。
次に、第３図（ａ），（ｂ）に示すように、LOCOS法
によ厚さ約1.0μｍの絶縁分離用フィールド酸化膜９を
形成する。このときｎ型拡散層領域８を活性化領域から
フィールド酸化膜９下に延在している。
によ厚さ約1.0μｍの絶縁分離用フィールド酸化膜９を
形成する。このときｎ型拡散層領域８を活性化領域から
フィールド酸化膜９下に延在している。
次に、第４図（ａ），（ｂ）に示すように、約500〜8
00Åの第１ゲート酸化膜10を熱酸化法により形成する。
次いで、フィールド酸化膜９下に延在しているｎ型拡散
層領域８の一部の領域上のフィールド酸化膜をフォトレ
ジスト工程によりエッチング除去し、ｎ型拡散層領域を
露出させる。
00Åの第１ゲート酸化膜10を熱酸化法により形成する。
次いで、フィールド酸化膜９下に延在しているｎ型拡散
層領域８の一部の領域上のフィールド酸化膜をフォトレ
ジスト工程によりエッチング除去し、ｎ型拡散層領域を
露出させる。
次に、第５図（ａ），（ｂ）に示すように、熱酸化法
により約100〜150Åの第２ゲート酸化膜11を露出したｎ
型拡散層領域上に形成した後、浮遊ゲート12を形成す
る。
により約100〜150Åの第２ゲート酸化膜11を露出したｎ
型拡散層領域上に形成した後、浮遊ゲート12を形成す
る。
次に、第６図（ａ），（ｂ）に示すように、ASイオン
注入法により、ｎ型のソース領域16、ドレイン領域15を
形成する。このときフィールド酸化膜９下に延在するｎ
型拡散層領域８とドレイン領域15は接続される。また、
このときチャネル長となるソース・ドレイン間距離は浮
遊ゲート長と整合されるため、浮遊ゲート−ドレインオ
ーバーラップ部はドレイン不純物ASの横方向拡散による
Xjのみで、従来技術に見たドレインと浮遊ゲート間の目
ズレマージン分のオーバーラップ部及び目ズレによるオ
ーバーラップ部の変動はない。したがってCFDは小さく
おさえられる。
注入法により、ｎ型のソース領域16、ドレイン領域15を
形成する。このときフィールド酸化膜９下に延在するｎ
型拡散層領域８とドレイン領域15は接続される。また、
このときチャネル長となるソース・ドレイン間距離は浮
遊ゲート長と整合されるため、浮遊ゲート−ドレインオ
ーバーラップ部はドレイン不純物ASの横方向拡散による
Xjのみで、従来技術に見たドレインと浮遊ゲート間の目
ズレマージン分のオーバーラップ部及び目ズレによるオ
ーバーラップ部の変動はない。したがってCFDは小さく
おさえられる。
次に、第７図（ａ），（ｂ）に示すように、浮遊ゲー
ト上に約500〜800Åの第３ゲート酸化膜13を熱酸化法に
より形成し、その上にｎ型にドープされた多結晶シリコ
ンからなる制御ゲート14を形成する。
ト上に約500〜800Åの第３ゲート酸化膜13を熱酸化法に
より形成し、その上にｎ型にドープされた多結晶シリコ
ンからなる制御ゲート14を形成する。
以上により第１図（ａ），（ｂ），（ｃ）に示した本
発明の一実施例のメモリトランジスタ構造が得られる。
発明の一実施例のメモリトランジスタ構造が得られる。
また、第８図（ａ），（ｂ）乃至第10図（ａ），
（ｂ）は、上記実施例の第５図（ａ），（ｂ）乃至第７
図（ａ），（ｂ）に示した工程の他の実施例である。
（ｂ）は、上記実施例の第５図（ａ），（ｂ）乃至第７
図（ａ），（ｂ）に示した工程の他の実施例である。
すなわち、第８図（ａ），（ｂ）に示すように、浮遊
ゲート12を形成するｎ型にドープされた多結晶シリコン
層を第９図（ａ），（ｂ）に示すように、ｎ型の多結晶
シリコンからなる制御ゲート14に整合させてエッチング
除去した後、第10図（ａ），（ｂ）に示すように、ASイ
オン注入法によりソース領域16、ドレイン領域15を形成
し、このときフィールド酸化膜９下のｎ型拡散領域８と
ドレイン領域15を接続させても本発明の効果をそこなう
ことはない。
ゲート12を形成するｎ型にドープされた多結晶シリコン
層を第９図（ａ），（ｂ）に示すように、ｎ型の多結晶
シリコンからなる制御ゲート14に整合させてエッチング
除去した後、第10図（ａ），（ｂ）に示すように、ASイ
オン注入法によりソース領域16、ドレイン領域15を形成
し、このときフィールド酸化膜９下のｎ型拡散領域８と
ドレイン領域15を接続させても本発明の効果をそこなう
ことはない。
以上説明した様に本発明は、従来技術に見た様な第２
の薄いゲート酸化膜まわりで目ズレマージンをとったた
めドレインと浮遊ゲートが第１のゲート酸化膜を介して
対向していた部分が存在せず、ドレイン領域と第２のゲ
ート酸化膜部の目ズレマージンとなる部分はドレインと
浮遊ゲート間が約1.0μｍのフィールド酸化膜で十分に
厚いためCFDは十分に小さい。さらにソースドレインは
浮遊ゲートに整合されるためドレインと浮遊ゲート間に
従来技術に見た様なドレインと浮遊ゲート間の目ズレマ
ージン分のオーバーラップ部及び目ズレによるオーバー
ラップ部の変動はなくオーバーラップ部はドレイン不純
物の横方向拡散によるXjのみである。以上述べた様に本
発明によるメモリトランジスタはドレイン−浮遊ゲート
間の第２の薄いゲート酸化膜部の容量C2以外の付加容量
CFDを最も小さく、しかも目ズレによるバラツキを含ま
ないため安定に小さくできる。その結果としてトンネル
酸化膜に安定かつ効率よく電界を集中させることがで
き、高速かつ変動が小さく安定な書き込み消去特性が得
られる。
の薄いゲート酸化膜まわりで目ズレマージンをとったた
めドレインと浮遊ゲートが第１のゲート酸化膜を介して
対向していた部分が存在せず、ドレイン領域と第２のゲ
ート酸化膜部の目ズレマージンとなる部分はドレインと
浮遊ゲート間が約1.0μｍのフィールド酸化膜で十分に
厚いためCFDは十分に小さい。さらにソースドレインは
浮遊ゲートに整合されるためドレインと浮遊ゲート間に
従来技術に見た様なドレインと浮遊ゲート間の目ズレマ
ージン分のオーバーラップ部及び目ズレによるオーバー
ラップ部の変動はなくオーバーラップ部はドレイン不純
物の横方向拡散によるXjのみである。以上述べた様に本
発明によるメモリトランジスタはドレイン−浮遊ゲート
間の第２の薄いゲート酸化膜部の容量C2以外の付加容量
CFDを最も小さく、しかも目ズレによるバラツキを含ま
ないため安定に小さくできる。その結果としてトンネル
酸化膜に安定かつ効率よく電界を集中させることがで
き、高速かつ変動が小さく安定な書き込み消去特性が得
られる。
【図面の簡単な説明】 第１図（ａ），（ｂ），（ｃ）はそれぞれ本発明の一実
施例による製法で形成されたメモリセルの模式的平面
図、Ａ−Ａ断面図及びＢ−Ｂ断面図、第２図（ａ），
（ｂ）乃至第７図（ａ），（ｂ）は本発明の一実施例を
説明するために工程順に示したＡ−Ａ′断面図及びＢ−
Ｂ′断面図、第８図（ａ），（ｂ）乃至第10図（ａ），
（ｂ）は本実施例の第５図（ａ），（ｂ）乃至第７図
（ａ），（ｂ）の他の実施例を示すＡ−Ａ′断面図及び
Ｂ−Ｂ′断面図、第11図（ａ），（ｂ）は従来のメモリ
トランジスタの模式的平面図及びそのＡ−Ａ′断面図、
第12図は第11図（ａ），（ｂ）に示すメモリトランジス
タの各電極間の容量結合を示す等価回路図、第13図
（ａ）〜（ｅ）は従来のメモリトランジスタの製造方法
を説明するために工程順に示した素子の断面図である。 ７……ｐ型半導体基板、８……絶縁分離用フィールド酸
化膜下に延在するドレイン領域、９……絶縁分離用フィ
ールド酸化膜、10……第１のゲート酸化膜、11……第２
のゲート酸化膜、12……浮遊ゲート、13……第３のゲー
ト酸化膜、14……制御ゲート、C1……浮遊ゲート−半導
体基板間容量、C2……第２のゲート酸化膜部の浮遊ゲー
ト−ドレイン間容量、C3……浮遊ゲート−制御ゲート間
容量、CFS……浮遊ゲート−ソース間容量、CFD……C2以
外の浮遊ゲート−ドレイン間容量。
施例による製法で形成されたメモリセルの模式的平面
図、Ａ−Ａ断面図及びＢ−Ｂ断面図、第２図（ａ），
（ｂ）乃至第７図（ａ），（ｂ）は本発明の一実施例を
説明するために工程順に示したＡ−Ａ′断面図及びＢ−
Ｂ′断面図、第８図（ａ），（ｂ）乃至第10図（ａ），
（ｂ）は本実施例の第５図（ａ），（ｂ）乃至第７図
（ａ），（ｂ）の他の実施例を示すＡ−Ａ′断面図及び
Ｂ−Ｂ′断面図、第11図（ａ），（ｂ）は従来のメモリ
トランジスタの模式的平面図及びそのＡ−Ａ′断面図、
第12図は第11図（ａ），（ｂ）に示すメモリトランジス
タの各電極間の容量結合を示す等価回路図、第13図
（ａ）〜（ｅ）は従来のメモリトランジスタの製造方法
を説明するために工程順に示した素子の断面図である。 ７……ｐ型半導体基板、８……絶縁分離用フィールド酸
化膜下に延在するドレイン領域、９……絶縁分離用フィ
ールド酸化膜、10……第１のゲート酸化膜、11……第２
のゲート酸化膜、12……浮遊ゲート、13……第３のゲー
ト酸化膜、14……制御ゲート、C1……浮遊ゲート−半導
体基板間容量、C2……第２のゲート酸化膜部の浮遊ゲー
ト−ドレイン間容量、C3……浮遊ゲート−制御ゲート間
容量、CFS……浮遊ゲート−ソース間容量、CFD……C2以
外の浮遊ゲート−ドレイン間容量。
Claims (1)
- 【請求項１】一導電型半導体基板主面上に該半導体基板
と逆導電型の拡散層領域を形成する工程と、該拡散層領
域の一部が活性化領域へ延在するが如く絶縁分離用フィ
ールド絶縁膜を形成する工程と、前記活性化領域の前記
拡散層領域上及び半導体基板上に第１のゲート絶縁膜を
形成する工程と、前記拡散層領域上の一部の領域で前記
絶縁分離用フィールド絶縁膜をエッチング除去し前記拡
散層領域を露出させた後、該拡散層領域上に第２のゲー
ト絶縁膜を形成する工程と、該第２のゲート絶縁膜を覆
いかくしかつ前記活性化領域上の前記第１のゲート酸化
膜上から延在する浮遊ゲートを形成する工程と、前記半
導体基板と逆導電型のソース，ドレイン領域を活性化領
域に延在した前記拡散層領域とドレイン領域が接続され
るが如く形成する工程とを含むことを特徴とする不揮発
性半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049707A JP2534660B2 (ja) | 1986-03-06 | 1986-03-06 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049707A JP2534660B2 (ja) | 1986-03-06 | 1986-03-06 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62206882A JPS62206882A (ja) | 1987-09-11 |
| JP2534660B2 true JP2534660B2 (ja) | 1996-09-18 |
Family
ID=12838661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049707A Expired - Lifetime JP2534660B2 (ja) | 1986-03-06 | 1986-03-06 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534660B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105957806B (zh) * | 2016-06-08 | 2018-05-04 | 天津大学 | 用于减少非易失性存储器中数据残留的方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834979A (ja) * | 1981-08-27 | 1983-03-01 | Nec Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JPS58130571A (ja) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | 半導体装置 |
| NL8402023A (nl) * | 1984-06-27 | 1986-01-16 | Philips Nv | Halfgeleiderinrichting met een niet-vluchtige geheugentransistor. |
-
1986
- 1986-03-06 JP JP61049707A patent/JP2534660B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62206882A (ja) | 1987-09-11 |
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