JP2534660B2 - Method of manufacturing nonvolatile semiconductor memory device - Google Patents
Method of manufacturing nonvolatile semiconductor memory deviceInfo
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- JP2534660B2 JP2534660B2 JP61049707A JP4970786A JP2534660B2 JP 2534660 B2 JP2534660 B2 JP 2534660B2 JP 61049707 A JP61049707 A JP 61049707A JP 4970786 A JP4970786 A JP 4970786A JP 2534660 B2 JP2534660 B2 JP 2534660B2
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- drain
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は不揮発性半導体記憶装置の製造方法に関し、
特に浮遊ゲートを有するMIS電界効果トランジスタから
なり浮遊ゲートにファウラー，ノルドハイム・トンネリ
ング（Fowler Nordheim Tunneling）による電子注入
電子注出をすることで電気的書き込み消去を行なうE2PR
OM（Electrical Erasable Programable ROM）及びそ
の製造方法に関する。The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device,
Especially Fowler the floating gate consists of MIS field effect transistor having a floating gate, Nordheim tunneling (Fowler Nordheim Tunneling) by performing electrical writing and erasing by the electron injected electrons pouring E 2 PR
The present invention relates to an OM (Electrical Erasable Programmable ROM) and its manufacturing method.
第11図（ａ），（ｂ）に従来のFowler Nordheim Tu
nnelingによる電子注入注出法を用いるｎチャネルE2PRO
Mメモリトランジスタの模式平面図とそのＡ−Ａ′断面
図を示す。７はＰ型半導体基板、16,15はそれぞれソー
ス，ドレイン、10,13はそれぞれ第１ゲート酸化膜，第
３ゲート酸化膜、14は制御ゲート電極、12は浮遊ゲート
で薄い第２ゲート酸化膜11を介して電子が注入注出され
る。各電極は第12図に示す容量結合する。C3は浮遊ゲー
ト−制御ゲート間容量、C2は浮遊ゲート−ドレイン間の
薄い第２ゲート酸化膜部の容量、C1は浮遊ゲート−半導
体基板間容量、CFS,CFDはそれぞれ浮遊ゲート−ソース
間、浮遊ゲート−ドレイン間のオーバーラップ容量であ
る。The conventional Fowler Nordheim Tu is shown in Figs. 11 (a) and 11 (b).
n-channel E 2 PRO using electron injection pouring method by nneling
The schematic plan view of the M memory transistor and its AA 'sectional view are shown. 7 is a P-type semiconductor substrate, 16 and 15 are sources and drains, 10 and 13 are first and third gate oxide films, respectively, a third gate oxide film, 14 is a control gate electrode, and 12 is a floating gate and a thin second gate oxide film. Electrons are injected and extracted via 11. Each electrode is capacitively coupled as shown in FIG. C 3 is the capacitance between the floating gate and the control gate, C 2 is the capacitance of the thin second gate oxide film between the floating gate and the drain, C 1 is the capacitance between the floating gate and the semiconductor substrate, and C FS and C FD are the floating gates, respectively. The overlap capacitance between the source and the floating gate and the drain.
書き込み動作は制御ゲート，ソース，半導体基板を接
地しドレインに正の高電圧（例えば約20V）を印加する
ことにより前述した容量結合から薄い第２ゲート酸化膜
に電界を集中させ、Fowler Nordheim Tunnelingによ
り電子が浮遊ゲートからドレインに抽出されることによ
ってなされる。電子の抽出は結果的に浮遊ゲートに正の
電荷を蓄積させメモリトランジスタのしきい値は低下
し、いわゆるデプレッション動作する。消去動作はドレ
イン，ソース，半導体基板を接地し、制御ゲートに正の
高電圧（例えば約20V）を印加することにより容量結合
から薄い第２ゲート酸化膜に電界を集中させる。この場
合電界の向きは書き込み動作を逆方向で電子はドレイン
から浮遊ゲートに注入される。その結果浮遊ゲートには
負の電荷が蓄積されメモリトランジスタのしきい値は高
くなる。書き込み情報の読み出しは読み出し時の制御ゲ
ート電圧を適当にえらぶことによりメモリトランジスタ
のオン（ON），オフ（OFF）を判断することによりなさ
れる。In the write operation, the control gate, the source, and the semiconductor substrate are grounded and a positive high voltage (for example, about 20V) is applied to the drain to concentrate the electric field from the capacitive coupling to the thin second gate oxide film, and by the Fowler Nordheim Tunneling. This is done by extracting electrons from the floating gate to the drain. As a result of the extraction of electrons, positive charges are accumulated in the floating gate, the threshold value of the memory transistor is lowered, and so-called depletion operation is performed. In the erase operation, the drain, source, and semiconductor substrate are grounded, and a positive high voltage (for example, about 20 V) is applied to the control gate to concentrate the electric field from the capacitive coupling to the thin second gate oxide film. In this case, the direction of the electric field is opposite to the writing operation, and electrons are injected from the drain to the floating gate. As a result, negative charges are accumulated in the floating gate and the threshold value of the memory transistor becomes high. The writing information is read by appropriately selecting the control gate voltage at the time of reading to determine whether the memory transistor is on (ON) or off (OFF).
以下、第13図（ａ）〜（ｅ）の断面図に従い製造方法
を説明する。第13図（ａ）〜（ｅ）は従来の製造方法を
説明するために工程順に示した断面図である。The manufacturing method will be described below with reference to the sectional views of FIGS. 13 (a) to 13 (e) are cross-sectional views showing the steps in order to explain the conventional manufacturing method.
まず、ｐ型半導体基板７上に選択的に絶縁分離用フィ
ールド酸化膜９を形成する。First, the insulating isolation field oxide film 9 is selectively formed on the p-type semiconductor substrate 7.
次に、第13図（ｂ）に示すように、例えばASのイオン
注入法により選択的にソース16,ドレイン15を形成す
る。次に、第13図（ｃ）に示すように、約800Åの第１
のゲート酸化膜10を熱酸化法により形成する。次に、第
13図（ｄ）に示すように、PR工程によりドレイン16上の
一部の第１ゲート酸化膜10をエッチング除去し、ドレイ
ンの半導体面を露出させ、フォトレジストを除去したの
ち約150Åの薄い第２のゲート酸化膜11を熱酸化法によ
り形成する。次にｎ型にドープされた第１の多結晶シリ
コン膜を形成しパターニングをほどこし浮遊ゲート12を
形成する。このとき浮遊ゲートは薄い第２のゲート酸化
膜11を完全におおう如くソースドレイン間第１のゲート
酸化膜上から延在している。次に、第13図（ｅ）に示す
ように、熱酸化法により浮遊ゲート上に約800Åの第３
のゲート酸化膜13を形成し、次いで、ｎ型にドープされ
た第２の多結晶シリコン膜を形成、パターニングし、制
御ゲート14を形成する。Next, as shown in FIG. 13B, the source 16 and the drain 15 are selectively formed by, for example, the ion implantation method of A S. Next, as shown in FIG. 13 (c), the first of about 800 Å
The gate oxide film 10 is formed by the thermal oxidation method. Then the
As shown in FIG. 13 (d), a part of the first gate oxide film 10 on the drain 16 is etched away by the PR process to expose the semiconductor surface of the drain, and the photoresist is removed. The second gate oxide film 11 is formed by the thermal oxidation method. Next, an n-type doped first polycrystalline silicon film is formed and patterned to form the floating gate 12. At this time, the floating gate extends from above the first gate oxide film between the source and drain so as to completely cover the thin second gate oxide film 11. Next, as shown in FIG. 13 (e), a third layer of about 800 Å was formed on the floating gate by the thermal oxidation method.
A gate oxide film 13 is formed, and then an n-type doped second polycrystalline silicon film is formed and patterned to form a control gate 14.
上述した従来のE2PROMメモリトランジスタは以下に述
べる特性上の不安定要素が大きいという欠点があった。The conventional E 2 PROM memory transistor described above has a drawback in that there are many unstable factors in the characteristics described below.
メモリトランジスタの書き込み消去特性は、前述した
様に薄い第３のゲート酸化膜に効率よく安定に電界を集
中することにより電荷の移動が速く安定した特性が得ら
れる。書き込み動作は浮遊ゲート中の電荷QFが負の状態
から電子を抽出しQFを正の状態にし、消去動作は逆に正
の状態から浮遊ゲートに電子を注入してQFを負の状態に
する。書き込んだ状態と消去した状態との遷移状態であ
るQFが零近傍で薄い第２ゲート酸化膜にかかる電界は書
き込み時には で表わされる。ここでt2は薄い第２ゲート酸化膜、VDは
ドレインに印加する正の高電位である。消去時に薄い第
２ゲート酸化膜にかかる電界EEは で表わされる。ここでVCGは制御ゲートに印加する正の
電位である。書き込み、消去速度を速めるにはEW,EEを
大きくすることにより実現できき、書き込み消去特性の
安定性はEW,EEのバラツキをおさえることで実現でき
る。As for the write / erase characteristics of the memory transistor, as described above, by efficiently and stably concentrating the electric field on the thin third gate oxide film, a fast movement of charges and a stable characteristic can be obtained. In the write operation, electrons are extracted from the state where the charge Q F in the floating gate is negative to make Q F positive, and in the erase operation, electrons are injected from the positive state to the floating gate to make Q F negative. To The electric field applied to the thin second gate oxide film in the vicinity of zero when Q F, which is the transition state between the written state and the erased state, is at the time of writing. Is represented by Here, t 2 is a thin second gate oxide film, and V D is a positive high potential applied to the drain. The electric field E E applied to the thin second gate oxide film during erase is Is represented by Where V CG is the positive potential applied to the control gate. The write / erase speed can be increased by increasing E W and E E, and the stability of the write / erase characteristics can be realized by suppressing the variations in E W and E E.
しかしながら従来技術に依れば第２の薄いゲート酸化
膜部まわりの以下に述べる様な目ズレマージンのためC
FDが大きくならざるをえず、さらに目ズレによりCFDが
変動してしまうため書き込み消去速度が遅くしかもバラ
ツキが大きいという大きな欠点があった。絶縁分離用フ
ィールド酸化膜と活性領域の境界はホワイトリボン（ナ
イトライドリボン）や、シリコン面の突形状等その部位
に形成した酸化膜の特性を悪くする要素が多く、E2PROM
の第２の薄いゲート酸化膜がその部位にかかることはE2
PROMメモリ特性上（主として耐久性）好ましくない。し
たがって、第２の薄いゲート酸化膜が絶縁分離用フィー
ルド酸化膜と活性領域との境界にかからない様目ズレマ
ージンをとる必要がある。また第２の薄いゲート酸化膜
はドレインと浮遊ゲート間に存在しその面積が変動する
ことはC2の変動となり特性変動を生じるため、第２の薄
いゲート酸化膜とドレイン−チャネル部境界及び浮遊ゲ
ート端とには各々、目ズレマージンが必要である。However, according to the conventional technique, C due to the misalignment margin around the second thin gate oxide film portion as described below.
The FD must be large, and the C FD also fluctuates due to eye misalignment, which has the major drawback that the write / erase speed is slow and the variation is large. Isolation boundary of the separation field oxide film and the active region is white and ribbons (nitride ribbons), many protrusion-shaped like element which deteriorates the characteristics of the oxide film formed on the site of the silicon surface, E 2 PROM
The second thin gate oxide film be related to the site of E 2
Not desirable due to PROM memory characteristics (mainly durability). Therefore, it is necessary to provide a margin of misalignment so that the second thin gate oxide film does not reach the boundary between the insulating isolation field oxide film and the active region. Further, the second thin gate oxide film exists between the drain and the floating gate, and the fluctuation of the area thereof causes the fluctuation of C 2 to cause the characteristic fluctuation. Therefore, the second thin gate oxide film and the drain-channel boundary and the floating gate are floating. A misalignment margin is required for each of the gate end.
以上述べた様に従来技術によれば、CFDが大きくしか
も目ズレによるバラツキを含むため書き込み消去速度が
遅くしかもバラツキが大きいという欠点があった。As described above, according to the conventional technique, the CFD is large and the variation due to the misalignment is included, so that the writing and erasing speed is slow and the variation is large.
本発明の目的は、ドレイン−浮遊ゲート間の第２の薄
いゲート酸化膜の容量以外の付加容量を小さくし、しか
も安定して製作でき、その結果高速かつ変動が小さく安
定な書き込み消去特性を有する不揮発性半導体記憶装置
製造方法を提供することにある。The object of the present invention is to reduce the additional capacitance other than the capacitance of the second thin gate oxide film between the drain and the floating gate, and to manufacture it stably, and as a result, it has a stable write / erase characteristic with high speed and small fluctuation. A non-volatile semiconductor memory device manufacturing method is provided.
本発明による製造方法は、一導電型半導体基板主面上
に該半導体基板と逆導電型の拡散層領域を形成する工程
と、該拡散層領域の一部が活性化領域へ延在するが如く
絶縁分離用フィールド絶縁膜を形成する工程と、前記活
性化領域の前記拡散層領域上及び半導体基板上に第１の
ゲート絶縁膜を形成する工程と、前記拡散層領域上の一
部の領域で前記絶縁分離用フィールド絶縁膜をエッチン
グ除去し前記拡散層領域を露出させた後、該拡散層領域
上に第２のゲート絶縁膜を形成する工程と、該第２のゲ
ート絶縁膜を覆いかくしかつ前記活性化領域上の前記第
１のゲート酸化膜上から延在する浮遊ゲートを形成する
工程と、前記半導体基板と逆導電型のソース，ドレイン
領域を活性化領域に延在した前記拡散層領域とドレイン
領域が接続されるが如く形成する工程とを含んで構成さ
れる。According to the manufacturing method of the present invention, a step of forming a diffusion layer region of a conductivity type opposite to that of the semiconductor substrate on a main surface of a semiconductor substrate of one conductivity type, and a part of the diffusion layer region extending to the activation region are used. A step of forming a field insulating film for insulation separation, a step of forming a first gate insulating film on the diffusion layer region of the activation region and on a semiconductor substrate, and a partial region on the diffusion layer region. A step of forming a second gate insulating film on the diffusion layer region after removing the insulating isolation field insulating film by etching to expose the diffusion layer region; and covering the second gate insulating film. Forming a floating gate extending from the first gate oxide film on the activation region; and a diffusion layer region having source and drain regions of a conductivity type opposite to that of the semiconductor substrate extending to the activation region. And the drain region is connected Configured to include a step of Ku formed.
次に本発明の実施例について図面を参照して説明す
る。第１図（ａ）は本発明の一実施例による製法により
形成されたメモリセルの平面図、第１図（ｂ）および第
１図（ｃ）はそれぞれ第１（ａ）のＡ−Ａ′断面図及び
Ｂ−Ｂ′断面図である。第１図（ａ），（ｂ），（ｃ）
において、15はドレイン領域、16はソース領域、12は浮
遊ゲート、14は制御ゲートを示す。８は絶縁分離用フィ
ールド酸化膜下に延在するドレイン領域で浮遊ゲート12
と11の部位で薄い第２のゲート酸化膜（トンネル酸化
膜）を介して対向する。７はｐ型半導体基板、15,16は
それぞれｎ型のドレインソース領域、８は絶縁分離用フ
ィールド酸化膜（厚さ約1.0μｍ）下に存在するドレイ
ン領域である。12は浮遊ゲートでソースドレイン間半導
体基板上の約500〜800Å厚さの第１ゲート酸化膜10上に
在り、フィールド酸化膜をエッチング除去して形成され
た開孔部で、フィールド酸化膜下に延在するドレイン領
域８上に形成された約100〜150Å厚さの第２ゲート酸化
膜をおおいかくす様に延在している。14は制御ゲートで
約500〜800Å厚さの第３ゲート酸化膜13を介して形成さ
れている。これらに示す本発明によるメモリトランジス
タ構造の最も特徴とする所は、従来技術で見た様な第２
の薄いゲート酸化膜部まわりで目ズレマージンをとった
ためドレインと浮遊ゲートが第１のゲート酸化膜を介し
て対向していた部分が、存在しなくなったことである。
ドレイン領域と第２のゲート酸化膜部の目ズレマージン
となる部分はドレイン８と浮遊ゲート12間がフィールド
酸化膜９で約1.0μｍと厚いためCFDは無視できる程十分
に小さい。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 (a) is a plan view of a memory cell formed by a manufacturing method according to an embodiment of the present invention, and FIGS. 1 (b) and 1 (c) are respectively AA 'of FIG. 1 (a). It is a sectional view and a BB 'sectional view. Figure 1 (a), (b), (c)
In the figure, 15 is a drain region, 16 is a source region, 12 is a floating gate, and 14 is a control gate. Reference numeral 8 denotes a drain region extending under the insulating isolation field oxide film, and a floating gate 12
11 and 11 are opposed to each other through a thin second gate oxide film (tunnel oxide film). Reference numeral 7 is a p-type semiconductor substrate, 15 and 16 are n-type drain / source regions, and 8 is a drain region existing under the insulating isolation field oxide film (thickness: about 1.0 μm). The floating gate 12 is located between the source and drain on the first gate oxide film 10 having a thickness of about 500 to 800 Å on the semiconductor substrate, and is an opening formed by removing the field oxide film by etching. The second gate oxide film having a thickness of about 100 to 150Å is formed on the extending drain region 8 so as to cover the second gate oxide film. A control gate 14 is formed through a third gate oxide film 13 having a thickness of about 500 to 800 Å. The most characteristic feature of the memory transistor structure according to the present invention shown in these is the second feature as seen in the prior art.
That is, the portion where the drain and the floating gate were opposed to each other through the first gate oxide film was not present due to the margin of misalignment around the thin gate oxide film.
Since the area between the drain region and the second gate oxide film portion, which is a margin of misalignment, is a field oxide film 9 between the drain 8 and the floating gate 12 and is as thick as about 1.0 μm, C FD is small enough to be ignored.
第２図（ａ），（ｂ）乃至第７図（ａ），（ｂ）は本
発明の一実施例を説明するために工程順に示した素子の
Ａ−Ａ′,B−Ｂ′線それぞれの断面図である。本実施例
ではメモリトランジスタの製造方法につき説明する。2 (a), (b) to FIG. 7 (a), (b) are respectively AA 'and BB' lines of the device shown in order of process for explaining one embodiment of the present invention. FIG. In this embodiment, a method of manufacturing a memory transistor will be described.
まず、第２図（ａ），（ｂ）に示すように、ｐ型半導
体基板７の表面近傍に選択的に、例えばASイオン注入に
よりｎ型拡散層領域８を形成する。First, as shown in FIGS. 2A and 2B, the n-type diffusion layer region 8 is selectively formed near the surface of the p-type semiconductor substrate 7 by, for example, A S ion implantation.
次に、第３図（ａ），（ｂ）に示すように、LOCOS法
によ厚さ約1.0μｍの絶縁分離用フィールド酸化膜９を
形成する。このときｎ型拡散層領域８を活性化領域から
フィールド酸化膜９下に延在している。Next, as shown in FIGS. 3A and 3B, a field oxide film 9 for insulation separation having a thickness of about 1.0 μm is formed by the LOCOS method. At this time, the n-type diffusion layer region 8 extends from the activation region below the field oxide film 9.
次に、第４図（ａ），（ｂ）に示すように、約500〜8
00Åの第１ゲート酸化膜10を熱酸化法により形成する。
次いで、フィールド酸化膜９下に延在しているｎ型拡散
層領域８の一部の領域上のフィールド酸化膜をフォトレ
ジスト工程によりエッチング除去し、ｎ型拡散層領域を
露出させる。Next, as shown in FIGS. 4 (a) and 4 (b), about 500-8
The first gate oxide film 10 of 00Å is formed by the thermal oxidation method.
Then, the field oxide film on a part of the n-type diffusion layer region 8 extending under the field oxide film 9 is etched and removed by a photoresist process to expose the n-type diffusion layer region.
次に、第５図（ａ），（ｂ）に示すように、熱酸化法
により約100〜150Åの第２ゲート酸化膜11を露出したｎ
型拡散層領域上に形成した後、浮遊ゲート12を形成す
る。Next, as shown in FIGS. 5A and 5B, the second gate oxide film 11 of about 100 to 150 Å is exposed by a thermal oxidation method.
After forming on the type diffusion layer region, the floating gate 12 is formed.
次に、第６図（ａ），（ｂ）に示すように、ASイオン
注入法により、ｎ型のソース領域16、ドレイン領域15を
形成する。このときフィールド酸化膜９下に延在するｎ
型拡散層領域８とドレイン領域15は接続される。また、
このときチャネル長となるソース・ドレイン間距離は浮
遊ゲート長と整合されるため、浮遊ゲート−ドレインオ
ーバーラップ部はドレイン不純物ASの横方向拡散による
Xjのみで、従来技術に見たドレインと浮遊ゲート間の目
ズレマージン分のオーバーラップ部及び目ズレによるオ
ーバーラップ部の変動はない。したがってCFDは小さく
おさえられる。Next, FIG. 6 (a), (b), the by A S ion implantation, n-type source region 16, drain regions 15. At this time, n extending under the field oxide film 9
The type diffusion layer region 8 and the drain region 15 are connected. Also,
At this time, since the source-drain distance, which is the channel length, is matched with the floating gate length, the floating gate-drain overlap portion is caused by the lateral diffusion of the drain impurity A S.
With only X j , there is no variation in the overlap portion between the drain and the floating gate, which is seen in the prior art, and the overlap portion due to the deviation. Therefore, C FD is kept small.
次に、第７図（ａ），（ｂ）に示すように、浮遊ゲー
ト上に約500〜800Åの第３ゲート酸化膜13を熱酸化法に
より形成し、その上にｎ型にドープされた多結晶シリコ
ンからなる制御ゲート14を形成する。Next, as shown in FIGS. 7 (a) and 7 (b), a third gate oxide film 13 having a thickness of about 500 to 800 Å was formed on the floating gate by thermal oxidation, and n-type was doped on the third gate oxide film 13. A control gate 14 made of polycrystalline silicon is formed.
以上により第１図（ａ），（ｂ），（ｃ）に示した本
発明の一実施例のメモリトランジスタ構造が得られる。As described above, the memory transistor structure of one embodiment of the present invention shown in FIGS. 1A, 1B and 1C is obtained.
また、第８図（ａ），（ｂ）乃至第10図（ａ），
（ｂ）は、上記実施例の第５図（ａ），（ｂ）乃至第７
図（ａ），（ｂ）に示した工程の他の実施例である。8 (a), (b) through 10 (a),
FIGS. 5 (a), 5 (b) to 7 (b) of the above embodiment are shown in FIG.
It is another embodiment of the process shown in FIGS.
すなわち、第８図（ａ），（ｂ）に示すように、浮遊
ゲート12を形成するｎ型にドープされた多結晶シリコン
層を第９図（ａ），（ｂ）に示すように、ｎ型の多結晶
シリコンからなる制御ゲート14に整合させてエッチング
除去した後、第10図（ａ），（ｂ）に示すように、ASイ
オン注入法によりソース領域16、ドレイン領域15を形成
し、このときフィールド酸化膜９下のｎ型拡散領域８と
ドレイン領域15を接続させても本発明の効果をそこなう
ことはない。That is, as shown in FIGS. 8 (a) and 8 (b), an n-type doped polycrystalline silicon layer forming the floating gate 12 is formed as shown in FIGS. 9 (a) and 9 (b). after in alignment with the control gate 14 consisting -type polycrystalline silicon is etched away, FIG. 10 (a), (b), the source region 16 by a S ion implantation to form a drain region 15 At this time, even if the n-type diffusion region 8 and the drain region 15 under the field oxide film 9 are connected, the effect of the present invention is not impaired.
以上説明した様に本発明は、従来技術に見た様な第２
の薄いゲート酸化膜まわりで目ズレマージンをとったた
めドレインと浮遊ゲートが第１のゲート酸化膜を介して
対向していた部分が存在せず、ドレイン領域と第２のゲ
ート酸化膜部の目ズレマージンとなる部分はドレインと
浮遊ゲート間が約1.0μｍのフィールド酸化膜で十分に
厚いためCFDは十分に小さい。さらにソースドレインは
浮遊ゲートに整合されるためドレインと浮遊ゲート間に
従来技術に見た様なドレインと浮遊ゲート間の目ズレマ
ージン分のオーバーラップ部及び目ズレによるオーバー
ラップ部の変動はなくオーバーラップ部はドレイン不純
物の横方向拡散によるXjのみである。以上述べた様に本
発明によるメモリトランジスタはドレイン−浮遊ゲート
間の第２の薄いゲート酸化膜部の容量C2以外の付加容量
CFDを最も小さく、しかも目ズレによるバラツキを含ま
ないため安定に小さくできる。その結果としてトンネル
酸化膜に安定かつ効率よく電界を集中させることがで
き、高速かつ変動が小さく安定な書き込み消去特性が得
られる。As described above, the present invention is based on the second aspect of the prior art.
Since there is a margin for misalignment around the thin gate oxide film, the part where the drain and the floating gate face each other through the first gate oxide film does not exist, and the misalignment between the drain region and the second gate oxide film part does not exist. Since the area between the drain and the floating gate is a field oxide film with a thickness of about 1.0 μm, which is sufficiently thick, the C FD is sufficiently small. In addition, since the source and drain are aligned with the floating gate, there is no overlap between the drain and floating gate as in the prior art, which corresponds to the margin of misalignment between the drain and floating gate, and there is no variation in the overlap due to misalignment. The wrap portion is only X j due to the lateral diffusion of drain impurities. As described above, the memory transistor according to the present invention has the additional capacitance other than the capacitance C 2 of the second thin gate oxide film portion between the drain and the floating gate.
The C FD is the smallest, and since it does not include variations due to eye misalignment, it can be made stable and small. As a result, the electric field can be stably and efficiently concentrated in the tunnel oxide film, and high-speed, small fluctuation and stable write / erase characteristics can be obtained.
【図面の簡単な説明】 第１図（ａ），（ｂ），（ｃ）はそれぞれ本発明の一実
施例による製法で形成されたメモリセルの模式的平面
図、Ａ−Ａ断面図及びＢ−Ｂ断面図、第２図（ａ），
（ｂ）乃至第７図（ａ），（ｂ）は本発明の一実施例を
説明するために工程順に示したＡ−Ａ′断面図及びＢ−
Ｂ′断面図、第８図（ａ），（ｂ）乃至第10図（ａ），
（ｂ）は本実施例の第５図（ａ），（ｂ）乃至第７図
（ａ），（ｂ）の他の実施例を示すＡ−Ａ′断面図及び
Ｂ−Ｂ′断面図、第11図（ａ），（ｂ）は従来のメモリ
トランジスタの模式的平面図及びそのＡ−Ａ′断面図、
第12図は第11図（ａ），（ｂ）に示すメモリトランジス
タの各電極間の容量結合を示す等価回路図、第13図
（ａ）〜（ｅ）は従来のメモリトランジスタの製造方法
を説明するために工程順に示した素子の断面図である。 ７……ｐ型半導体基板、８……絶縁分離用フィールド酸
化膜下に延在するドレイン領域、９……絶縁分離用フィ
ールド酸化膜、10……第１のゲート酸化膜、11……第２
のゲート酸化膜、12……浮遊ゲート、13……第３のゲー
ト酸化膜、14……制御ゲート、C1……浮遊ゲート−半導
体基板間容量、C2……第２のゲート酸化膜部の浮遊ゲー
ト−ドレイン間容量、C3……浮遊ゲート−制御ゲート間
容量、CFS……浮遊ゲート−ソース間容量、CFD……C2以
外の浮遊ゲート−ドレイン間容量。BRIEF DESCRIPTION OF THE DRAWINGS FIGS. 1 (a), (b), and (c) are schematic plan views, AA cross-sectional views, and B, respectively, of a memory cell formed by a manufacturing method according to an embodiment of the present invention. -B sectional view, FIG. 2 (a),
7A to 7B are sectional views taken along the line AA 'and B- in the order of steps for explaining one embodiment of the present invention.
B ′ sectional view, FIGS. 8 (a), (b) to 10 (a),
5B is a sectional view taken along the line AA ′ and a sectional view taken along the line BB ′ of FIG. 5A, FIG. 5B through FIG. 7A, FIG. 11 (a) and 11 (b) are a schematic plan view of a conventional memory transistor and a sectional view taken along the line AA ',
FIG. 12 is an equivalent circuit diagram showing capacitive coupling between electrodes of the memory transistor shown in FIGS. 11 (a) and 11 (b), and FIGS. 13 (a) to 13 (e) show a conventional method for manufacturing a memory transistor. FIG. 6 is a cross-sectional view of the element shown in the order of steps for description. 7 ... P-type semiconductor substrate, 8 ... Drain region extending below insulation isolation field oxide film, 9 ... Insulation isolation field oxide film, 10 ... First gate oxide film, 11 ... Second
A gate oxide film of, 12 ...... floating gate, 13 ...... third gate oxide film, 14 ...... control gate, C 1 ...... floating gate - between the semiconductor substrate capacitance, C 2 ...... second gate oxide film portion the floating gate - drain capacitance, C 3 ...... floating gate - control gate capacitance, C FS ...... floating gate - source capacitance, C FD ...... C 2 other than the floating gate - drain capacitance.
Claims (1)
と逆導電型の拡散層領域を形成する工程と、該拡散層領
域の一部が活性化領域へ延在するが如く絶縁分離用フィ
ールド絶縁膜を形成する工程と、前記活性化領域の前記
拡散層領域上及び半導体基板上に第１のゲート絶縁膜を
形成する工程と、前記拡散層領域上の一部の領域で前記
絶縁分離用フィールド絶縁膜をエッチング除去し前記拡
散層領域を露出させた後、該拡散層領域上に第２のゲー
ト絶縁膜を形成する工程と、該第２のゲート絶縁膜を覆
いかくしかつ前記活性化領域上の前記第１のゲート酸化
膜上から延在する浮遊ゲートを形成する工程と、前記半
導体基板と逆導電型のソース，ドレイン領域を活性化領
域に延在した前記拡散層領域とドレイン領域が接続され
るが如く形成する工程とを含むことを特徴とする不揮発
性半導体記憶装置の製造方法。1. A step of forming a diffusion layer region of a conductivity type opposite to that of the semiconductor substrate on a main surface of a one conductivity type semiconductor substrate, and insulation isolation so that a part of the diffusion layer region extends to an activation region. Forming a field insulating film for use, forming a first gate insulating film on the diffusion layer region of the activation region and on the semiconductor substrate, and insulating the insulating film in a part of the diffusion layer region. A step of forming a second gate insulating film on the diffusion layer region after the isolation field insulating film is removed by etching to expose the diffusion layer region; and a step of covering the second gate insulating film and activating the active layer. Forming a floating gate extending from above the first gate oxide film on an activation region, and a diffusion layer region and a drain extending source and drain regions of a conductivity type opposite to that of the semiconductor substrate to an activation region. Form as if the regions were connected Method of manufacturing a nonvolatile semiconductor memory device which comprises a degree.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049707A JP2534660B2 (en) | 1986-03-06 | 1986-03-06 | Method of manufacturing nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61049707A JP2534660B2 (en) | 1986-03-06 | 1986-03-06 | Method of manufacturing nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62206882A JPS62206882A (en) | 1987-09-11 |
| JP2534660B2 true JP2534660B2 (en) | 1996-09-18 |
Family
ID=12838661
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61049707A Expired - Lifetime JP2534660B2 (en) | 1986-03-06 | 1986-03-06 | Method of manufacturing nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2534660B2 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105957806B (en) * | 2016-06-08 | 2018-05-04 | 天津大学 | Method for reducing data remanence in nonvolatile memory |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834979A (en) * | 1981-08-27 | 1983-03-01 | Nec Corp | Nonvolatile semiconductor memory unit and manufacture thereof |
| JPS58130571A (en) * | 1982-01-29 | 1983-08-04 | Hitachi Ltd | Semiconductor device |
| NL8402023A (en) * | 1984-06-27 | 1986-01-16 | Philips Nv | SEMICONDUCTOR DEVICE WITH A NON-VOLATILE MEMORY TRANSISTOR. |
-
1986
- 1986-03-06 JP JP61049707A patent/JP2534660B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62206882A (en) | 1987-09-11 |
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