JP2719641B2 - 半導体不揮発メモリ - Google Patents
半導体不揮発メモリInfo
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- JP2719641B2 JP2719641B2 JP1130568A JP13056889A JP2719641B2 JP 2719641 B2 JP2719641 B2 JP 2719641B2 JP 1130568 A JP1130568 A JP 1130568A JP 13056889 A JP13056889 A JP 13056889A JP 2719641 B2 JP2719641 B2 JP 2719641B2
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、コンピュータなどの電子機器に用いられ
ている半導体不揮発性メモリに関する。
ている半導体不揮発性メモリに関する。
この発明は、制御ゲート電極によってチャネル抵抗を
制御される第１のチャネル領域と、浮遊ゲート電極によ
ってチャネル抵抗を制御される第２のチャネル領域とか
ら構成されるデュアルゲート構造の浮遊ゲート型半導体
不揮発性メモリにおいて、第１のチャネル領域の基板面
方位と第２のチャネル領域の面方位を各々異なる面方位
にすることにより、第１のチャネル領域及び第２のチャ
ネル領域の長さを短くしてメモリ密度を増加させるとと
もに、品質の向上をはかるものである。
制御される第１のチャネル領域と、浮遊ゲート電極によ
ってチャネル抵抗を制御される第２のチャネル領域とか
ら構成されるデュアルゲート構造の浮遊ゲート型半導体
不揮発性メモリにおいて、第１のチャネル領域の基板面
方位と第２のチャネル領域の面方位を各々異なる面方位
にすることにより、第１のチャネル領域及び第２のチャ
ネル領域の長さを短くしてメモリ密度を増加させるとと
もに、品質の向上をはかるものである。
従来、第２図に示すように、Ｐ型半導体基板１の表面
に、N+型のソース領域２及びドレイン領域３を設け、さ
らに、第１のチャネル領域４の上に絶縁膜を介して制御
ゲート電極８、第２のチャネル領域５の上に絶縁膜を介
して浮遊ゲート電極９を設けた浮遊ゲート型半導体不揮
発性メモリが知られていた。この種の不揮発性メモリ
は、例えば、Daniel C.Guterm et al“Electrically Al
terable Nonvolatile Memory Cell Using a Floating−
Gats Structure"IEEE Trans.Electron Device,vol.ED−
26,No.4.PP576〜585（1979）中に記載されている。
に、N+型のソース領域２及びドレイン領域３を設け、さ
らに、第１のチャネル領域４の上に絶縁膜を介して制御
ゲート電極８、第２のチャネル領域５の上に絶縁膜を介
して浮遊ゲート電極９を設けた浮遊ゲート型半導体不揮
発性メモリが知られていた。この種の不揮発性メモリ
は、例えば、Daniel C.Guterm et al“Electrically Al
terable Nonvolatile Memory Cell Using a Floating−
Gats Structure"IEEE Trans.Electron Device,vol.ED−
26,No.4.PP576〜585（1979）中に記載されている。
しかし、従来の半導体不揮発性メモリは、第１のチャ
ネル領域４及び第２のチャネル領域５の各々のチャネル
長L1及びL2を転写技術により印刷して形成していたため
に、各々のゲート電極の転写精度以上に各々のチャネル
長を短くすることができなかった。そのために、浮遊ゲ
ート電極への電荷の注入に必要なプログラム電圧を低下
させることが困難であった。
ネル領域４及び第２のチャネル領域５の各々のチャネル
長L1及びL2を転写技術により印刷して形成していたため
に、各々のゲート電極の転写精度以上に各々のチャネル
長を短くすることができなかった。そのために、浮遊ゲ
ート電極への電荷の注入に必要なプログラム電圧を低下
させることが困難であった。
そこで、この発明は従来のこのような欠点を解決する
ために、第１及び第２のチャネル領域の長さL1及びL2を
サブミクロンに形成できる構造にすることにより、プロ
グラム電圧を電源電圧以下に低電圧化することを目的と
している。
ために、第１及び第２のチャネル領域の長さL1及びL2を
サブミクロンに形成できる構造にすることにより、プロ
グラム電圧を電源電圧以下に低電圧化することを目的と
している。
上記課題を解決するために、この発明は、第１のチャ
ネル領域の基板面方位と第２のチャネル領域の基板面方
位を異なる構成にすることにより、各々のチャネル領域
の長さを同じ基板面方位領域の長さとゲート電極の厚さ
に対応して形成し、サブミクロンの長さに形成すること
により低電圧プログラム半導体不揮発性メモリを可能に
した。
ネル領域の基板面方位と第２のチャネル領域の基板面方
位を異なる構成にすることにより、各々のチャネル領域
の長さを同じ基板面方位領域の長さとゲート電極の厚さ
に対応して形成し、サブミクロンの長さに形成すること
により低電圧プログラム半導体不揮発性メモリを可能に
した。
以下に、この発明の実施例を図面に基づいて説明す
る。第１図は本発明の半導体不揮発性メモリの第１の実
施例の断面図である。Ｐ型半導体基板１は段差部を有し
ており、この段差部側面上部の表面にN+型のソース領域
２が、又段差部の下面には段差部角からある間隔をおい
てドレイン領域３が形成され、ソース領域２とドレイン
領域３との間の基板表面には、第１のチャネル領域４と
第２のチャネル領域５があり、第１のチャネル領域４の
コンダクタンスは、第１のゲート酸化膜６を介して設け
られた制御ゲート電極８の電圧によって制御できる。第
２のチャネル領域５のコンダクタンスは、第２のゲート
酸化膜７を介して設けられた浮遊ゲート電極９の電位に
よって変化する。従って、浮遊ゲート電極９に注入され
ている電荷の量によってその電位が変化することから、
ソース領域２とドレイン領域３との間のチャネルコンダ
クタンスによって、浮遊ゲート電極９の電荷量を読み出
せることから、情報を読み出すことができる。メモリの
情報は、浮遊ゲート電極９の中の電荷量に対応すること
から、その情報は、通常動作では消えない。電源なしで
も消えないことから不揮発性である。
る。第１図は本発明の半導体不揮発性メモリの第１の実
施例の断面図である。Ｐ型半導体基板１は段差部を有し
ており、この段差部側面上部の表面にN+型のソース領域
２が、又段差部の下面には段差部角からある間隔をおい
てドレイン領域３が形成され、ソース領域２とドレイン
領域３との間の基板表面には、第１のチャネル領域４と
第２のチャネル領域５があり、第１のチャネル領域４の
コンダクタンスは、第１のゲート酸化膜６を介して設け
られた制御ゲート電極８の電圧によって制御できる。第
２のチャネル領域５のコンダクタンスは、第２のゲート
酸化膜７を介して設けられた浮遊ゲート電極９の電位に
よって変化する。従って、浮遊ゲート電極９に注入され
ている電荷の量によってその電位が変化することから、
ソース領域２とドレイン領域３との間のチャネルコンダ
クタンスによって、浮遊ゲート電極９の電荷量を読み出
せることから、情報を読み出すことができる。メモリの
情報は、浮遊ゲート電極９の中の電荷量に対応すること
から、その情報は、通常動作では消えない。電源なしで
も消えないことから不揮発性である。
第１図に示したように、第１のチャネル領域４は、基
板１に段差を形成し、その段差の側面とこの側面に連な
る下面の一部に形成される。制御ゲート電極８及び浮遊
ゲート電極９は、段差の側面に各々絶縁膜を介してサイ
ドウォール構造に形成する。例えば、多結晶シリコン膜
を形成後、異方性エッチングすることにより、側壁部に
のみ多結晶薄膜が残る。従って、異方性エッチングによ
りゲートを形成した場合は、その縦方向の長さは、段差
の高さに等しくなる。第２のチャネル領域５は、同じ方
法で形成すると浮遊ゲート電極９の厚さに対応して形成
される。浮遊ゲート電極９への電荷注入は、ドレイン領
域３に電圧約7Vを印加し、制御ゲート電極８に約10V程
度の高電圧を印加すると、浮遊ゲート電極９の電位は、
制御ゲート絶縁膜10を介して強く容量結合した制御ゲー
ト電極８の電位によって高電位になるために、ソース領
域２とドレイン領域３の間にチャネル電流が流れ、ドレ
イン電圧によってホットエレクトロンがドレイン領域３
の近傍に発生し、その一部が浮遊ゲート電極９へ注入さ
れる。即ち、チャネル注入される。このチャネル注入の
効率及びチャネル注入に必要なドレイン電圧は、第１の
チャネル領域及び第２のチャネル領域のチャネル長に大
きく依存する。第１図に示した半導体不揮発性メモリの
場合、第１のチャネル領域４のチャネル長は、段差の側
壁の長さ及び制御電極８の厚さで決まり、第２のチャネ
ル領域５のチャネル長は、浮遊ゲート電極９の厚さで決
まるために、約100Å程度の精度で形成できる。本発明
に重要な技術になる段差は、基板のエッチングあるい
は、結晶のエピタキシャル成長により形成できる。ま
た、第１図では垂直の形状になっているが、その角度に
限定する必要はなく、面方位が異なっていればよい。
板１に段差を形成し、その段差の側面とこの側面に連な
る下面の一部に形成される。制御ゲート電極８及び浮遊
ゲート電極９は、段差の側面に各々絶縁膜を介してサイ
ドウォール構造に形成する。例えば、多結晶シリコン膜
を形成後、異方性エッチングすることにより、側壁部に
のみ多結晶薄膜が残る。従って、異方性エッチングによ
りゲートを形成した場合は、その縦方向の長さは、段差
の高さに等しくなる。第２のチャネル領域５は、同じ方
法で形成すると浮遊ゲート電極９の厚さに対応して形成
される。浮遊ゲート電極９への電荷注入は、ドレイン領
域３に電圧約7Vを印加し、制御ゲート電極８に約10V程
度の高電圧を印加すると、浮遊ゲート電極９の電位は、
制御ゲート絶縁膜10を介して強く容量結合した制御ゲー
ト電極８の電位によって高電位になるために、ソース領
域２とドレイン領域３の間にチャネル電流が流れ、ドレ
イン電圧によってホットエレクトロンがドレイン領域３
の近傍に発生し、その一部が浮遊ゲート電極９へ注入さ
れる。即ち、チャネル注入される。このチャネル注入の
効率及びチャネル注入に必要なドレイン電圧は、第１の
チャネル領域及び第２のチャネル領域のチャネル長に大
きく依存する。第１図に示した半導体不揮発性メモリの
場合、第１のチャネル領域４のチャネル長は、段差の側
壁の長さ及び制御電極８の厚さで決まり、第２のチャネ
ル領域５のチャネル長は、浮遊ゲート電極９の厚さで決
まるために、約100Å程度の精度で形成できる。本発明
に重要な技術になる段差は、基板のエッチングあるい
は、結晶のエピタキシャル成長により形成できる。ま
た、第１図では垂直の形状になっているが、その角度に
限定する必要はなく、面方位が異なっていればよい。
第３図は、本発明の半導体不揮発性メモリの第２の実
施例の断面図である。第２の実施例では、第１のチャネ
ル領域14は制御ゲート電極18の厚さで決まるチャネル長
になるように形成される。
施例の断面図である。第２の実施例では、第１のチャネ
ル領域14は制御ゲート電極18の厚さで決まるチャネル長
になるように形成される。
また、第２のチャネル領域15は段差の側面およびこの
側面に連なる下面の一部に形成され、第２のゲート酸化
膜17を介して設けられた浮遊ゲート電極19の電位によっ
てチャネルコンダクタンスを制御され、そのチャネル長
は、段差の高さ及び浮遊ゲート電極の厚みに対応してい
る。段差部下面に段差部角からある間隔をおいて形成さ
れたN+型のソース領域12は制御ゲート電極18とオーバー
ラップしており、段差部側面上部に形成されたN+型ドレ
イン領域13は浮遊ゲート電極19と絶縁膜を介して重なっ
ている。情報の読み出し及びプログラム方法は、第１実
施例と同様にしてできる。
側面に連なる下面の一部に形成され、第２のゲート酸化
膜17を介して設けられた浮遊ゲート電極19の電位によっ
てチャネルコンダクタンスを制御され、そのチャネル長
は、段差の高さ及び浮遊ゲート電極の厚みに対応してい
る。段差部下面に段差部角からある間隔をおいて形成さ
れたN+型のソース領域12は制御ゲート電極18とオーバー
ラップしており、段差部側面上部に形成されたN+型ドレ
イン領域13は浮遊ゲート電極19と絶縁膜を介して重なっ
ている。情報の読み出し及びプログラム方法は、第１実
施例と同様にしてできる。
第２の実施例においても、各々のチャネル長は段差の
高さ及びゲートの厚さで決まるために、精度よく形成で
き、従ってサブミクロンの長さのチャネルを形成でき
る。
高さ及びゲートの厚さで決まるために、精度よく形成で
き、従ってサブミクロンの長さのチャネルを形成でき
る。
本発明の半導体不揮発性メモリは、紫外線により消去
できるが電気的にも消去できる。第４図は本発明の半導
体不揮発性メモリの第３の実施例の断面図である。第２
の実施例とほとんど同じ構造であるが、さらにN-型のド
レイン領域20を追加した構造である。ドレイン領域13に
約15V、制御ゲート電極18に0V印加することにより、第
２のゲート酸化膜17に高電界を印加することにより、浮
遊ゲート電極19から電子をドレイン領域13へ引き抜くこ
とにより消去することができる。本発明のメモリの場
合、第１チャネル領域と第２チャネル領域が直列に接続
している構造であるため、浮遊ゲート電極19から充分電
子を抜いて正電位に帯電しても、制御ゲート電極に電圧
を印加しない限り、チャネルに電流は流れない。
できるが電気的にも消去できる。第４図は本発明の半導
体不揮発性メモリの第３の実施例の断面図である。第２
の実施例とほとんど同じ構造であるが、さらにN-型のド
レイン領域20を追加した構造である。ドレイン領域13に
約15V、制御ゲート電極18に0V印加することにより、第
２のゲート酸化膜17に高電界を印加することにより、浮
遊ゲート電極19から電子をドレイン領域13へ引き抜くこ
とにより消去することができる。本発明のメモリの場
合、第１チャネル領域と第２チャネル領域が直列に接続
している構造であるため、浮遊ゲート電極19から充分電
子を抜いて正電位に帯電しても、制御ゲート電極に電圧
を印加しない限り、チャネルに電流は流れない。
ドレイン領域13へ高電圧を印加するとき、第２のチャ
ネル領域15での表面ブレイクダウンを防ぐためにN-型ド
レイン領域20を形成してある。第４図に示した本発明の
半導体不揮発性メモリにおいては、N-型ドレイン領域20
を第２のゲート酸化膜17の形成前に形成できるので、ゲ
ート酸化膜17を高温処理なしで形成できる。従って、第
２のゲート酸化膜17へのホットエレクトロンのトラップ
効率は少ないために、情報の書換えを多くできる。従来
の構造ではN-型ドレイン領域20の形成に高温処理を必要
としていたために、高温書換えの半導体不揮発性メモリ
は不可能であった。
ネル領域15での表面ブレイクダウンを防ぐためにN-型ド
レイン領域20を形成してある。第４図に示した本発明の
半導体不揮発性メモリにおいては、N-型ドレイン領域20
を第２のゲート酸化膜17の形成前に形成できるので、ゲ
ート酸化膜17を高温処理なしで形成できる。従って、第
２のゲート酸化膜17へのホットエレクトロンのトラップ
効率は少ないために、情報の書換えを多くできる。従来
の構造ではN-型ドレイン領域20の形成に高温処理を必要
としていたために、高温書換えの半導体不揮発性メモリ
は不可能であった。
第５図は本発明の半導体不揮発性メモリの第４の実施
例であるが、第１の実施例にN-型ドレイン領域23を追加
した構造である。ドレイン領域３に約15Vの高電圧を印
加することにより、浮遊ゲート電極９の中の電子をドレ
イン領域３へ抜き出すことができる。
例であるが、第１の実施例にN-型ドレイン領域23を追加
した構造である。ドレイン領域３に約15Vの高電圧を印
加することにより、浮遊ゲート電極９の中の電子をドレ
イン領域３へ抜き出すことができる。
この発明は、以上説明したようにデュアルゲート構造
の半導体不揮発性メモリにおいて、各々のチャネル長
を、基板表面に形成された段差の高さとゲート電極の厚
さに対応して形成できる構造であるために、サブミクロ
ンの長さにまで精度高く形成できるために、プログラム
特性を向上し、高品質でさらに高密度の半導体不揮発性
メモリを容易にする効果がある。
の半導体不揮発性メモリにおいて、各々のチャネル長
を、基板表面に形成された段差の高さとゲート電極の厚
さに対応して形成できる構造であるために、サブミクロ
ンの長さにまで精度高く形成できるために、プログラム
特性を向上し、高品質でさらに高密度の半導体不揮発性
メモリを容易にする効果がある。
第１図はこの発明にかかる半導体不揮発性メモリの第１
の実施例の断面図であり、第２図は従来の半導体不揮発
性メモリの断面図である。第３図から第５図はそれぞれ
本発明の半導体不揮発性メモリの第２から第４の実施例
の断面図である。 １……基板 2,12……ソース領域 3,13……ドレイン領域 8,18……制御ゲート電極 9,19……浮遊ゲート電極
の実施例の断面図であり、第２図は従来の半導体不揮発
性メモリの断面図である。第３図から第５図はそれぞれ
本発明の半導体不揮発性メモリの第２から第４の実施例
の断面図である。 １……基板 2,12……ソース領域 3,13……ドレイン領域 8,18……制御ゲート電極 9,19……浮遊ゲート電極
Claims (3)
- 【請求項１】段差部を有する第１導電型の半導体基板
と、前記段差部の側面上部及び下面に前記段差部を介し
て互いに間隔を置いて設けられた第２導電型のソース領
域及びドレイン領域と、前記ソース領域と前記ドレイン
領域との間の前記ソース領域に連なる部分に形成された
第１のチャネル領域と、前記第１のチャネル領域と前記
ドレイン領域との間に形成された第２のチャネル領域と
からなって、前記第１及び第２のチャネル領域は前記段
差部の下面の少なくとも一部に設けられており、前記第
１のチャネル領域及び前記ソース領域上にはゲート絶縁
膜を介して制御電極が、前記ドレイン領域及び前記第２
のチャネル領域上にはゲート絶縁膜を介して浮遊ゲート
電極が前記段差部の側面にそれぞれ設けられている半導
体不揮発性メモリ。 - 【請求項２】前記ソース領域及び前記ドレイン領域が、
前記段差部の側面上部及び下面に前記段差部を介して互
いに間隔を置いて各々設けられ、前記第１のチャネル領
域は、前記段差部の側面と前記側面に連なる下面の一部
に設けられており、前記第１のチャネル領域及び前記ソ
ース領域上にはゲート絶縁膜を介して前記制御電極が、
前記ドレイン領域及び前記第２のチャネル領域上にはゲ
ート絶縁膜を介して前記浮遊ゲート電極が設けられてい
ることを特徴とする請求項１記載の半導体不揮発性メモ
リ。 - 【請求項３】前記ドレイン領域及び前記ソース領域が、
前記段差部の側面上部及び下面に前記段差部を介して互
いに間隔を置いて各々設けられ、前記第２のチャネル領
域は、前記段差部の側面と前記側面に連なる下面の一部
に設けられており、前記第１のチャネル領域及び前記ソ
ース領域上にはゲート絶縁膜を介して前記制御電極が、
前記ドレイン領域及び前記第２のチャネル領域上にはゲ
ート絶縁膜を介して前記浮遊ゲート電極が設けられてい
ることを特徴とする請求項１記載の半導体不揮発性メモ
リ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130568A JP2719641B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1130568A JP2719641B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02309680A JPH02309680A (ja) | 1990-12-25 |
| JP2719641B2 true JP2719641B2 (ja) | 1998-02-25 |
Family
ID=15037360
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1130568A Expired - Lifetime JP2719641B2 (ja) | 1989-05-24 | 1989-05-24 | 半導体不揮発メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719641B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0613627A (ja) * | 1991-10-08 | 1994-01-21 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| JP2916610B2 (ja) * | 1992-06-26 | 1999-07-05 | 株式会社半導体エネルギー研究所 | Ｍｏｓメモリ半導体装置およびその作製方法 |
| WO2023144656A1 (ja) * | 2022-01-31 | 2023-08-03 | 株式会社半導体エネルギー研究所 | 表示装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01191480A (ja) * | 1988-01-27 | 1989-08-01 | Toshiba Corp | 不揮発性メモリセル |
| JPH01291470A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 半導体装置 |
-
1989
- 1989-05-24 JP JP1130568A patent/JP2719641B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02309680A (ja) | 1990-12-25 |
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Legal Events
| Date | Code | Title | Description |
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