JPS6341240B2 - - Google Patents
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- JPS6341240B2 JPS6341240B2 JP56152912A JP15291281A JPS6341240B2 JP S6341240 B2 JPS6341240 B2 JP S6341240B2 JP 56152912 A JP56152912 A JP 56152912A JP 15291281 A JP15291281 A JP 15291281A JP S6341240 B2 JPS6341240 B2 JP S6341240B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
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- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は電気的消去型読出し専用メモリおよび
その製造方法に関する。
その製造方法に関する。
電気的消去型読出し専用メモリ（EAROM、
electrical alterable ROM）としては、Si3N4膜
とSiO2膜の境界にトンネル効果を利用して電荷
をたくわえるMNOS（metal nitride oxide
semiconductor）および今後の主流になるであろ
うFLOTOX（floating gate tuvnel oxide）の２
種類が知られている。FLOTOXは、例えば1980
年２月28日号のElectronics誌第113頁ないし第
117頁に紹介されているように、半導体基板とフ
ローテイングゲートの間のトンネリング酸化層を
通して、トンネル効果を利用して、フローテイン
グゲートに電荷をたくわえるものである。
electrical alterable ROM）としては、Si3N4膜
とSiO2膜の境界にトンネル効果を利用して電荷
をたくわえるMNOS（metal nitride oxide
semiconductor）および今後の主流になるであろ
うFLOTOX（floating gate tuvnel oxide）の２
種類が知られている。FLOTOXは、例えば1980
年２月28日号のElectronics誌第113頁ないし第
117頁に紹介されているように、半導体基板とフ
ローテイングゲートの間のトンネリング酸化層を
通して、トンネル効果を利用して、フローテイン
グゲートに電荷をたくわえるものである。
上記MNOSはSi3N4膜の下のSiO2膜の厚さが50
オングストロームと極めて薄く、また上記
FLOTOXにおいてもフローテイングゲートの下
のトンネリング酸化層は100オングストロームと
極めて薄いので、容易に絶縁破壊が生じるという
問題がある。また、FLOTOXにより１メモリ・
セルを構成するためには、後述するようにトラン
スフアーゲート用のトランジスタとFLOTOXト
ランジスタの２個が必要であり、集積向上の上で
問題である。
オングストロームと極めて薄く、また上記
FLOTOXにおいてもフローテイングゲートの下
のトンネリング酸化層は100オングストロームと
極めて薄いので、容易に絶縁破壊が生じるという
問題がある。また、FLOTOXにより１メモリ・
セルを構成するためには、後述するようにトラン
スフアーゲート用のトランジスタとFLOTOXト
ランジスタの２個が必要であり、集積向上の上で
問題である。
本発明の目的は、フローテイングゲートとコン
トロールゲートからなるスタツクドゲートの２層
構造を有するEAROMにおいて、そのフローテ
イングゲート形成のためのエツチング時にフロー
テイングゲートを覆うSiO2がオーバハングする
ようにし、そのオーバハング部の下でフローテイ
ングゲートの端部に、トンネル現象を生ぜしめ得
る低耐圧のトンネリング絶縁層を介して消去用ゲ
ートを設けるという構想に基づき、絶縁破壊に強
く、かつ単一のトランジスタで１メモリセルの構
成を可能にして集積度が向上した新規な
EAROMおよびその製造方法を提供することに
ある。
トロールゲートからなるスタツクドゲートの２層
構造を有するEAROMにおいて、そのフローテ
イングゲート形成のためのエツチング時にフロー
テイングゲートを覆うSiO2がオーバハングする
ようにし、そのオーバハング部の下でフローテイ
ングゲートの端部に、トンネル現象を生ぜしめ得
る低耐圧のトンネリング絶縁層を介して消去用ゲ
ートを設けるという構想に基づき、絶縁破壊に強
く、かつ単一のトランジスタで１メモリセルの構
成を可能にして集積度が向上した新規な
EAROMおよびその製造方法を提供することに
ある。
以下、本発明の実施例を従来のFLOTOXと対
比して図面に基づいて説明する。
比して図面に基づいて説明する。
第１図は従来のFLOTOXを用いた１メモリセ
ルを示す等価回路図である。第１図に示されよう
に、FLOTOXによる１メモリセルは、トランス
フアーゲート用トランジスタT1とFLOTOXトラ
ンジスタT2を直列接続して構成されており、ト
ランジスタT1のゲートは行選択線Ｒに接続され
ており、トランジスタT1のドレインは列選択線
Ｃに接続されており、FLOTOXトランジスタT2
のコントロールゲート１は消去用のプログラム線
PLに接続されており、トランジスタT2のソース
は接地されている。第１図ａを用いて、このメモ
リセルにたくわえられているデータを消去する場
合を簡単に説明すると、行選択線Ｒおよびプログ
ラム線PLに例えば20Vの電圧V1を印加し、列選
択線Ｃを0Vにすると、FLOTOXトランジスタの
ドレイン端にある電子は、トンネル現象を起し得
る約100オングストロームの薄い酸化膜２を、ト
ンネル効果により通過してフローテイングゲート
３に到達し、そこに蓄積される。この結果、トラ
ンジスタT2のしきい値電圧は高くなり、読出し
時に5Vの電圧を行選択線Ｒ、列選択線Ｃおよび
プログラム線PLに印加しても、トランジスタT2
はカツトオフとなつており、従つてトランジスタ
T1，T2を電流が流れない。こうして、メモリセ
ルのデータが消去される。消去が行われたメモリ
セルのデータを“０”として、次に第１図ｂを用
いて、メモリセルにデータ“１”の書込みを行う
場合を簡単に説明すると、フローテイングゲート
３に蓄積されている電荷をドレインに流出させて
トランジスタT2のしきい値電圧を低くする。こ
のためには、プログラム線PLを0Vとし、行選択
線Ｒに約20Vの電圧V1、列選択線Ｃに約18Vの電
圧V2を印加すればよい。列選択線Ｃに18Vを印
加した場合はフローテイングゲート３の電子がド
レイン領域に流出して、トランジスタT2のしき
い値電圧は低くなり、この状態で前述と同様に読
出しを行うと、トランジスタT1，T2共に導通す
るので“１”が読出される。
ルを示す等価回路図である。第１図に示されよう
に、FLOTOXによる１メモリセルは、トランス
フアーゲート用トランジスタT1とFLOTOXトラ
ンジスタT2を直列接続して構成されており、ト
ランジスタT1のゲートは行選択線Ｒに接続され
ており、トランジスタT1のドレインは列選択線
Ｃに接続されており、FLOTOXトランジスタT2
のコントロールゲート１は消去用のプログラム線
PLに接続されており、トランジスタT2のソース
は接地されている。第１図ａを用いて、このメモ
リセルにたくわえられているデータを消去する場
合を簡単に説明すると、行選択線Ｒおよびプログ
ラム線PLに例えば20Vの電圧V1を印加し、列選
択線Ｃを0Vにすると、FLOTOXトランジスタの
ドレイン端にある電子は、トンネル現象を起し得
る約100オングストロームの薄い酸化膜２を、ト
ンネル効果により通過してフローテイングゲート
３に到達し、そこに蓄積される。この結果、トラ
ンジスタT2のしきい値電圧は高くなり、読出し
時に5Vの電圧を行選択線Ｒ、列選択線Ｃおよび
プログラム線PLに印加しても、トランジスタT2
はカツトオフとなつており、従つてトランジスタ
T1，T2を電流が流れない。こうして、メモリセ
ルのデータが消去される。消去が行われたメモリ
セルのデータを“０”として、次に第１図ｂを用
いて、メモリセルにデータ“１”の書込みを行う
場合を簡単に説明すると、フローテイングゲート
３に蓄積されている電荷をドレインに流出させて
トランジスタT2のしきい値電圧を低くする。こ
のためには、プログラム線PLを0Vとし、行選択
線Ｒに約20Vの電圧V1、列選択線Ｃに約18Vの電
圧V2を印加すればよい。列選択線Ｃに18Vを印
加した場合はフローテイングゲート３の電子がド
レイン領域に流出して、トランジスタT2のしき
い値電圧は低くなり、この状態で前述と同様に読
出しを行うと、トランジスタT1，T2共に導通す
るので“１”が読出される。
このように、第１図に示した従来のFLOTOX
によるメモリセルにおいては、トンネル現象を利
用してデータを電気的に消去できるが、消去に際
して１つの行当たりに行選択線Ｒとプログラム線
PLの２本の線を選択しなければならず、１メモ
リセルを２個のトランジスタで構成しなければな
らないので、メモリの集積度向上の見地からは必
ずしも好ましいものとはいえない。また、第１図
ａに示したトンネリング酸化層２は100オングス
トロームと極めて薄く、20Vの高圧で容易に絶縁
破壊を起す可能性があるという問題もある。
によるメモリセルにおいては、トンネル現象を利
用してデータを電気的に消去できるが、消去に際
して１つの行当たりに行選択線Ｒとプログラム線
PLの２本の線を選択しなければならず、１メモ
リセルを２個のトランジスタで構成しなければな
らないので、メモリの集積度向上の見地からは必
ずしも好ましいものとはいえない。また、第１図
ａに示したトンネリング酸化層２は100オングス
トロームと極めて薄く、20Vの高圧で容易に絶縁
破壊を起す可能性があるという問題もある。
本発明は上記従来技術における問題にかんがみ
てなされたものであり、次に第２図以下に基づい
て本発明の実施例を説明する。
てなされたものであり、次に第２図以下に基づい
て本発明の実施例を説明する。
第２図は本発明の一実施例によるEAROMの
１個のメモリセルの構造を示す断面図である。第
２図において、Ｐ型半導体基板２０の表面２１の
下に、ｎ型ソース領域２２およびｎ型ドレイン領
域２３が互いに離れて形成されている。ソース領
域２２とドレイン領域２３の間の表面２１の上
に、第１の絶縁層２４を介してフローテイングゲ
ート２５が形成されている。第１の絶縁層２４は
厚さが500ないし700オングストロームのSiO2膜
で形成されている。フローテイングゲート２５は
ポリシリコン層で形成されている。フローテイン
グゲート２５の上に第２の絶縁層２６を介してコ
ントロールゲート２７が形成されている。第２の
絶縁層２６は厚さが約1μｍのSiO2膜で形成され
ており、コントロールゲート２７はポリシリコン
層で形成されている。フローテイングゲート２５
およびコントロールゲート２７をもつスタツクド
ゲートの２層構造を有するROMのセルとして
は、紫外線またはＸ線で消去するEPROM
（arasable PROM）等が知られている。本発明
においては、上記EPROMに類似した構造の中の
フローテイングゲート２５の両側に、トンネル現
象を生ぜしめ得る低耐圧のトンネリング絶縁層２
８および２９を後述する方法で形成し、このトン
ネリング絶縁層２８および２９を介して、フロー
テイングゲート２５の両側に消去用ゲート３０，
３１を設けた。トンネリング絶縁層２８および２
９の厚さ約100オングストロームの薄いSiO2膜で
あり、消去用ゲート３０，３１はコントロールゲ
ート２７を形成する際に用いられたポリシリコン
層を利用して形成されている。なお、図において
３１は分離領域、３２はPSGからなるガラス層、
３３は電極用アルミニウム配線層、３４はチヤネ
ル領域、３５はチヤネル領域のピンチオフ点であ
る。
１個のメモリセルの構造を示す断面図である。第
２図において、Ｐ型半導体基板２０の表面２１の
下に、ｎ型ソース領域２２およびｎ型ドレイン領
域２３が互いに離れて形成されている。ソース領
域２２とドレイン領域２３の間の表面２１の上
に、第１の絶縁層２４を介してフローテイングゲ
ート２５が形成されている。第１の絶縁層２４は
厚さが500ないし700オングストロームのSiO2膜
で形成されている。フローテイングゲート２５は
ポリシリコン層で形成されている。フローテイン
グゲート２５の上に第２の絶縁層２６を介してコ
ントロールゲート２７が形成されている。第２の
絶縁層２６は厚さが約1μｍのSiO2膜で形成され
ており、コントロールゲート２７はポリシリコン
層で形成されている。フローテイングゲート２５
およびコントロールゲート２７をもつスタツクド
ゲートの２層構造を有するROMのセルとして
は、紫外線またはＸ線で消去するEPROM
（arasable PROM）等が知られている。本発明
においては、上記EPROMに類似した構造の中の
フローテイングゲート２５の両側に、トンネル現
象を生ぜしめ得る低耐圧のトンネリング絶縁層２
８および２９を後述する方法で形成し、このトン
ネリング絶縁層２８および２９を介して、フロー
テイングゲート２５の両側に消去用ゲート３０，
３１を設けた。トンネリング絶縁層２８および２
９の厚さ約100オングストロームの薄いSiO2膜で
あり、消去用ゲート３０，３１はコントロールゲ
ート２７を形成する際に用いられたポリシリコン
層を利用して形成されている。なお、図において
３１は分離領域、３２はPSGからなるガラス層、
３３は電極用アルミニウム配線層、３４はチヤネ
ル領域、３５はチヤネル領域のピンチオフ点であ
る。
第３図は第２図に示したメモリセルを集積化し
たEAROMの概略的な平面図である。第３図に
おいては、１列内に集積化された２つのメモリセ
ルCL1，CL2と、メモリセルCL3の一部が示され
ており、図面の簡単化のために、これらのセルの
フローテイングゲート２５、コントロールゲート
２７、トンネリング絶縁層２８，２９、および消
去用ゲート３０，３１の平面構造のみが示されて
いる。従つて、ガラス層３２、アルミニウム配線
層３３等は省略されている。第３図からわかるよ
うに、消去用ゲート３０と３１は一層のポリシリ
コン層３６によつて電気的に接続されている。
たEAROMの概略的な平面図である。第３図に
おいては、１列内に集積化された２つのメモリセ
ルCL1，CL2と、メモリセルCL3の一部が示され
ており、図面の簡単化のために、これらのセルの
フローテイングゲート２５、コントロールゲート
２７、トンネリング絶縁層２８，２９、および消
去用ゲート３０，３１の平面構造のみが示されて
いる。従つて、ガラス層３２、アルミニウム配線
層３３等は省略されている。第３図からわかるよ
うに、消去用ゲート３０と３１は一層のポリシリ
コン層３６によつて電気的に接続されている。
第２図および第３図に示したEAROMの１メ
モリセルの等価回路を第４図に示す。第４図に基
づいて、書込み、読出し、および消去の動作を説
明する。
モリセルの等価回路を第４図に示す。第４図に基
づいて、書込み、読出し、および消去の動作を説
明する。
メモリ・セル・アレイに情報を書込む前に、す
べてのセルのデータを消去しなければならない
が、この消去を行う場合、コントロールゲート２
７に接続された行選択線Ｒおよびドレイン領域２
３に接続された列選択線Ｃを共に接地し、消去用
ゲート３０，３１に接続されたプログラム線PL
に15Vないし20V程度の電圧を印加する。この電
圧印加により、フローテイングゲート２５に蓄積
されていた電子は、トンネリング絶縁層２９をト
ンネル効果により貫通して消去用電極３１に流出
し、フローテイングゲート２５に電子が存在しな
くなる。この状態を、メモリセルがデータ“０”
を蓄積していると定義する。この消去動作はメモ
リ・セル・アレイ全体に対して同時に行うことも
できるし、行単位に行うことも可能である。
べてのセルのデータを消去しなければならない
が、この消去を行う場合、コントロールゲート２
７に接続された行選択線Ｒおよびドレイン領域２
３に接続された列選択線Ｃを共に接地し、消去用
ゲート３０，３１に接続されたプログラム線PL
に15Vないし20V程度の電圧を印加する。この電
圧印加により、フローテイングゲート２５に蓄積
されていた電子は、トンネリング絶縁層２９をト
ンネル効果により貫通して消去用電極３１に流出
し、フローテイングゲート２５に電子が存在しな
くなる。この状態を、メモリセルがデータ“０”
を蓄積していると定義する。この消去動作はメモ
リ・セル・アレイ全体に対して同時に行うことも
できるし、行単位に行うことも可能である。
メモリセルにデータ“１”を書込む場合は、従
来のEPROMの場合と同様でありそのセルに接続
されている行選択線Ｒと列選択線Ｃにそれぞれ、
15Vないし20Vの電圧を印加し、消去用ゲート３
０，３１を接地すればよい。ドレイン領域２３に
このような高電圧を印加すると、ドレイン領域２
３とチヤネル領域３４のピンチオフ点３５（第２
図参照）との間が強電界となつて、この間で発生
する電子がコントロールゲート２７に印加された
電圧による電界の影響を受けてフローテイングゲ
ートに注入され、かくしてデータ“１”が書込ま
れる。
来のEPROMの場合と同様でありそのセルに接続
されている行選択線Ｒと列選択線Ｃにそれぞれ、
15Vないし20Vの電圧を印加し、消去用ゲート３
０，３１を接地すればよい。ドレイン領域２３に
このような高電圧を印加すると、ドレイン領域２
３とチヤネル領域３４のピンチオフ点３５（第２
図参照）との間が強電界となつて、この間で発生
する電子がコントロールゲート２７に印加された
電圧による電界の影響を受けてフローテイングゲ
ートに注入され、かくしてデータ“１”が書込ま
れる。
メモリセルからデータを読出す場合は、行選択
線Ｒおよび列選択線Ｃと共に5Vの電圧を印加し、
消去用ゲート３０，３１を接地すればよい。メモ
リセルにデータ“１”が蓄積されている場合は、
フローテイングゲート２５に電子が存在するため
セルのしきい値電圧は高くなつており、従つて読
出し動作中はこのセルはカツトオフになつてい
る。逆に、メモリセルにデータ“０”が蓄積され
ている場合は、しきい値電圧が低く、読出し動作
により導通状態になる。
線Ｒおよび列選択線Ｃと共に5Vの電圧を印加し、
消去用ゲート３０，３１を接地すればよい。メモ
リセルにデータ“１”が蓄積されている場合は、
フローテイングゲート２５に電子が存在するため
セルのしきい値電圧は高くなつており、従つて読
出し動作中はこのセルはカツトオフになつてい
る。逆に、メモリセルにデータ“０”が蓄積され
ている場合は、しきい値電圧が低く、読出し動作
により導通状態になる。
次に、本発明の実施例によるEAROMの製造
方法を第５図ａないしｄに基づいて説明する。
方法を第５図ａないしｄに基づいて説明する。
第５図ａに示されるように、まず、１つのトラ
ンジスタの領域の周囲、隣接する素子との電気的
絶縁を確保するための分離領域３１が形成されて
いるＰ形半導体基板２０の表面２１の上に厚さ
500ないし700オングストロームの第１の絶縁層２
４を形成する。次に第１の絶縁層２４の上に第１
のポリシリコン層２５′を形成し、その上に第２
絶縁層２６′を厚さ約1μｍに形成する。
ンジスタの領域の周囲、隣接する素子との電気的
絶縁を確保するための分離領域３１が形成されて
いるＰ形半導体基板２０の表面２１の上に厚さ
500ないし700オングストロームの第１の絶縁層２
４を形成する。次に第１の絶縁層２４の上に第１
のポリシリコン層２５′を形成し、その上に第２
絶縁層２６′を厚さ約1μｍに形成する。
第５図ｂに示されるように、第２の絶縁層２
６′およびその下の第１のポリシリコン層２５′を
等方性のウエツトエツチング等によりパターニン
グして、絶縁層２６およびフローテイングゲート
２５を形成する。このとき、絶縁層２６′とポリ
シリコン層２５′とのエツチングレートの違いか
ら、絶縁層２６の表面積がフローテイングゲート
２５の表面積より大きくなる。この後、全面に約
100オングストローム程度の薄い酸化膜を形成し
てフローテイングゲート２５の両側露出部に、ト
ンネル現象を生ぜしめ得る低耐圧のトンネリング
絶縁層２８，２９を形成する。
６′およびその下の第１のポリシリコン層２５′を
等方性のウエツトエツチング等によりパターニン
グして、絶縁層２６およびフローテイングゲート
２５を形成する。このとき、絶縁層２６′とポリ
シリコン層２５′とのエツチングレートの違いか
ら、絶縁層２６の表面積がフローテイングゲート
２５の表面積より大きくなる。この後、全面に約
100オングストローム程度の薄い酸化膜を形成し
てフローテイングゲート２５の両側露出部に、ト
ンネル現象を生ぜしめ得る低耐圧のトンネリング
絶縁層２８，２９を形成する。
次に、第５図Ｃに示されるように、第２のポリ
シリコン層２７′を全面に形成する。このとき、
フローテイングゲート２５に対してオーバハング
している第２の絶縁層２６の下部にも第２のポリ
シリコン層２７′が形成される。
シリコン層２７′を全面に形成する。このとき、
フローテイングゲート２５に対してオーバハング
している第２の絶縁層２６の下部にも第２のポリ
シリコン層２７′が形成される。
次いで、第５図ｄに示されるように、直進性の
よい異方性ドライエツチング等によつて、第２の
ポリシリコン層２７′をパターニングして、コン
トロールゲート２７を残す。このとき、第２の絶
縁層２６のオーバハング部の下部のポリシリコン
層が残り、これが消去用ゲート３０および３１と
なる。
よい異方性ドライエツチング等によつて、第２の
ポリシリコン層２７′をパターニングして、コン
トロールゲート２７を残す。このとき、第２の絶
縁層２６のオーバハング部の下部のポリシリコン
層が残り、これが消去用ゲート３０および３１と
なる。
最後に全面を酸化膜で覆い、ガラス層３２をそ
の上に形成し、コンタクト窓をあけてアルミニウ
ム配線を施せば第２図に示した構造のEAROM
が得られる。
の上に形成し、コンタクト窓をあけてアルミニウ
ム配線を施せば第２図に示した構造のEAROM
が得られる。
本発明によるEAROMのメモリセルは単一の
トランジスタで構成されるため、従来の
FLOTOXと比較して集積度は向上する。また、
トンネリング酸化層は消去用ゲートとフローテイ
ングゲートの間にあるのでFLOTOXの場合と比
べて強電界の影響が少なく、従つて絶縁破壊に強
い。さらに、本発明によるEAROMは、従来の
紫外線消去型EPROMの製造工程を利用して比較
的簡単に製造できる。
トランジスタで構成されるため、従来の
FLOTOXと比較して集積度は向上する。また、
トンネリング酸化層は消去用ゲートとフローテイ
ングゲートの間にあるのでFLOTOXの場合と比
べて強電界の影響が少なく、従つて絶縁破壊に強
い。さらに、本発明によるEAROMは、従来の
紫外線消去型EPROMの製造工程を利用して比較
的簡単に製造できる。
なお、本発明に前述の実施例に限定されるもの
ではなく、様々の変形が考えられる。例えば絶縁
層としてSiO2膜を用いたが、他の材料を用いて
もよい。また、ｎ型半導体基板を用いたが、ｐ型
半導体基板でもよい。
ではなく、様々の変形が考えられる。例えば絶縁
層としてSiO2膜を用いたが、他の材料を用いて
もよい。また、ｎ型半導体基板を用いたが、ｐ型
半導体基板でもよい。
第１図は従来のFLOTOXを用いた１メモリセ
ルを等価回路図、第２図は本発明の一実施例によ
るEAROMの１個のメモリセルの構造を示す断
面図、第３図は第２図に示したメモリセルを集積
化したEAROMの概略的な平面図、第４図は第
２図に示したEAROMの１メモリセルの等価回
路図、第５図ａ〜ｄは本発明の一実施例による
EAROMの製造工程を示す断面図である。 ２０……ｐ型半導体基板、２１……ｐ型半導体
基板の表面、２２，２３……ソース領域およびド
レイン領域、２４……第１の絶縁層、２５……フ
ローテイングゲート、２６……第２の絶縁層、２
７……コントロールゲート、２８，２９……トン
ネリング絶縁層、３０，３１……消去用ゲート、
３３……ガラス層、３３……アルミニウム配線
層、３４……チヤネル領域、３５……ピンチオフ
点。
ルを等価回路図、第２図は本発明の一実施例によ
るEAROMの１個のメモリセルの構造を示す断
面図、第３図は第２図に示したメモリセルを集積
化したEAROMの概略的な平面図、第４図は第
２図に示したEAROMの１メモリセルの等価回
路図、第５図ａ〜ｄは本発明の一実施例による
EAROMの製造工程を示す断面図である。 ２０……ｐ型半導体基板、２１……ｐ型半導体
基板の表面、２２，２３……ソース領域およびド
レイン領域、２４……第１の絶縁層、２５……フ
ローテイングゲート、２６……第２の絶縁層、２
７……コントロールゲート、２８，２９……トン
ネリング絶縁層、３０，３１……消去用ゲート、
３３……ガラス層、３３……アルミニウム配線
層、３４……チヤネル領域、３５……ピンチオフ
点。
Claims (1)
- 【特許請求の範囲】 １ 一導電型半導体基板の表面下に互いに離れて
形成されており、該一導電型と反対導電型のソー
ス領域およびドレイン領域、 該ソース領域と該ドレイン領域との間の該半導
体基板の表面上に、第１の絶縁層を介して形成さ
れたフローテイングゲート、および 該フローテイングゲート上に第２の絶縁層を介
して形成されたコントロールゲートを具備する消
去可能型読出し専用メモリにおいて、 該半導体基板上に該第１の絶縁層を介して、か
つ、該フローテイングゲートの両側にトンネル現
象を生ぜしめ得るトンネリング絶縁層を介して形
成された消去用ゲートを設け、該消去用ゲートに
電圧を印加することにより、該フローテイングゲ
ートに蓄積されている電荷を該トンネリング絶縁
層を介して該消去用ゲートに流出せしめるように
した電気的消去型読出し専用メモリ。 ２ 一導電型半導体基板上に第１の絶縁層を形成
する段階、 該第１の絶縁層上に第１のポリシリコン層を形
成する段階、 該第１のポリシリコン層上に第２の絶縁層を形
成する段階、 該第２の絶縁層および該第１のポリシリコン層
を等方性エツチング液によりエツチングして、該
第１のポリシリコン層からフローテイングゲート
を形成し、エツチングされた第２の絶縁層の表面
積を該フローテイングゲートの表面積より大とな
す段階、 該フローテイングゲートの両側露出部にトンネ
ル現象を生ぜしめ得るトンネリング絶縁層を形成
する段階、および 該エツチングされた第２の絶縁層の上にコント
ロールゲートを形成すると共に、該エツチングさ
れた第２の絶縁層の下で、かつ、該フローテイン
グゲートの両側に該トンネリング絶縁層を介して
消去用ゲートを形成する段階を具備したことを特
徴とする電気的消去型読出し専用メモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152912A JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56152912A JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854668A JPS5854668A (ja) | 1983-03-31 |
| JPS6341240B2 true JPS6341240B2 (ja) | 1988-08-16 |
Family
ID=15550853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56152912A Granted JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854668A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6094775A (ja) * | 1983-10-27 | 1985-05-27 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
| US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
| US4667217A (en) * | 1985-04-19 | 1987-05-19 | Ncr Corporation | Two bit vertically/horizontally integrated memory cell |
| US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
| KR970003903B1 (en) * | 1987-04-24 | 1997-03-22 | Hitachi Mfg Kk | Semiconductor device and fabricating method thereof |
| US5153144A (en) * | 1988-05-10 | 1992-10-06 | Hitachi, Ltd. | Method of making tunnel EEPROM |
| US5445980A (en) * | 1988-05-10 | 1995-08-29 | Hitachi, Ltd. | Method of making a semiconductor memory device |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5198380A (en) * | 1988-06-08 | 1993-03-30 | Sundisk Corporation | Method of highly compact EPROM and flash EEPROM devices |
| US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
| US5089433A (en) * | 1988-08-08 | 1992-02-18 | National Semiconductor Corporation | Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture |
| US5051793A (en) * | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
| JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
| KR940006094B1 (ko) * | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
| US5063172A (en) * | 1990-06-28 | 1991-11-05 | National Semiconductor Corporation | Manufacture of a split-gate EPROM cell using polysilicon spacers |
| US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
| US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
| US5723888A (en) * | 1993-05-17 | 1998-03-03 | Yu; Shih-Chiang | Non-volatile semiconductor memory device |
| WO1994015363A1 (en) * | 1992-12-28 | 1994-07-07 | Yu Shih Chiang | Non-volatile semiconductor memory cell |
| FR2749977B1 (fr) * | 1996-06-14 | 1998-10-09 | Commissariat Energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
-
1981
- 1981-09-29 JP JP56152912A patent/JPS5854668A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854668A (ja) | 1983-03-31 |
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