JPS6341240B2 - - Google Patents
Info
- Publication number
- JPS6341240B2 JPS6341240B2 JP56152912A JP15291281A JPS6341240B2 JP S6341240 B2 JPS6341240 B2 JP S6341240B2 JP 56152912 A JP56152912 A JP 56152912A JP 15291281 A JP15291281 A JP 15291281A JP S6341240 B2 JPS6341240 B2 JP S6341240B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating layer
- floating gate
- gate
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005641 tunneling Effects 0.000 claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 229920005591 polysilicon Polymers 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 12
- 239000000758 substrate Substances 0.000 claims description 11
- 238000004519 manufacturing process Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 description 6
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は電気的消去型読出し専用メモリおよび
その製造方法に関する。
その製造方法に関する。
電気的消去型読出し専用メモリ(EAROM、
electrical alterable ROM)としては、Si3N4膜
とSiO2膜の境界にトンネル効果を利用して電荷
をたくわえるMNOS(metal nitride oxide
semiconductor)および今後の主流になるであろ
うFLOTOX(floating gate tuvnel oxide)の2
種類が知られている。FLOTOXは、例えば1980
年2月28日号のElectronics誌第113頁ないし第
117頁に紹介されているように、半導体基板とフ
ローテイングゲートの間のトンネリング酸化層を
通して、トンネル効果を利用して、フローテイン
グゲートに電荷をたくわえるものである。
electrical alterable ROM)としては、Si3N4膜
とSiO2膜の境界にトンネル効果を利用して電荷
をたくわえるMNOS(metal nitride oxide
semiconductor)および今後の主流になるであろ
うFLOTOX(floating gate tuvnel oxide)の2
種類が知られている。FLOTOXは、例えば1980
年2月28日号のElectronics誌第113頁ないし第
117頁に紹介されているように、半導体基板とフ
ローテイングゲートの間のトンネリング酸化層を
通して、トンネル効果を利用して、フローテイン
グゲートに電荷をたくわえるものである。
上記MNOSはSi3N4膜の下のSiO2膜の厚さが50
オングストロームと極めて薄く、また上記
FLOTOXにおいてもフローテイングゲートの下
のトンネリング酸化層は100オングストロームと
極めて薄いので、容易に絶縁破壊が生じるという
問題がある。また、FLOTOXにより1メモリ・
セルを構成するためには、後述するようにトラン
スフアーゲート用のトランジスタとFLOTOXト
ランジスタの2個が必要であり、集積向上の上で
問題である。
オングストロームと極めて薄く、また上記
FLOTOXにおいてもフローテイングゲートの下
のトンネリング酸化層は100オングストロームと
極めて薄いので、容易に絶縁破壊が生じるという
問題がある。また、FLOTOXにより1メモリ・
セルを構成するためには、後述するようにトラン
スフアーゲート用のトランジスタとFLOTOXト
ランジスタの2個が必要であり、集積向上の上で
問題である。
本発明の目的は、フローテイングゲートとコン
トロールゲートからなるスタツクドゲートの2層
構造を有するEAROMにおいて、そのフローテ
イングゲート形成のためのエツチング時にフロー
テイングゲートを覆うSiO2がオーバハングする
ようにし、そのオーバハング部の下でフローテイ
ングゲートの端部に、トンネル現象を生ぜしめ得
る低耐圧のトンネリング絶縁層を介して消去用ゲ
ートを設けるという構想に基づき、絶縁破壊に強
く、かつ単一のトランジスタで1メモリセルの構
成を可能にして集積度が向上した新規な
EAROMおよびその製造方法を提供することに
ある。
トロールゲートからなるスタツクドゲートの2層
構造を有するEAROMにおいて、そのフローテ
イングゲート形成のためのエツチング時にフロー
テイングゲートを覆うSiO2がオーバハングする
ようにし、そのオーバハング部の下でフローテイ
ングゲートの端部に、トンネル現象を生ぜしめ得
る低耐圧のトンネリング絶縁層を介して消去用ゲ
ートを設けるという構想に基づき、絶縁破壊に強
く、かつ単一のトランジスタで1メモリセルの構
成を可能にして集積度が向上した新規な
EAROMおよびその製造方法を提供することに
ある。
以下、本発明の実施例を従来のFLOTOXと対
比して図面に基づいて説明する。
比して図面に基づいて説明する。
第1図は従来のFLOTOXを用いた1メモリセ
ルを示す等価回路図である。第1図に示されよう
に、FLOTOXによる1メモリセルは、トランス
フアーゲート用トランジスタT1とFLOTOXトラ
ンジスタT2を直列接続して構成されており、ト
ランジスタT1のゲートは行選択線Rに接続され
ており、トランジスタT1のドレインは列選択線
Cに接続されており、FLOTOXトランジスタT2
のコントロールゲート1は消去用のプログラム線
PLに接続されており、トランジスタT2のソース
は接地されている。第1図aを用いて、このメモ
リセルにたくわえられているデータを消去する場
合を簡単に説明すると、行選択線Rおよびプログ
ラム線PLに例えば20Vの電圧V1を印加し、列選
択線Cを0Vにすると、FLOTOXトランジスタの
ドレイン端にある電子は、トンネル現象を起し得
る約100オングストロームの薄い酸化膜2を、ト
ンネル効果により通過してフローテイングゲート
3に到達し、そこに蓄積される。この結果、トラ
ンジスタT2のしきい値電圧は高くなり、読出し
時に5Vの電圧を行選択線R、列選択線Cおよび
プログラム線PLに印加しても、トランジスタT2
はカツトオフとなつており、従つてトランジスタ
T1,T2を電流が流れない。こうして、メモリセ
ルのデータが消去される。消去が行われたメモリ
セルのデータを“0”として、次に第1図bを用
いて、メモリセルにデータ“1”の書込みを行う
場合を簡単に説明すると、フローテイングゲート
3に蓄積されている電荷をドレインに流出させて
トランジスタT2のしきい値電圧を低くする。こ
のためには、プログラム線PLを0Vとし、行選択
線Rに約20Vの電圧V1、列選択線Cに約18Vの電
圧V2を印加すればよい。列選択線Cに18Vを印
加した場合はフローテイングゲート3の電子がド
レイン領域に流出して、トランジスタT2のしき
い値電圧は低くなり、この状態で前述と同様に読
出しを行うと、トランジスタT1,T2共に導通す
るので“1”が読出される。
ルを示す等価回路図である。第1図に示されよう
に、FLOTOXによる1メモリセルは、トランス
フアーゲート用トランジスタT1とFLOTOXトラ
ンジスタT2を直列接続して構成されており、ト
ランジスタT1のゲートは行選択線Rに接続され
ており、トランジスタT1のドレインは列選択線
Cに接続されており、FLOTOXトランジスタT2
のコントロールゲート1は消去用のプログラム線
PLに接続されており、トランジスタT2のソース
は接地されている。第1図aを用いて、このメモ
リセルにたくわえられているデータを消去する場
合を簡単に説明すると、行選択線Rおよびプログ
ラム線PLに例えば20Vの電圧V1を印加し、列選
択線Cを0Vにすると、FLOTOXトランジスタの
ドレイン端にある電子は、トンネル現象を起し得
る約100オングストロームの薄い酸化膜2を、ト
ンネル効果により通過してフローテイングゲート
3に到達し、そこに蓄積される。この結果、トラ
ンジスタT2のしきい値電圧は高くなり、読出し
時に5Vの電圧を行選択線R、列選択線Cおよび
プログラム線PLに印加しても、トランジスタT2
はカツトオフとなつており、従つてトランジスタ
T1,T2を電流が流れない。こうして、メモリセ
ルのデータが消去される。消去が行われたメモリ
セルのデータを“0”として、次に第1図bを用
いて、メモリセルにデータ“1”の書込みを行う
場合を簡単に説明すると、フローテイングゲート
3に蓄積されている電荷をドレインに流出させて
トランジスタT2のしきい値電圧を低くする。こ
のためには、プログラム線PLを0Vとし、行選択
線Rに約20Vの電圧V1、列選択線Cに約18Vの電
圧V2を印加すればよい。列選択線Cに18Vを印
加した場合はフローテイングゲート3の電子がド
レイン領域に流出して、トランジスタT2のしき
い値電圧は低くなり、この状態で前述と同様に読
出しを行うと、トランジスタT1,T2共に導通す
るので“1”が読出される。
このように、第1図に示した従来のFLOTOX
によるメモリセルにおいては、トンネル現象を利
用してデータを電気的に消去できるが、消去に際
して1つの行当たりに行選択線Rとプログラム線
PLの2本の線を選択しなければならず、1メモ
リセルを2個のトランジスタで構成しなければな
らないので、メモリの集積度向上の見地からは必
ずしも好ましいものとはいえない。また、第1図
aに示したトンネリング酸化層2は100オングス
トロームと極めて薄く、20Vの高圧で容易に絶縁
破壊を起す可能性があるという問題もある。
によるメモリセルにおいては、トンネル現象を利
用してデータを電気的に消去できるが、消去に際
して1つの行当たりに行選択線Rとプログラム線
PLの2本の線を選択しなければならず、1メモ
リセルを2個のトランジスタで構成しなければな
らないので、メモリの集積度向上の見地からは必
ずしも好ましいものとはいえない。また、第1図
aに示したトンネリング酸化層2は100オングス
トロームと極めて薄く、20Vの高圧で容易に絶縁
破壊を起す可能性があるという問題もある。
本発明は上記従来技術における問題にかんがみ
てなされたものであり、次に第2図以下に基づい
て本発明の実施例を説明する。
てなされたものであり、次に第2図以下に基づい
て本発明の実施例を説明する。
第2図は本発明の一実施例によるEAROMの
1個のメモリセルの構造を示す断面図である。第
2図において、P型半導体基板20の表面21の
下に、n型ソース領域22およびn型ドレイン領
域23が互いに離れて形成されている。ソース領
域22とドレイン領域23の間の表面21の上
に、第1の絶縁層24を介してフローテイングゲ
ート25が形成されている。第1の絶縁層24は
厚さが500ないし700オングストロームのSiO2膜
で形成されている。フローテイングゲート25は
ポリシリコン層で形成されている。フローテイン
グゲート25の上に第2の絶縁層26を介してコ
ントロールゲート27が形成されている。第2の
絶縁層26は厚さが約1μmのSiO2膜で形成され
ており、コントロールゲート27はポリシリコン
層で形成されている。フローテイングゲート25
およびコントロールゲート27をもつスタツクド
ゲートの2層構造を有するROMのセルとして
は、紫外線またはX線で消去するEPROM
(arasable PROM)等が知られている。本発明
においては、上記EPROMに類似した構造の中の
フローテイングゲート25の両側に、トンネル現
象を生ぜしめ得る低耐圧のトンネリング絶縁層2
8および29を後述する方法で形成し、このトン
ネリング絶縁層28および29を介して、フロー
テイングゲート25の両側に消去用ゲート30,
31を設けた。トンネリング絶縁層28および2
9の厚さ約100オングストロームの薄いSiO2膜で
あり、消去用ゲート30,31はコントロールゲ
ート27を形成する際に用いられたポリシリコン
層を利用して形成されている。なお、図において
31は分離領域、32はPSGからなるガラス層、
33は電極用アルミニウム配線層、34はチヤネ
ル領域、35はチヤネル領域のピンチオフ点であ
る。
1個のメモリセルの構造を示す断面図である。第
2図において、P型半導体基板20の表面21の
下に、n型ソース領域22およびn型ドレイン領
域23が互いに離れて形成されている。ソース領
域22とドレイン領域23の間の表面21の上
に、第1の絶縁層24を介してフローテイングゲ
ート25が形成されている。第1の絶縁層24は
厚さが500ないし700オングストロームのSiO2膜
で形成されている。フローテイングゲート25は
ポリシリコン層で形成されている。フローテイン
グゲート25の上に第2の絶縁層26を介してコ
ントロールゲート27が形成されている。第2の
絶縁層26は厚さが約1μmのSiO2膜で形成され
ており、コントロールゲート27はポリシリコン
層で形成されている。フローテイングゲート25
およびコントロールゲート27をもつスタツクド
ゲートの2層構造を有するROMのセルとして
は、紫外線またはX線で消去するEPROM
(arasable PROM)等が知られている。本発明
においては、上記EPROMに類似した構造の中の
フローテイングゲート25の両側に、トンネル現
象を生ぜしめ得る低耐圧のトンネリング絶縁層2
8および29を後述する方法で形成し、このトン
ネリング絶縁層28および29を介して、フロー
テイングゲート25の両側に消去用ゲート30,
31を設けた。トンネリング絶縁層28および2
9の厚さ約100オングストロームの薄いSiO2膜で
あり、消去用ゲート30,31はコントロールゲ
ート27を形成する際に用いられたポリシリコン
層を利用して形成されている。なお、図において
31は分離領域、32はPSGからなるガラス層、
33は電極用アルミニウム配線層、34はチヤネ
ル領域、35はチヤネル領域のピンチオフ点であ
る。
第3図は第2図に示したメモリセルを集積化し
たEAROMの概略的な平面図である。第3図に
おいては、1列内に集積化された2つのメモリセ
ルCL1,CL2と、メモリセルCL3の一部が示され
ており、図面の簡単化のために、これらのセルの
フローテイングゲート25、コントロールゲート
27、トンネリング絶縁層28,29、および消
去用ゲート30,31の平面構造のみが示されて
いる。従つて、ガラス層32、アルミニウム配線
層33等は省略されている。第3図からわかるよ
うに、消去用ゲート30と31は一層のポリシリ
コン層36によつて電気的に接続されている。
たEAROMの概略的な平面図である。第3図に
おいては、1列内に集積化された2つのメモリセ
ルCL1,CL2と、メモリセルCL3の一部が示され
ており、図面の簡単化のために、これらのセルの
フローテイングゲート25、コントロールゲート
27、トンネリング絶縁層28,29、および消
去用ゲート30,31の平面構造のみが示されて
いる。従つて、ガラス層32、アルミニウム配線
層33等は省略されている。第3図からわかるよ
うに、消去用ゲート30と31は一層のポリシリ
コン層36によつて電気的に接続されている。
第2図および第3図に示したEAROMの1メ
モリセルの等価回路を第4図に示す。第4図に基
づいて、書込み、読出し、および消去の動作を説
明する。
モリセルの等価回路を第4図に示す。第4図に基
づいて、書込み、読出し、および消去の動作を説
明する。
メモリ・セル・アレイに情報を書込む前に、す
べてのセルのデータを消去しなければならない
が、この消去を行う場合、コントロールゲート2
7に接続された行選択線Rおよびドレイン領域2
3に接続された列選択線Cを共に接地し、消去用
ゲート30,31に接続されたプログラム線PL
に15Vないし20V程度の電圧を印加する。この電
圧印加により、フローテイングゲート25に蓄積
されていた電子は、トンネリング絶縁層29をト
ンネル効果により貫通して消去用電極31に流出
し、フローテイングゲート25に電子が存在しな
くなる。この状態を、メモリセルがデータ“0”
を蓄積していると定義する。この消去動作はメモ
リ・セル・アレイ全体に対して同時に行うことも
できるし、行単位に行うことも可能である。
べてのセルのデータを消去しなければならない
が、この消去を行う場合、コントロールゲート2
7に接続された行選択線Rおよびドレイン領域2
3に接続された列選択線Cを共に接地し、消去用
ゲート30,31に接続されたプログラム線PL
に15Vないし20V程度の電圧を印加する。この電
圧印加により、フローテイングゲート25に蓄積
されていた電子は、トンネリング絶縁層29をト
ンネル効果により貫通して消去用電極31に流出
し、フローテイングゲート25に電子が存在しな
くなる。この状態を、メモリセルがデータ“0”
を蓄積していると定義する。この消去動作はメモ
リ・セル・アレイ全体に対して同時に行うことも
できるし、行単位に行うことも可能である。
メモリセルにデータ“1”を書込む場合は、従
来のEPROMの場合と同様でありそのセルに接続
されている行選択線Rと列選択線Cにそれぞれ、
15Vないし20Vの電圧を印加し、消去用ゲート3
0,31を接地すればよい。ドレイン領域23に
このような高電圧を印加すると、ドレイン領域2
3とチヤネル領域34のピンチオフ点35(第2
図参照)との間が強電界となつて、この間で発生
する電子がコントロールゲート27に印加された
電圧による電界の影響を受けてフローテイングゲ
ートに注入され、かくしてデータ“1”が書込ま
れる。
来のEPROMの場合と同様でありそのセルに接続
されている行選択線Rと列選択線Cにそれぞれ、
15Vないし20Vの電圧を印加し、消去用ゲート3
0,31を接地すればよい。ドレイン領域23に
このような高電圧を印加すると、ドレイン領域2
3とチヤネル領域34のピンチオフ点35(第2
図参照)との間が強電界となつて、この間で発生
する電子がコントロールゲート27に印加された
電圧による電界の影響を受けてフローテイングゲ
ートに注入され、かくしてデータ“1”が書込ま
れる。
メモリセルからデータを読出す場合は、行選択
線Rおよび列選択線Cと共に5Vの電圧を印加し、
消去用ゲート30,31を接地すればよい。メモ
リセルにデータ“1”が蓄積されている場合は、
フローテイングゲート25に電子が存在するため
セルのしきい値電圧は高くなつており、従つて読
出し動作中はこのセルはカツトオフになつてい
る。逆に、メモリセルにデータ“0”が蓄積され
ている場合は、しきい値電圧が低く、読出し動作
により導通状態になる。
線Rおよび列選択線Cと共に5Vの電圧を印加し、
消去用ゲート30,31を接地すればよい。メモ
リセルにデータ“1”が蓄積されている場合は、
フローテイングゲート25に電子が存在するため
セルのしきい値電圧は高くなつており、従つて読
出し動作中はこのセルはカツトオフになつてい
る。逆に、メモリセルにデータ“0”が蓄積され
ている場合は、しきい値電圧が低く、読出し動作
により導通状態になる。
次に、本発明の実施例によるEAROMの製造
方法を第5図aないしdに基づいて説明する。
方法を第5図aないしdに基づいて説明する。
第5図aに示されるように、まず、1つのトラ
ンジスタの領域の周囲、隣接する素子との電気的
絶縁を確保するための分離領域31が形成されて
いるP形半導体基板20の表面21の上に厚さ
500ないし700オングストロームの第1の絶縁層2
4を形成する。次に第1の絶縁層24の上に第1
のポリシリコン層25′を形成し、その上に第2
絶縁層26′を厚さ約1μmに形成する。
ンジスタの領域の周囲、隣接する素子との電気的
絶縁を確保するための分離領域31が形成されて
いるP形半導体基板20の表面21の上に厚さ
500ないし700オングストロームの第1の絶縁層2
4を形成する。次に第1の絶縁層24の上に第1
のポリシリコン層25′を形成し、その上に第2
絶縁層26′を厚さ約1μmに形成する。
第5図bに示されるように、第2の絶縁層2
6′およびその下の第1のポリシリコン層25′を
等方性のウエツトエツチング等によりパターニン
グして、絶縁層26およびフローテイングゲート
25を形成する。このとき、絶縁層26′とポリ
シリコン層25′とのエツチングレートの違いか
ら、絶縁層26の表面積がフローテイングゲート
25の表面積より大きくなる。この後、全面に約
100オングストローム程度の薄い酸化膜を形成し
てフローテイングゲート25の両側露出部に、ト
ンネル現象を生ぜしめ得る低耐圧のトンネリング
絶縁層28,29を形成する。
6′およびその下の第1のポリシリコン層25′を
等方性のウエツトエツチング等によりパターニン
グして、絶縁層26およびフローテイングゲート
25を形成する。このとき、絶縁層26′とポリ
シリコン層25′とのエツチングレートの違いか
ら、絶縁層26の表面積がフローテイングゲート
25の表面積より大きくなる。この後、全面に約
100オングストローム程度の薄い酸化膜を形成し
てフローテイングゲート25の両側露出部に、ト
ンネル現象を生ぜしめ得る低耐圧のトンネリング
絶縁層28,29を形成する。
次に、第5図Cに示されるように、第2のポリ
シリコン層27′を全面に形成する。このとき、
フローテイングゲート25に対してオーバハング
している第2の絶縁層26の下部にも第2のポリ
シリコン層27′が形成される。
シリコン層27′を全面に形成する。このとき、
フローテイングゲート25に対してオーバハング
している第2の絶縁層26の下部にも第2のポリ
シリコン層27′が形成される。
次いで、第5図dに示されるように、直進性の
よい異方性ドライエツチング等によつて、第2の
ポリシリコン層27′をパターニングして、コン
トロールゲート27を残す。このとき、第2の絶
縁層26のオーバハング部の下部のポリシリコン
層が残り、これが消去用ゲート30および31と
なる。
よい異方性ドライエツチング等によつて、第2の
ポリシリコン層27′をパターニングして、コン
トロールゲート27を残す。このとき、第2の絶
縁層26のオーバハング部の下部のポリシリコン
層が残り、これが消去用ゲート30および31と
なる。
最後に全面を酸化膜で覆い、ガラス層32をそ
の上に形成し、コンタクト窓をあけてアルミニウ
ム配線を施せば第2図に示した構造のEAROM
が得られる。
の上に形成し、コンタクト窓をあけてアルミニウ
ム配線を施せば第2図に示した構造のEAROM
が得られる。
本発明によるEAROMのメモリセルは単一の
トランジスタで構成されるため、従来の
FLOTOXと比較して集積度は向上する。また、
トンネリング酸化層は消去用ゲートとフローテイ
ングゲートの間にあるのでFLOTOXの場合と比
べて強電界の影響が少なく、従つて絶縁破壊に強
い。さらに、本発明によるEAROMは、従来の
紫外線消去型EPROMの製造工程を利用して比較
的簡単に製造できる。
トランジスタで構成されるため、従来の
FLOTOXと比較して集積度は向上する。また、
トンネリング酸化層は消去用ゲートとフローテイ
ングゲートの間にあるのでFLOTOXの場合と比
べて強電界の影響が少なく、従つて絶縁破壊に強
い。さらに、本発明によるEAROMは、従来の
紫外線消去型EPROMの製造工程を利用して比較
的簡単に製造できる。
なお、本発明に前述の実施例に限定されるもの
ではなく、様々の変形が考えられる。例えば絶縁
層としてSiO2膜を用いたが、他の材料を用いて
もよい。また、n型半導体基板を用いたが、p型
半導体基板でもよい。
ではなく、様々の変形が考えられる。例えば絶縁
層としてSiO2膜を用いたが、他の材料を用いて
もよい。また、n型半導体基板を用いたが、p型
半導体基板でもよい。
第1図は従来のFLOTOXを用いた1メモリセ
ルを等価回路図、第2図は本発明の一実施例によ
るEAROMの1個のメモリセルの構造を示す断
面図、第3図は第2図に示したメモリセルを集積
化したEAROMの概略的な平面図、第4図は第
2図に示したEAROMの1メモリセルの等価回
路図、第5図a〜dは本発明の一実施例による
EAROMの製造工程を示す断面図である。 20……p型半導体基板、21……p型半導体
基板の表面、22,23……ソース領域およびド
レイン領域、24……第1の絶縁層、25……フ
ローテイングゲート、26……第2の絶縁層、2
7……コントロールゲート、28,29……トン
ネリング絶縁層、30,31……消去用ゲート、
33……ガラス層、33……アルミニウム配線
層、34……チヤネル領域、35……ピンチオフ
点。
ルを等価回路図、第2図は本発明の一実施例によ
るEAROMの1個のメモリセルの構造を示す断
面図、第3図は第2図に示したメモリセルを集積
化したEAROMの概略的な平面図、第4図は第
2図に示したEAROMの1メモリセルの等価回
路図、第5図a〜dは本発明の一実施例による
EAROMの製造工程を示す断面図である。 20……p型半導体基板、21……p型半導体
基板の表面、22,23……ソース領域およびド
レイン領域、24……第1の絶縁層、25……フ
ローテイングゲート、26……第2の絶縁層、2
7……コントロールゲート、28,29……トン
ネリング絶縁層、30,31……消去用ゲート、
33……ガラス層、33……アルミニウム配線
層、34……チヤネル領域、35……ピンチオフ
点。
Claims (1)
- 【特許請求の範囲】 1 一導電型半導体基板の表面下に互いに離れて
形成されており、該一導電型と反対導電型のソー
ス領域およびドレイン領域、 該ソース領域と該ドレイン領域との間の該半導
体基板の表面上に、第1の絶縁層を介して形成さ
れたフローテイングゲート、および 該フローテイングゲート上に第2の絶縁層を介
して形成されたコントロールゲートを具備する消
去可能型読出し専用メモリにおいて、 該半導体基板上に該第1の絶縁層を介して、か
つ、該フローテイングゲートの両側にトンネル現
象を生ぜしめ得るトンネリング絶縁層を介して形
成された消去用ゲートを設け、該消去用ゲートに
電圧を印加することにより、該フローテイングゲ
ートに蓄積されている電荷を該トンネリング絶縁
層を介して該消去用ゲートに流出せしめるように
した電気的消去型読出し専用メモリ。 2 一導電型半導体基板上に第1の絶縁層を形成
する段階、 該第1の絶縁層上に第1のポリシリコン層を形
成する段階、 該第1のポリシリコン層上に第2の絶縁層を形
成する段階、 該第2の絶縁層および該第1のポリシリコン層
を等方性エツチング液によりエツチングして、該
第1のポリシリコン層からフローテイングゲート
を形成し、エツチングされた第2の絶縁層の表面
積を該フローテイングゲートの表面積より大とな
す段階、 該フローテイングゲートの両側露出部にトンネ
ル現象を生ぜしめ得るトンネリング絶縁層を形成
する段階、および 該エツチングされた第2の絶縁層の上にコント
ロールゲートを形成すると共に、該エツチングさ
れた第2の絶縁層の下で、かつ、該フローテイン
グゲートの両側に該トンネリング絶縁層を介して
消去用ゲートを形成する段階を具備したことを特
徴とする電気的消去型読出し専用メモリの製造方
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56152912A JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP56152912A JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5854668A JPS5854668A (ja) | 1983-03-31 |
JPS6341240B2 true JPS6341240B2 (ja) | 1988-08-16 |
Family
ID=15550853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP56152912A Granted JPS5854668A (ja) | 1981-09-29 | 1981-09-29 | 電気的消去型読出し専用メモリおよびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5854668A (ja) |
Families Citing this family (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6094775A (ja) * | 1983-10-27 | 1985-05-27 | Mitsubishi Electric Corp | 半導体記憶装置及びその製造方法 |
US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
US4667217A (en) * | 1985-04-19 | 1987-05-19 | Ncr Corporation | Two bit vertically/horizontally integrated memory cell |
US4794565A (en) * | 1986-09-15 | 1988-12-27 | The Regents Of The University Of California | Electrically programmable memory device employing source side injection |
KR970003903B1 (en) * | 1987-04-24 | 1997-03-22 | Hitachi Mfg Kk | Semiconductor device and fabricating method thereof |
US5153144A (en) * | 1988-05-10 | 1992-10-06 | Hitachi, Ltd. | Method of making tunnel EEPROM |
US5445980A (en) * | 1988-05-10 | 1995-08-29 | Hitachi, Ltd. | Method of making a semiconductor memory device |
US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
US5198380A (en) * | 1988-06-08 | 1993-03-30 | Sundisk Corporation | Method of highly compact EPROM and flash EEPROM devices |
US5268319A (en) * | 1988-06-08 | 1993-12-07 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
US5168465A (en) * | 1988-06-08 | 1992-12-01 | Eliyahou Harari | Highly compact EPROM and flash EEPROM devices |
US5089433A (en) * | 1988-08-08 | 1992-02-18 | National Semiconductor Corporation | Bipolar field-effect electrically erasable programmable read only memory cell and method of manufacture |
US5051793A (en) * | 1989-03-27 | 1991-09-24 | Ict International Cmos Technology, Inc. | Coplanar flash EPROM cell and method of making same |
JP2597719B2 (ja) * | 1989-07-31 | 1997-04-09 | 株式会社東芝 | 不揮発性半導体記憶装置およびその動作方法 |
KR940006094B1 (ko) * | 1989-08-17 | 1994-07-06 | 삼성전자 주식회사 | 불휘발성 반도체 기억장치 및 그 제조방법 |
US5063172A (en) * | 1990-06-28 | 1991-11-05 | National Semiconductor Corporation | Manufacture of a split-gate EPROM cell using polysilicon spacers |
US5343063A (en) * | 1990-12-18 | 1994-08-30 | Sundisk Corporation | Dense vertical programmable read only memory cell structure and processes for making them |
US5512505A (en) * | 1990-12-18 | 1996-04-30 | Sandisk Corporation | Method of making dense vertical programmable read only memory cell structure |
US5723888A (en) * | 1993-05-17 | 1998-03-03 | Yu; Shih-Chiang | Non-volatile semiconductor memory device |
WO1994015363A1 (en) * | 1992-12-28 | 1994-07-07 | Yu Shih Chiang | Non-volatile semiconductor memory cell |
FR2749977B1 (fr) * | 1996-06-14 | 1998-10-09 | Commissariat Energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
-
1981
- 1981-09-29 JP JP56152912A patent/JPS5854668A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS5854668A (ja) | 1983-03-31 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6341240B2 (ja) | ||
JP2003258128A (ja) | 不揮発性半導体記憶装置およびその製造方法ならびにその動作方法 | |
JPH0831959A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JP3049100B2 (ja) | 半導体装置及びその製造方法 | |
JPH03240275A (ja) | 不揮発性半導体装置 | |
JP2743571B2 (ja) | 半導体不揮発性記憶装置 | |
JP3524793B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
JPH0855922A (ja) | フラッシュメモリセルおよびその製造方法 | |
JPH08181231A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPH07161845A (ja) | 半導体不揮発性記憶装置 | |
JPH05226662A (ja) | 半導体記憶装置 | |
JPH07312394A (ja) | 不揮発性メモリ及びその製造方法 | |
JP2797466B2 (ja) | 不揮発性半導体記憶装置 | |
JP3807633B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
JP3398040B2 (ja) | 不揮発性半導体記憶装置とその製造方法 | |
JPH0878544A (ja) | 不揮発性半導体記憶装置 | |
JPH0851164A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
JPS6352478A (ja) | 半導体集積回路装置 | |
JPH0450754B2 (ja) | ||
JPS58112370A (ja) | 半導体不揮発性記憶装置 | |
JPH10229177A (ja) | 不揮発性半導体メモリ装置とその製造方法 | |
JPS5898978A (ja) | 不揮発性メモリ | |
JPH0750351A (ja) | 不揮発性半導体記憶装置並びにその製造方法及び使用方法 | |
KR100192545B1 (ko) | 불휘발성 메모리 소자 및 그의 제조 방법 | |
JP3133462B2 (ja) | 不揮発性半導体記憶装置 |