JPH11501774A - 階段型不揮発性メモリ・セル - Google Patents
階段型不揮発性メモリ・セルInfo
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- 239000000758 substrate Substances 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 9
- 230000000994 depressogenic effect Effects 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 9
- 238000002347 injection Methods 0.000 description 7
- 239000007924 injection Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 230000005641 tunneling Effects 0.000 description 2
- 240000005020 Acaciella glauca Species 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
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- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】
単一のラテラル・トランジスタを有する不揮発性メモリ・セルは、チャネル領域によって分離されたソース及びドレイン領域を含んでいる。フローティング・ゲートが少なくともチャネル領域上に形成されるとともに、ゲート酸化物によって前記チャネル領域と分離され、さらに、コントロール・ゲートが前記フローティング・ゲート上に形成されるとともに、前記フローティング・ゲートから絶縁されている。フローティング・ゲートは、そのほぼ全長に亘ってデバイス表面からほぼ一定の距離離れて延在し、かつ前記フローティング・ゲート及び前記表面は、前記チャネル領域に接して存在する前記ソース及びドレイン領域の端部近傍において同様な輪郭形状の角部を有する。この不揮発性メモリー・セルは、従来のデバイスに対して要求されるよりも低い電圧で、書き込み及び消去が可能である。
Description
【発明の詳細な説明】
階段型不揮発性メモリ・セル発明の背景
本発明は、不揮発性メモリ・デバイスに関し、さらに詳しくは単一のラテラル
・トランジスタを有する不揮発性メモリ・セルに関する。
電気消去可能プログラマブル読み出し専用メモリ(EEPROM:electrically eras
able programmable read-only memory: 以下、略してEEPROMという)のような単
一のラテラル・トランジスタを有するメモリ・セルは一般によく知られている。
米国特許第4,698,787 号には、EEPROMを用いたメモリ・アレイに加えて、異なる
種々の単一のトランジスタを有する不揮発性メモリ・セルが開示されている。こ
の特許においては、本明細書中に開示している一般的な不揮発性メモリ・デバイ
スが種々記載されているとともに、その構成及び駆動方法についても記載されて
いる。したがって、前記米国特許は、本発明を理解するための基礎となる情報を
提供してくれるものである。
前記米国特許にも記載されているように、メモリ・セルの設計は、書き込み電
圧及び消去電圧を相当程度低くすることを目的として行われる。さらに詳しく言
えば、書き込み速度を早くするためには書き込み電圧を低くする必要があり、電
圧を発生させるための回路が占めるシリコン基板の面積を小さくするためには消
去電圧を低くする必要がある。
前記米国特許の図1及び図2に示された、従来の代表的なデバイスにおいては
、書き込み電圧及び消去電圧として2つの電圧レベルが要求される。一つは8〜
12ボルトあるいは13〜21ボルトであり、他の一つは20ボルトである。この2つの
電圧レベルは、書き込みと消去のメカニズムの相違に基づくものである。この米
国特許に開示された発明に基づいて製造されたデバイスは、書き込み電圧が10〜
13ボルトの範囲にあり、今日実用化されている代表的なデバイスの書き込み電圧
である12〜13ボルトと一致するものである。加えて、この型の代表的な消去電圧
は15〜25ボルトある。しかしながら、前記した理由から、書き込み電圧及び消去
電
圧はさらに低くすることが望ましい。発明の概要
したがって、本発明の目的は、従来の不揮発性メモリ・セルよりも低い電圧で
書き込み及び消去が可能な、単一のラテラル・トランジスタを有するEEPROMデバ
イスなどの不揮発性メモリ・セルを提供するものである。
また、本発明のもう一つの目的は、早い書き込み速度を有し、かつ消去電圧を
発生させるために要求される電気回路が占めるシリコン基板面積を小さくするこ
とである。
本発明によれば、これらの目的は、不揮発性メモリ・セルのゲート構造を新し
い、独自の構造とすることにより達成することができる。すなわち、書き込み電
圧及び消去電圧を低くすることにより書き込み速度を早くすることができ、かつ
デバイス自体を小さくすることができる。
本発明は、主表面及びチャネル領域によって分離されたソース及びドレイン領
域を有する半導体本体と、チャネル領域上に設けられ、絶縁されたフローティン
グ・ゲートと、このフローティング・ゲート上に設けられ、絶縁されたコントロ
ール・ゲートとを備える、単一のラテラル・トランジスターを有する不揮発性メ
モリー・セルにおいて、前記フローティング・ゲートを、そのほぼ全長に亘って
シリコン本体の主表面からほぼ一定の距離離れて延在させ、さらに、フローティ
ング・ゲートと主表面に、チャネル領域に接して存在しているソース及びドレイ
ン領域の端部付近において同様な輪郭形状を持つ角部を設けたことを特徴とする
。
すなわち、この半導体の輪郭形状は、ソース領域がドレイン領域よりも高くな
った階段状となっており、さらに、ソース領域に近接したフローティング・ゲー
ト及び主表面の角部が基板側に窪んでおり、かつドレイン領域に近接したフロー
ティング・ゲート及び主表面の角部が基板側から突き出た状態となっているもの
である。
前記した不揮発性メモリ・セルのフローティング・ゲートを基板から絶縁する
ためには、フローティング・ゲートーチャネル領域間のゲート酸化物の厚さを、
約50〜200 Åとすることが好ましい。図面の簡単な説明
本発明は、図面とともに以下の詳細な説明を参照することにより、明確に理解
することできる。
図1は、本発明の一実施例である不揮発性メモリ・セルの断面図を示したもの
である。 本図面の不揮発性メモリ・セルはスケール的に正確に描かれたもので
はなく、その構造を明確にするために、各部分の大きさや比率が誇張して描かれ
たものである。
好ましい態様の説明
図1は、本発明の一実施例である、単一のラテラル・トランジスタ40を有す
る不揮発性メモリ・セル30を示したものである。ラテラル・トランジスタ40
は半導体本体100から形成されている。本実施例では、この半導体本体として
ドープ量が3×1015原子/cm3であるP型半導体を用いている。半導体のソース
及びドレイン領域102及び104は、それぞれ半導体本体100の主表面11
0に隣接しており、さらに、半導体本体100の主表面に隣接した部分に形成さ
れたチャネル領域106によって互いに分離されている。本実施例において、ド
レイン領域104は、ドープ量が約1×1020原子/cm3である高濃度ドープのN
型材料から形成されている。一方、ソース領域102は、ドレイン領域104と
ほぼ同濃度のドーピング・レベルを有する第1のソース領域102aと、この第
1の部分の下側に位置する、低濃度ドープのN型半導体である第2のソース領域
102bとで構成されている。そして、第1のソース領域102a−基板100
間において、この第2のソース領域102bは遷移領域として作用する。電気的
消去動作を最適化するため、さらにはブレイクダウンを防止するために、第2の
ソース領域102bのドーピング・レベルは最適なレベルに調節する。第2のソ
ース領域102bのドープ量は、通常、約5×1017原子/cm3である。
デバイスの主表面110は、低温酸化物(LTO)のような絶縁層112で覆
われ、チャネル106は、チャネル106上に局在した薄いゲート酸化物114
で覆われている。ドレイン及びソース領域に近接した部分において、角116a
及び116bを有する溝116が形成されている。
フローティング・ゲート120は、そのほぼ全長に亘って主表面110からほ
ぼ一定の距離離れて延在し、チャネル領域106、並びにチャネル領域に接して
存在するソース領域102及びドレイン領域104の端部を覆っている。絶縁層
112の薄い中間ゲート誘電体層部分を介して、対向する面が互いに平行となる
ように、フローティング・ゲート120上方にコントロール・ゲート122を設
けることにより、実際に使用可能なデバイスの物理的構成を得ることができる。
コントロール・ゲート122及びフローティング・ゲート120の形成には、主
に、多結晶シリコンを使用する。
簡略化のために、ソース領域、コントロール・ゲート、及びドレイン領域に対
する電気的接続については、それぞれS,CG,Dの記号を用いて示している。
図1に示すラテラル・トランジスタ40の主表面110は、ソース領域102
がドレイン領域104よりも高くなった階段状を呈している。この結果、主表面
110は、ソース領域102付近の主表面が基板側に窪んで形成された第1の角
部110a、及びドレイン領域付近の主表面が基板側から突き出て形成された第
2の角部110bを有する。フローティング・ゲート120は、そのほぼ全体に
亘って主表面110からほぼ一定の距離離れて延在し、さらに、これらのフロー
ティング・ゲート120及び主表面110は、チャネル領域106に隣接してい
るソース及びドレイン領域102、104の端部付近に存在し、同様の輪郭形状
を有する第1の角部110a及び第2の角部110bを有する。フローティング
・ゲート120は、主表面110から実質上一定の距離離れて、ゲート酸化物1
14上に存在し、一方、ゲート酸化物114は、第1の角部110a及び第2の
角部110bの部分において若干薄くなっている。これは本来的に製造過程に依
存して特徴づけらたものであり、以下に述べるようにデバイスを駆動させる際に
、大きな効果をもたらすものである。
上述したデバイスは、標準的な集積回路製造技術を用いて製造することができ
る。特に、反応性イオンエッチング若しくはシリコンの局所酸化、又はこれら2
つの技術を含めた、溝形成及び階段形成のための既知の方法を使用することがで
きる。
良く知られているように、EEPROMデバイスなどの不揮発性メモリ・デバイスに
おける書き込み及び消去の操作は、チャネル・ホット・エレクトロン(CHE:Chan
nel Hot Electron、以下、CHEと略す)注入として知られているホット・エレク
トロンの注入、あるいはファウラー・ノルトハイム(FN :Fowler Nordhiem、以
下、FNと略す)トンネル効果を用いて行う。これらの書き込み及び消去動作のメ
カニズムについては、例えば、前記の米国特許第4,698,787 号及び同じく米国特
許第5,146,426 号に記載されており、本発明においても、これらの書き込み及び
消去動作を使用することができる。後者の特許では、埋込みソース部分において
のみ窪んだ角部を有するとともに、チャネル領域と前記の角部とが、セルの耐圧
を向上させるために故意に分離されている垂直単一セル・ディープ・トレンチ・
デバイスが開示されている。また、この特許には、耐圧を向上させるためには、
チャネル領域から離れた部分の膜厚を薄くしたゲート誘電体層を設けることが好
ましい旨が記載されている。さらに、前記の米国特許第4,698,787 号には、米国
特許第5,146,426 号に記載されている技術は、歩留まりや再現性のような生産性
の問題に関するものであるから、ラテラル・単一セル・デバイスには適用するこ
とができないと記載されている。
CHE 注入及びFNトンネル効果を用いた書き込み及び消去は公知の技術であるた
め、ここではこれらの技術については言及しない。しかしながら、本発明に関連
して入力及び消去動作に関しての重要な点について述べると、一般に、書き込み
及び消去する際には、比較的薄い酸化物の層を介して電圧を印加する必要がある
ため、この酸化物層の厚さが薄いと、書き込み及び消去時の電圧を下げることが
できる一方、ブレイクダウンが生じやすくなり、耐圧特性及び信頼性に欠けると
いう問題が生じる。さらに、FNトンネル効果モードでは、CHE注入よりも低い電
圧で入力及び消去が可能となるため、前記酸化物層の厚さをさらに薄くすること
ができる一方、信頼性もさらに低下してしまう。
本発明においては、チャネル領域に接しているソース及びドレイン領域の端部
付近のデバイス表面形状を独自の形状とすることにより、CHE 注入モード及びFN
トンネル効果モードのどちらの場合においても、入力及び消去時の電圧を下げる
ことを可能にしたものである。
チャネル領域に接しているソース及びドレイン領域の端部に隣接した部分の形
状を、基板側に窪ませて形成した第1の角部110aと、基板側から突き出して
形成した第2の角部110bとからなる構成の形状にすることによって、耐圧特
性と信頼性を損なうことのない低い電圧で書き込み及び消去を可能にしたもので
ある。チャネル領域に接して存在しているソース及びドレイン領域の端部に隣接
した部分の形状を、上記のような形状とすることにより動作特性が2重に向上す
るため、上記のような低電圧で書き込み及び消去が可能となるものである。第1
に、前記のような角部には局部的に強い電場が生じるため、トンネル効果及び注
入による書き込み及び消去を低い電圧で行うことが可能となる。第2に、このよ
うな特殊な形状(すなわち、角部を有する階段型の形状)は、特定方向の電子の
流れを助長する作用があり、したがって、デバイス中におけるこの特定方向の書
き込み及び消去動作を最適にすることができる。
本発明によれば、米国特許第5,146,426 号に記載されているような、セルの耐
圧を向上させるべく、ゲート誘電体層の厚さを薄くしたり、あるいはソース領域
と窪んだ角部とを分離したりすることなく、上記のような有利な効果を得ること
ができる。
FNトンネル効果モードを使用したデバイスは、CHE 注入モードを使用した場合
に比べ、ゲート酸化物の厚さを薄くすることができ、これにより書き込み及び消
去電圧も低くすることができる。本発明においては、ゲート酸化物114の厚さ
は、FNトンネル効果モードのデバイスにおいては約50〜100 Åであり、CHE 注入
モードのデバイスにおいては約100 〜200 Åである。米国特許第4,698,787 号に
記載されているような単一のラテラル・トランジスタ・デバイスと比べると、本
発明の主表面及びフローティング・ゲートが階段型の形状をないしているラテラ
ル・トランジスタ・デバイスは、書き込み及び消去電圧を約20〜25%低下させる
ことができる。さらに、図1に示されているゲート酸化物を50〜100 Åに設定す
ることにより、書き込み及び消去ともにFNトンネル効果モードで行うことができ
る。そして、このようなデバイスにおいては、書き込み電圧及び消去電圧を約3
ボルト下げることができ、この結果、現在使用されているデバイスの性能を著し
く向上させることができる。
本発明は、速い書き込み速度と、コンパクトなデバイスとを得るべく、低い電
圧で書き込み及び消去が可能な、ゲート構造領域において独自の形態を有する単
一のラテラル・トランジスタから構成される不揮発性メモリ・セルを提供するも
のである。
以上、本発明を特に好ましい態様に則して説明したが、当業者であれば、本発
明の精神と範疇を逸脱しない範囲内で、その形態及び詳細について種々の変更を
加えることができる。
Claims (1)
- 【特許請求の範囲】 1.第1の導電型の半導体ソース及びドレイン領域、並びに前記第1の導電型と 反対の第2の導電型であって、前記ソース及びドレイン領域を分離するチャネル 領域を有する主表面と、前記主表面上において、少なくとも前記チャネル領域並 びに前記ソース及びドレイン領域の一部分を覆うように設けられるとともに、前 記主表面とゲート酸化物によって分離されたフローティング・ゲートと、前記フ ローティング・ゲート上に設けられるとともに、前記フローティング・ゲートか ら絶縁されたコントロール・ゲートとを有する半導体本体から形成される単一の ラテラル・トランジスタを有する不揮発性メモリー・セルにおいて、前記フロー ティング・ゲートは、そのほぼ全長に亘って前記主表面からほぼ一定の距離離れ て延在し、かつ前記フローティング・ゲート及び前記主表面は、前記チャネル領 域に接して存在する前記ソース及びドレイン領域の端部近傍において、同様な輪 郭形状の角部を有するとともに、前記主表面は、前記ソース領域が前記ドレイン 領域よりも高くなった階段上を形成し、前記ソース領域に近接した前記フローテ ィング・ゲート及び前記主表面の第1の角部が基板側に窪むとともに、前記ドレ イン領域に近接した前記フローティング・ゲート及び前記主表面の第2の角部が 基板側から突き出るように形成されていることを特徴とする不揮発性メモリー・ セル。 2.前記ゲート酸化物の厚さが約50〜200 Åであることを特徴とする請求項1に 記載の不揮発性メモリー・セル。 3.前記ゲート酸化物の厚さが約50〜100 Åであることを特徴とする請求項2に 記載の不揮発性メモリー・セル。 4.前記ゲート酸化物の厚さが約100 〜200 Åであることを特徴とする請求項2 に記載の不揮発性メモリー・セル。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/561,960 US6362504B1 (en) | 1995-11-22 | 1995-11-22 | Contoured nonvolatile memory cell |
US08/561,960 | 1995-11-22 | ||
PCT/IB1996/000993 WO1997019472A1 (en) | 1995-11-22 | 1996-09-25 | Contoured nonvolatile memory cell |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11501774A true JPH11501774A (ja) | 1999-02-09 |
Family
ID=24244223
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9519531A Pending JPH11501774A (ja) | 1995-11-22 | 1996-09-25 | 階段型不揮発性メモリ・セル |
Country Status (6)
Country | Link |
---|---|
US (1) | US6362504B1 (ja) |
EP (1) | EP0804808B1 (ja) |
JP (1) | JPH11501774A (ja) |
DE (1) | DE69605533T2 (ja) |
TW (1) | TW335553B (ja) |
WO (1) | WO1997019472A1 (ja) |
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-
1995
- 1995-11-22 US US08/561,960 patent/US6362504B1/en not_active Expired - Fee Related
-
1996
- 1996-09-25 EP EP96929499A patent/EP0804808B1/en not_active Expired - Lifetime
- 1996-09-25 WO PCT/IB1996/000993 patent/WO1997019472A1/en active IP Right Grant
- 1996-09-25 DE DE69605533T patent/DE69605533T2/de not_active Expired - Fee Related
- 1996-09-25 JP JP9519531A patent/JPH11501774A/ja active Pending
- 1996-10-14 TW TW085112522A patent/TW335553B/zh active
Also Published As
Publication number | Publication date |
---|---|
EP0804808A1 (en) | 1997-11-05 |
TW335553B (en) | 1998-07-01 |
US6362504B1 (en) | 2002-03-26 |
WO1997019472A1 (en) | 1997-05-29 |
DE69605533T2 (de) | 2000-07-20 |
DE69605533D1 (de) | 2000-01-13 |
EP0804808B1 (en) | 1999-12-08 |
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