JP2526047Y2 - バス・スレーブ装置 - Google Patents
バス・スレーブ装置Info
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- JP2526047Y2 JP2526047Y2 JP1989149737U JP14973789U JP2526047Y2 JP 2526047 Y2 JP2526047 Y2 JP 2526047Y2 JP 1989149737 U JP1989149737 U JP 1989149737U JP 14973789 U JP14973789 U JP 14973789U JP 2526047 Y2 JP2526047 Y2 JP 2526047Y2
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- Japan
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- bus
- address
- signal
- flip
- sequencer
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Description
【考案の詳細な説明】 ＜産業上の利用分野＞ 本考案は、計算機，制御機器等において用いられるパ
ラレスバスにつながったバス・スレーブ装置に関し、さ
らに詳しくは、バス・スレーブ動作をコントロールする
シーケンサを備えたバス・スレーブ装置に関する。
ラレスバスにつながったバス・スレーブ装置に関し、さ
らに詳しくは、バス・スレーブ動作をコントロールする
シーケンサを備えたバス・スレーブ装置に関する。
＜従来の技術＞ 計算機，制御機器などにおいては、情報伝達のために
パラレルスが用いられる。
パラレルスが用いられる。
この様なパラレスバスにつながるバス・スレーブ装置
は、バス上のアドレス信号及びアドレスストローブ信号
（AS）を監視していて、自分の装置宛てのアドレス信号
が検出されると、バス・スレーブのシーケンス動作を開
始するようになっている。
は、バス上のアドレス信号及びアドレスストローブ信号
（AS）を監視していて、自分の装置宛てのアドレス信号
が検出されると、バス・スレーブのシーケンス動作を開
始するようになっている。
第８図は、従来のこの種のバス・スレーブ装置の一例
を示す構成ブロック図である。ここではパラレルバスに
接続されたスレース装置側を示しているが、バスの他方
には図示していないがバスマスタ装置が接続されてい
て、両者は通常非同期で動作している。
を示す構成ブロック図である。ここではパラレルバスに
接続されたスレース装置側を示しているが、バスの他方
には図示していないがバスマスタ装置が接続されてい
て、両者は通常非同期で動作している。
このようなパラレスバスに接続された装置において、
マスター側がアドレス線及びリード／ライト線をドライ
ブした後にどれだけの遅れ時間（スキュー）待ってか
ら、アドレスストローブ信号AS等をアサートするかが、
装置全体のパフォーマンスを決める上で重要となる。
マスター側がアドレス線及びリード／ライト線をドライ
ブした後にどれだけの遅れ時間（スキュー）待ってか
ら、アドレスストローブ信号AS等をアサートするかが、
装置全体のパフォーマンスを決める上で重要となる。
スキューを大きく取っておけば、どのように低速なス
レーブ装置と組み合わされても問題なく動作をすること
ができるが、逆に高速なスレーブ装置と組み合わせされ
た場合には、無駄な待ち時間を持たせられることとな
り、バスのパフォーマンスは低くなる。
レーブ装置と組み合わされても問題なく動作をすること
ができるが、逆に高速なスレーブ装置と組み合わせされ
た場合には、無駄な待ち時間を持たせられることとな
り、バスのパフォーマンスは低くなる。
スキューを小さく取っておけば、バスのパフォーナン
スは高くなるが、低速なスレーブ装置と組み合わされる
と、そこでの動作は不能となる。
スは高くなるが、低速なスレーブ装置と組み合わされる
と、そこでの動作は不能となる。
組み合わせられるスレーブ装置の動作速度が予め判っ
ていれば、最適なスキュー値が定まるが、実際には、マ
スター装置の設計時に、組み合わされる各スレーブ装置
が確認しているわけではない。
ていれば、最適なスキュー値が定まるが、実際には、マ
スター装置の設計時に、組み合わされる各スレーブ装置
が確認しているわけではない。
例えば、パソコンの拡張スロットルに後からボードを
差す場合などにおいて、パソコンがバスのマスター装
置、後付けの拡張ボードがスレーブ装置に該当するが、
パソコンを設計するメーカと拡張ボードを設計するメー
カは、一般的に別メーカであり、更に設計の期間も異な
るために最適なスキュー値を予め定めておくことはでき
ないのである。
差す場合などにおいて、パソコンがバスのマスター装
置、後付けの拡張ボードがスレーブ装置に該当するが、
パソコンを設計するメーカと拡張ボードを設計するメー
カは、一般的に別メーカであり、更に設計の期間も異な
るために最適なスキュー値を予め定めておくことはでき
ないのである。
このような不具合いを回避するために、マスター側で
は、高速なスレーブ装置が接続されることを想定して適
宜のスキューを決定しておき、バスに高速のスレーブ装
置が接続された場合は、マスター側で作られたスキュー
のみで動作させ、低速のスレーブ装置が接続された場合
には、スレーブ装置内部において、マスター側で作られ
たスキューに、更に独自にスキューを付け加えて動作で
きるようにすることが要求される。
は、高速なスレーブ装置が接続されることを想定して適
宜のスキューを決定しておき、バスに高速のスレーブ装
置が接続された場合は、マスター側で作られたスキュー
のみで動作させ、低速のスレーブ装置が接続された場合
には、スレーブ装置内部において、マスター側で作られ
たスキューに、更に独自にスキューを付け加えて動作で
きるようにすることが要求される。
第８図に示すスレーブ装置において、遅延回路２は、
マスター側で作られたスキューに、更に独自にスキュー
を付け加えるためのもので、マスター側から送られたア
ドレスストローブ信号ASを一定の時間遅らせている。
マスター側で作られたスキューに、更に独自にスキュー
を付け加えるためのもので、マスター側から送られたア
ドレスストローブ信号ASを一定の時間遅らせている。
パラレルバスを介してマスター側から送られたアドレ
ス信号は、アドレスデコーダ１に入力され、それが自分
の装置宛のアドレス信号か否かの判断を行う。ゲート３
は、アドレスデコーダ１からのデコード出力と、遅延回
路２からの遅延出力（スキューが当該スレーブ装置に適
合するように調整されている）とを入力し、アドレスデ
コーダ１でのアドレス判定結果をバス・スレーブのため
のシーケンス動作を行うシーケンサー４に出力する。
ス信号は、アドレスデコーダ１に入力され、それが自分
の装置宛のアドレス信号か否かの判断を行う。ゲート３
は、アドレスデコーダ１からのデコード出力と、遅延回
路２からの遅延出力（スキューが当該スレーブ装置に適
合するように調整されている）とを入力し、アドレスデ
コーダ１でのアドレス判定結果をバス・スレーブのため
のシーケンス動作を行うシーケンサー４に出力する。
ところで、このような構成の装置をゲートアレイー,P
LD等のASICディバイスで構成しようとすると、同期回路
構成とすることが考えられる。
LD等のASICディバイスで構成しようとすると、同期回路
構成とすることが考えられる。
第９図は、第８図装置を同期回路構成とした場合の構
成ブロック図である。
成ブロック図である。
遅延回路２は、アドレスストローブ信号ASと基本クロ
ックCKを入力するフリップフロップを複数段接続して構
成してある。
ックCKを入力するフリップフロップを複数段接続して構
成してある。
ここでフリップフロップの段数は、アドレスデコーダ
１でのデコーダ時間を考慮して選択される。
１でのデコーダ時間を考慮して選択される。
＜考案が解決しようとする課題＞ しかしながら、この様な構成の装置によれば、複数段
のフリップフロップを設ける必要があり、構成が複雑に
なるほかに、アドレスストローブを受けてから、シーケ
ンサー４のステートが変化し始めるまでの時間が長くな
り、全体としての動作時間にロスがあるという問題点が
ある。
のフリップフロップを設ける必要があり、構成が複雑に
なるほかに、アドレスストローブを受けてから、シーケ
ンサー４のステートが変化し始めるまでの時間が長くな
り、全体としての動作時間にロスがあるという問題点が
ある。
本考案は、この様な問題点に鑑みてなされたもので、
同期化のためのロス時間に、アドレスデコード時間を合
わせることにより、時間ロスの少ない構成の簡単なバス
・スレーブ装置を提供することを目的とする。
同期化のためのロス時間に、アドレスデコード時間を合
わせることにより、時間ロスの少ない構成の簡単なバス
・スレーブ装置を提供することを目的とする。
＜課題を解決するための手段＞ 前記した課題を解決する本考案は、 アドレス信号（ADRS）を入力し自分宛てのアドレス信
号を検出すると共に、出力アクティブ条件にアドレスス
トローブ信号（AS）を利用したアドレスデコーダ（１）
と、 バス・スレーブのためのシーケンス動作を行う４とを備
え、 前記シーケンサは、 ２組のフリップフロップ回路（F1,F2）と、 これらのフリップフロップ回路の出力信号，アドレスデ
コーダからのアクティブ信号を少なくとも入力し、前記
２組のフリップフロップ回路が４つの状態S0,S1,S2,S3
に遷移するようにするための信号を作るロジック回路
と、 ２組のフリップフロップ回路の出力信号により駆動され
バス・スレーブのための制御信号を出力するゲート回路
群とを有し、 前記アドレスデコーダからのアクティブ信号が所定の時
間以上連続してアクティブであった場合、前記２組のフ
リップフロップ回路は状態S0,S1から、状態S2,S3に遷移
してゲート回路群を駆動し、バス・スレーブのためのシ
ーケンス動作を開始するように構成されているバス・ス
レーブ装置である。
号を検出すると共に、出力アクティブ条件にアドレスス
トローブ信号（AS）を利用したアドレスデコーダ（１）
と、 バス・スレーブのためのシーケンス動作を行う４とを備
え、 前記シーケンサは、 ２組のフリップフロップ回路（F1,F2）と、 これらのフリップフロップ回路の出力信号，アドレスデ
コーダからのアクティブ信号を少なくとも入力し、前記
２組のフリップフロップ回路が４つの状態S0,S1,S2,S3
に遷移するようにするための信号を作るロジック回路
と、 ２組のフリップフロップ回路の出力信号により駆動され
バス・スレーブのための制御信号を出力するゲート回路
群とを有し、 前記アドレスデコーダからのアクティブ信号が所定の時
間以上連続してアクティブであった場合、前記２組のフ
リップフロップ回路は状態S0,S1から、状態S2,S3に遷移
してゲート回路群を駆動し、バス・スレーブのためのシ
ーケンス動作を開始するように構成されているバス・ス
レーブ装置である。
＜作用＞ アドレスデコーダは、あらかじめ自分の装置に決めら
れたアドレスが設定されており、パラレルバスを介して
送られたアドレス信号が自分の装置宛であるか否かを判
断している。そして自分の装置宛である場合、その出力
をアクティブにする。
れたアドレスが設定されており、パラレルバスを介して
送られたアドレス信号が自分の装置宛であるか否かを判
断している。そして自分の装置宛である場合、その出力
をアクティブにする。
シーケンサは、アドレスデコーダからのアクティブ信
号が所定の時間以上連続してアクティブであった場合、
２組のフリップフロップ回路が状態S0,S1から、状態S2,
S3に遷移して、ゲート回路群を駆動しバス・スレーブの
ためのシーケンス動作を開始する。
号が所定の時間以上連続してアクティブであった場合、
２組のフリップフロップ回路が状態S0,S1から、状態S2,
S3に遷移して、ゲート回路群を駆動しバス・スレーブの
ためのシーケンス動作を開始する。
＜実施例＞ 以下図面を用いて、本考案の実施例を詳細に説明す
る。
る。
第１図は、本考案の一実施例を示す構成ブロック図で
ある。図において、BSはパラレルバスで、図示してない
上位の計算機（バスマスター装置）につながっており、
アドレス信号ADRS,データDATAおよびその他のコントロ
ール信号が転送される。
ある。図において、BSはパラレルバスで、図示してない
上位の計算機（バスマスター装置）につながっており、
アドレス信号ADRS,データDATAおよびその他のコントロ
ール信号が転送される。
１はアドレス信号ADRSとアドレスストローブASとを入
力するアドレスデコーダで、あらかじめ自分の装置に決
められたアドレスが設定されており、パラレルバスBSを
介して送られたアドレス信号ADRSが自分の装置宛てであ
るか否かを判断している。そして自分の装置宛てである
場合、その出力MYADRSをアクティブにする。
力するアドレスデコーダで、あらかじめ自分の装置に決
められたアドレスが設定されており、パラレルバスBSを
介して送られたアドレス信号ADRSが自分の装置宛てであ
るか否かを判断している。そして自分の装置宛てである
場合、その出力MYADRSをアクティブにする。
４はシーケンサーで、アドレスデコーダ１からの信号
MYADRSがアクティブであって、それが一定時間以上連続
した場合、バス・スレーブ動作を行うためのシーケンス
動作を開始するように構成されている。
MYADRSがアクティブであって、それが一定時間以上連続
した場合、バス・スレーブ動作を行うためのシーケンス
動作を開始するように構成されている。
５はシーケンサー４によってコントロールされるRA
M、61,62はRAM5とパラレルバスBSとを結ぶデータバスに
挿入されているドライバー，レシーバで、シーケンサー
４によってコントロールされる。
M、61,62はRAM5とパラレルバスBSとを結ぶデータバスに
挿入されているドライバー，レシーバで、シーケンサー
４によってコントロールされる。
第１図に示す装置は、上位のバスマスター装置から、
RAM5に格納されたデータを読出し、また書き込み動作を
行うようなバス・スレーブ装置となっている。
RAM5に格納されたデータを読出し、また書き込み動作を
行うようなバス・スレーブ装置となっている。
第２図は、第１図におけるアドレスデコーダ１の構成
を示すブロック図である。
を示すブロック図である。
アドレス信号のデコードを行い、あらかじめ設定され
た自分の装置宛てのアドレスであるか否かを検出するデ
コード部10と、デコード部10からの信号とアドレススト
ローブASとのアンドをとるゲート回路11とで構成されて
いる。
た自分の装置宛てのアドレスであるか否かを検出するデ
コード部10と、デコード部10からの信号とアドレススト
ローブASとのアンドをとるゲート回路11とで構成されて
いる。
この様な構成のアドレスデコーダは、出力アクティブ
条件にアドレスストローブ信号ASを含めたもので、応答
アドレスで、かつアドレスストローブ信号ASがアクティ
ブである場合に、出力MYADRSがアクティブになる。
条件にアドレスストローブ信号ASを含めたもので、応答
アドレスで、かつアドレスストローブ信号ASがアクティ
ブである場合に、出力MYADRSがアクティブになる。
第３図は、第１図におけるシーケンサー４の構成を示
すブロック図である。
すブロック図である。
このシーケンサーは、２つのフリップフロップFF1,FF
2、いくつかのロジック回路で構成されており、アドレ
スデコーダ１からの出力MYADRS,基準クロック，データ
ストローブDS,書き込み指令信号Writeを入力し、４つの
状態S0,S1,S2,S3に遷移することで、RAM5を含むスレー
ブ装置の動作を制御するためのシーケンス動作を行い各
種制御信号を順次作るように構成してある。
2、いくつかのロジック回路で構成されており、アドレ
スデコーダ１からの出力MYADRS,基準クロック，データ
ストローブDS,書き込み指令信号Writeを入力し、４つの
状態S0,S1,S2,S3に遷移することで、RAM5を含むスレー
ブ装置の動作を制御するためのシーケンス動作を行い各
種制御信号を順次作るように構成してある。
即ち、２組のフリップフロップ回路F1,F2の前段にあ
るロジック回路は、２組のフリップフロップ回路からの
出力信号，アドレスデコーダからのアクティブ信号（MY
ADRS），データストローブ信号（DS）を入力し、２組の
フリップフロップ回路が４つの状態S0,S1,S2,S3に遷移
するようにするための信号を作るような構成としてあ
る。ここで、４つの状態S0,S1,S2,S3は、第３図の左下
の表に示されている。
るロジック回路は、２組のフリップフロップ回路からの
出力信号，アドレスデコーダからのアクティブ信号（MY
ADRS），データストローブ信号（DS）を入力し、２組の
フリップフロップ回路が４つの状態S0,S1,S2,S3に遷移
するようにするための信号を作るような構成としてあ
る。ここで、４つの状態S0,S1,S2,S3は、第３図の左下
の表に示されている。
２組のフリップフロップ回路F1,F2の出力信号のう
ち、フリップフロップ回路F2の出力信号N1は、ゲート回
路群（ここでは６個のゲートで構成されている）の各ゲ
ートに共通に印加されこれらのゲートを駆動する。これ
により各ゲートからバス・スレーブのための制御信号が
出力されるようになっている。
ち、フリップフロップ回路F2の出力信号N1は、ゲート回
路群（ここでは６個のゲートで構成されている）の各ゲ
ートに共通に印加されこれらのゲートを駆動する。これ
により各ゲートからバス・スレーブのための制御信号が
出力されるようになっている。
ゲート回路群を駆動するための信号N1がハイレベル
（アクティブ）となるのは、第３図の左下の表から明ら
かなように２組のフリップフロップ回路F1,F2が状態S2,
S3になる場合であり、この状態になるには状態S0,S1を
経る必要がある。
（アクティブ）となるのは、第３図の左下の表から明ら
かなように２組のフリップフロップ回路F1,F2が状態S2,
S3になる場合であり、この状態になるには状態S0,S1を
経る必要がある。
従って、アドレスデコーダからのアクティブ信号が章
程の時間以上連続してアクティブである場合、２組のフ
リップフロップ回路は状態S0,S1から、状態S2,S3に遷移
してきてゲート回路群を駆動することになる。
程の時間以上連続してアクティブである場合、２組のフ
リップフロップ回路は状態S0,S1から、状態S2,S3に遷移
してきてゲート回路群を駆動することになる。
第４図は、第３図のように構成したシーケンサーの状
態遷移図である。
態遷移図である。
アドレスデコーダ１からの出力MYADRS,データストロ
ーブDSにより、図示するように状態がS0〜S3に遷移し
て、バス・スレーブのシーケンス動作を行う。
ーブDSにより、図示するように状態がS0〜S3に遷移し
て、バス・スレーブのシーケンス動作を行う。
このように構成した装置の動作を、次に説明する。
第５図は、図示してないバスマスター装置からバス・
スレーブ装置に対するライトアクセスが行われた場合の
タイムチャートである。ここでは、アドレス信号ADS
と、アドレスストローブASが同時にバス・スレーブ装置
に到着するものとし、アドレスデコーダの遅延時間は、
60nS、基本クロックの周期は、100nSとしてある。
スレーブ装置に対するライトアクセスが行われた場合の
タイムチャートである。ここでは、アドレス信号ADS
と、アドレスストローブASが同時にバス・スレーブ装置
に到着するものとし、アドレスデコーダの遅延時間は、
60nS、基本クロックの周期は、100nSとしてある。
アドレス信号ADRS,アドレスストローブAS,ライト指令
WRITEが、（ａ）〜（ｃ）に示すように来ると、アドレ
スデコーダ１は、（ｄ）に示すように、60nSの間にデコ
ードして、それが自分の装置宛てのアドレス信号である
場合、（ｄ）に示すように出力MYADRSがアクティブにな
る。
WRITEが、（ａ）〜（ｃ）に示すように来ると、アドレ
スデコーダ１は、（ｄ）に示すように、60nSの間にデコ
ードして、それが自分の装置宛てのアドレス信号である
場合、（ｄ）に示すように出力MYADRSがアクティブにな
る。
シーケンサー４は、はじめにアドレスデコーダ１の出
力MYADRSが不定状態の時、それを「Ｈ」と感じた場合
は、（ｇ）に示すように「Ｈ」を感じた時点で状態がS0
になり、以後状態がS1〜S3と遷移して、各制御信号を図
示するように作る。この場合、アドレスストローブASを
受けてから、シーケンサー４の状態がS2になるまでは、
最短で100nSである。
力MYADRSが不定状態の時、それを「Ｈ」と感じた場合
は、（ｇ）に示すように「Ｈ」を感じた時点で状態がS0
になり、以後状態がS1〜S3と遷移して、各制御信号を図
示するように作る。この場合、アドレスストローブASを
受けてから、シーケンサー４の状態がS2になるまでは、
最短で100nSである。
これに対して、はじめにアドレスデコーダ１の出力MY
ADRSが不定状態の時、それを「Ｌ」と感じた場合は、
（ｈ）に示すように状態S0になるのは、（ｇ）に示す場
合より基本クロック１周期分（100nS）遅れることとな
る。この場合、アドレスストローブASを受けてから、シ
ーケンサー４の状態がS2になるまでは、最長で260nSで
ある。
ADRSが不定状態の時、それを「Ｌ」と感じた場合は、
（ｈ）に示すように状態S0になるのは、（ｇ）に示す場
合より基本クロック１周期分（100nS）遅れることとな
る。この場合、アドレスストローブASを受けてから、シ
ーケンサー４の状態がS2になるまでは、最長で260nSで
ある。
第６図は、バスマスター装置からバス・スレーブ装置
に対してリードアクセスが行われた場合のタイムチャー
トである。シーケンサー４がアドレスデコーダ１からの
出力MYADRSを受けて、各制御信号を出力する基本的な動
作は、第６図と同様である。
に対してリードアクセスが行われた場合のタイムチャー
トである。シーケンサー４がアドレスデコーダ１からの
出力MYADRSを受けて、各制御信号を出力する基本的な動
作は、第６図と同様である。
第７図は、バスマスター装置からのアドレス信号が、
自分の装置宛てのものでない場合のタイムチャートであ
る。この場合には、アドレスデコーダ１は、自分のアド
レスでないので、その出力MYADRSをアクティブとせず、
シーケンサー４もシーケンス動作を開始しない。よっ
て、各制御信号は（ｉ）に示すように、いずれも出力さ
れない。
自分の装置宛てのものでない場合のタイムチャートであ
る。この場合には、アドレスデコーダ１は、自分のアド
レスでないので、その出力MYADRSをアクティブとせず、
シーケンサー４もシーケンス動作を開始しない。よっ
て、各制御信号は（ｉ）に示すように、いずれも出力さ
れない。
＜考案の効果＞ 以上詳細に説明したように、本考案によれば、アドレ
ス判定結果の確定を待たずに出力を出すアドレスデコー
ダと、その出力が一定時間以上アクティブ状態を維持し
た場合、シーケンス動作を開始するシーケンサーを備え
たもので、これによりり、簡単な構成で動作時間を少な
くできるバス・スレーブ装置が提供できる。
ス判定結果の確定を待たずに出力を出すアドレスデコー
ダと、その出力が一定時間以上アクティブ状態を維持し
た場合、シーケンス動作を開始するシーケンサーを備え
たもので、これによりり、簡単な構成で動作時間を少な
くできるバス・スレーブ装置が提供できる。
また、シーケンサーを、２組のフリップフロップ回
路，この２組のフリップフロップ回路の状態を遷移させ
るための信号を作るロジック回路,2組のフリップフロッ
プ回路からの信号により駆動されるゲート回路群等によ
り構成したもので、これにより、第９図の従来装置に示
すような多段のシフトレジスタを使用しないですむの
で、回路素子量を少なくできる上に、基本クロック分の
無駄時間が不要となって時間ロスのないバス・スレーブ
装置を実現できる。
路，この２組のフリップフロップ回路の状態を遷移させ
るための信号を作るロジック回路,2組のフリップフロッ
プ回路からの信号により駆動されるゲート回路群等によ
り構成したもので、これにより、第９図の従来装置に示
すような多段のシフトレジスタを使用しないですむの
で、回路素子量を少なくできる上に、基本クロック分の
無駄時間が不要となって時間ロスのないバス・スレーブ
装置を実現できる。
第１図は本考案の一実施例の構成ブロック図、第２図は
第１図においてアドレスデコーダの構成を示す図、第３
図は第１図においてシーケンサーの構成を示す図、第４
図はシーケンサーの動作状態を示す遷移図、第５図〜第
７図は動作の一例を示すタイムチャート、第８図は従来
装置の一例を示す構成ブロック図、第９図は第８図装置
を同期回路構成とした場合の構成ブロック図である。 １…アドレスデコーダ 10…デコード部、11…ゲート回路 ４…シーケンサー ５…RAM 61,62…ドライバ，レシーバ BS…パラレルバス
第１図においてアドレスデコーダの構成を示す図、第３
図は第１図においてシーケンサーの構成を示す図、第４
図はシーケンサーの動作状態を示す遷移図、第５図〜第
７図は動作の一例を示すタイムチャート、第８図は従来
装置の一例を示す構成ブロック図、第９図は第８図装置
を同期回路構成とした場合の構成ブロック図である。 １…アドレスデコーダ 10…デコード部、11…ゲート回路 ４…シーケンサー ５…RAM 61,62…ドライバ，レシーバ BS…パラレルバス
Claims (1)
- 【請求項１】アドレス信号（ADRS）を入力し自分宛ての
アドレス信号を検出すると共に、出力アクティブ条件に
アドレスストローブ信号（AS）を利用したアドレスデコ
ーダ（１）と、 バス・スレーブのためのシーケンス動作を行うシーケン
サとを備え、 前記シーケンサは、 ２組のフリップフロップ回路（F1,F2）と、 これらのフリップフロップ回路の出力信号，アドレスデ
コーダからのアクティブ信号を少なくとも入力し、前記
２組のフリップフロップ回路が４つの状態S0,S1,S2,S3
に遷移するようにするための信号を作るロジック回路
と、 ２組のフリップフロップ回路の出力信号により駆動され
バス・スレーブのための制御信号を出力するゲート回路
群とを有し、 前記アドレスデコーダからのアクティブ信号が所定の時
間以上連続してアクティブであった場合、前記２組のフ
リップフロップ回路は状態S0,S1から、状態S2,S3に遷移
してゲート回路群を駆動し、バス・スレーブのためのシ
ーケンス動作を開始するように構成されているバス・ス
レーブ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989149737U JP2526047Y2 (ja) | 1989-12-26 | 1989-12-26 | バス・スレーブ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1989149737U JP2526047Y2 (ja) | 1989-12-26 | 1989-12-26 | バス・スレーブ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0390348U JPH0390348U (ja) | 1991-09-13 |
| JP2526047Y2 true JP2526047Y2 (ja) | 1997-02-12 |
Family
ID=31696114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1989149737U Expired - Lifetime JP2526047Y2 (ja) | 1989-12-26 | 1989-12-26 | バス・スレーブ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2526047Y2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55140959A (en) * | 1979-04-20 | 1980-11-04 | Hitachi Ltd | Memory control system |
| JPS5640939A (en) * | 1979-09-08 | 1981-04-17 | Toshiba Corp | Command flag control circuit |
| JPH01219938A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | バス障害検出装置 |
| JPH01286061A (ja) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | バス監視装置 |
-
1989
- 1989-12-26 JP JP1989149737U patent/JP2526047Y2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55140959A (en) * | 1979-04-20 | 1980-11-04 | Hitachi Ltd | Memory control system |
| JPS5640939A (en) * | 1979-09-08 | 1981-04-17 | Toshiba Corp | Command flag control circuit |
| JPH01219938A (ja) * | 1988-02-29 | 1989-09-01 | Nec Corp | バス障害検出装置 |
| JPH01286061A (ja) * | 1988-05-13 | 1989-11-17 | Hitachi Ltd | バス監視装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0390348U (ja) | 1991-09-13 |
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