JPS63204942A - インタフェース - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 この発明はプロセッサと周辺装置の間のインターフェイ
スのフィールドに関するものである。特に、この発明は
同期式か非同期式のいずれかであるプロセッサのための
周辺装置インターフェイスに対するプロセッサのフィー
ルドに関するものである。

今日、種々の制御プログラムを動作するマイクロプロセ
ッサが、その用途に必要な種々の機能を行なうためにマ
イクロプロセッサにより使用される周辺装置チップに結
合される場合には、多くの用途がある。−具体例として
は、構内通信ネットワークの用途のための、バスまたは
データ経路制御器にわたってデータを転送しかつ受信す
るためのＵＡＲＴがあるであろう。多くの他の周辺装置
の具体例があり、新型の周辺装置が絶えず開発されるで
あろう。これらマイクロプロセッサの用途では、周辺装
置はマイクロプロセッサクロックニ非同期であるそれら
自体のクロックを有する。典型的には、マイクロプロセ
ッサは周辺装置に指令とデータを送り、周辺装置からデ
ータを読出す。

２個の装置が異なるクロックで動作していればこれら読
出および書込トランザクションが適当に起こることを確
実にするには、特殊インターフェイス回路が必要である
。この見地および多数周辺装置が同じデータバスに接続
され得るという事実のせいで、それがいつアドレスされ
ているのが、どんな種類のトランザクションが起こると
思われるか、周辺装置はいつ作動可能となるか、さらに
データはいつバス上に乗るかを周辺装置に示すために予
め定められた１組のハンドシェイク信号が必要となる。

他の用途ではそのすべてが同じシステムクロックで動作
する周辺装置に結合される、ビットスライスされた、マ
イクロプロセッサアーキテクチャまたはマイクロプロ、
グラムされたアーキテクチャが使用される。これらアー
キテクチャでは、制御器は命令を命令バスで周辺装置に
送り、命令可能化信号を周辺装置に送ってその命令のデ
コーディングを可能にする。この周辺装置もまたシステ
ムデータバスに結合され、それもまたマイクロプログラ
ムされたシステムのＡＬＵに結合される。これらシステ
ムでは、命令をデコードし、データバスを３状態にし、
さらに制御器がそこから読出すかまたはそこに書込むこ
とを希望する、周辺装置の適当なレジスタまたは他の論
理を可能化するために、周辺装置は特殊インターフェイ
スを有していなければならない。

従来、これら２つの型のシステムの各々で周辺装置によ
り必要とされるインターフェイスは、クロックに関する
異なる情況とその２つの場合で異なるトランザクション
方法のせいでデータの転送を同期化するために必要であ
る異なるハンドシェイク信号のせいで、異なったもので
ある必要があった。その２つの型のシステムはしばしば
同じ型の周辺装置を使用する。それゆえ周辺装置の製造
者は同じ機能を果たすが異なるインターフェイスを有す
る、２つの異なる型の周辺装置を製造しなければならな
い。これには余分な経費がかかる。

このように、非同期式および同期式用途の両方で使用さ
れ得る汎用インターフェイスの必要が生じている。

発明の概要 この発明の教示に従つて、同期式および非同期式用途の
両方に適する情報交換の汎用インターフェイス装置およ
び方法が提供される。この発明の教示に従ったインター
フェイスは論理ＡＮＤ演算を実施し、非同期式システム
からのデータストローブ信号とチップ選択信号を同期化
し、さらにＢＭＯＤＥと呼ばれる別な信号がそのインタ
ーフェイスが非同期式プロセッサを有していることを示
す第１の状態にあるときには、その結合された信号を命
令可能化信号に転換するための回路を含む。

同期式プロセッサを有するインターフェイスに対しては
、この発明の教示に従った回路は、ＢＭＯＤＥ信号が同
期式プロセッサが接続されていることを示すと、プロセ
ッサからの命令可能化信号を周辺装置の内部命令可能化
信号としてゲート制御する。この回路はまた、非同期式
または同期式プロセッサのいずれかの周辺装置の読出／
書込信号として働くように、結合されたデータストロー
ブとチップ選択信号でプロセッサからの命令バス上の１
個の信号をゲート制御するためのゲートを含む。

好ましい実施例の詳細な説明 第１図はマイクロプログラムされたシステムの形式の、
典型的な同期式アーキテクチャのブロック図を示してい
る。シーケンサ２０はシステムクロックバス２４上のク
ロック信号に応答してバス２２でアドレスを発生する。

これらアドレスはマイクロプログラムされたＦＲＯＭま
たはＲＯＭ２６へ送られ、そこでそれらはＦＲＯＭ２６
でそのアドレスにストアされた特定のマイクロコード拳
ワードのアクセスを引き起こす。典型的にはマイクコー
ド・「−−ドとは、そのシステムにユーザが所望する機
能を実施させる制御プログラムをともに含む、連続する
マイクロコード・ワードのうちの１ワードのことである
。

その制御ワードはＦＲＯＭ２６からデータバス２８上に
現われ、バイブライン・レジスタ３０に記憶するために
クロックされる。この制御ワードは複数のフィールドか
らなり、各フィールドはそのシステムの周辺装置のうち
の１つのための制御信号か命令フィールドである。第１
図のシステムでは、周辺装置、ＡＬＵ３２および総称周
辺装置３４が２個だけ示されている。各周辺装置はレジ
スタ３０から、その周辺装置専用でかつレジスタ３０に
ストアされた制御ワードのいくつかのフィールドから得
られる複数個の制御ビットを搬送する命令バスを介して
、その命令を受信する。ＡＬＵ３２の場合は、命令バス
３６はレジスタ３０にストアされた制御ワードのＡＬＵ
命令フィールドのＮビットと同じ２進コードを有するＮ
ビット命令ワードを搬送する。同様に、周辺装置３４は
命令バス３８で５ビツト（典型的には５ビツトであるが
、命令ワードは他の数のビットも同様に有し得る）を受
信する。

命令ワードは周辺装置に、制御器が所望するトランザク
ションが読出しであるかまたは書込みであるか、および
周辺装置のどのレジスタに書込まれるべきか、またはど
のレジスタがそのデータをシステムデータバスへと送る
かを知らせる。典型的には、マイクロコード・ワードは
多数の周辺装置を同時に制御する。転送が起こるときに
は２つの異なる周辺装置間で起こり、これら２つの周辺
装置はアドレスされる。成る周辺装置はそのレジスタの
うちの１つの内容をシステムデータバスに置くように命
令され、別な周辺装置はデータバス上のデータをとって
さらにそれをそのレジスタのうちの１つにストアするよ
うに命じられる。

レジスタ３０の別なビットは各周辺装置が命令可能化信
号ＩＥＮ（信号名上の−はアクティブ・ロー信号を示す
）を実現するために使用される。

命令可能化信号は、その周辺装置に対する命令バス上の
命令がデコードされて実行されるべきであること、すな
わちその周辺装置がアドレスされるべきであることをそ
の周辺装置に知らせる信号である。周辺装置３４の場合
には、この命令可能化信号はライン４０上の信号ＩＥＮ
Ｉである。ＡＬＵ周辺装置３２の場合は、その命令可能
化信号はライン４２上の信号Ｉ　ＥＮ２である。

第２図は典型的な周辺装置の内部の詳細と１、どのよう
にして命令可能化は内部デコーダを選択しかつそのデコ
ーダ出力を活性化させて、読出されるかまたは書込まれ
るべき、周辺装置の所望の内部レジスタまたは他の論理
を選択するかとを示している。第２図は周辺装置３４の
ような周辺装置の典型的な内部の詳細として示されてい
る。いずれか特定の周辺装置またはすべての周辺装置一
般の厳密な内部の詳細を表わすことは意図されていない
。第２図は、この発明の状況を組立てるために、典型的
な同期式のマイクロプログラムされたシステムでのイン
ターフェイス信号の使用を例示することだけを意図して
いる。周辺装置の典型的な動作は次のとおりである。

その周辺装置内のどのレジスタがアドレスされるべきか
を示す命令が命令バス３８に届いて、デコーダ５０によ
りデコードされる。このデコーディングは、「百Ｎ１可
能化信号がアクティブ・ローであるときのみ起こる。デ
コーダはバス３８上のビットをデコードし、バス５２上
の制御信号のうちの１個を活性化する。

バス５２は２個の異なる型の信号を含む。バス５４上の
複数個の選択信号と２個のみが示されている複数個のレ
ジスタの各々に対する個々のロード信号が存在する。共
用システムデータバス５６はレジスタのデータ入力すべ
てに直接結合され、さらに３状態ゲートおよび多重化シ
ステムを介してレジスタのデータ出力すべてに結合され
る。ライン５８および６０上の信号のような個々のロー
ド信号はそれらのそれぞれのレジスタのロード制御入力
に結合される。いずれか特定のロード信号がアクティブ
であると、関連レジスタはシステムデータバス５６上に
あるどんなデータででもロードされる。他のデータ入力
はすべて高インピーダンスであり、システムバス５６に
ロードしない。

５ＥＬＥＣＴ信号バス５４上の選択信号はマルチプレク
サ５８の選択入力に結合される。マルチプレクサ５８の
データ入力は各レジスタのデータ出力に結合される。各
選択入力信号は、活性化されると、関連データ入力を単
一データ出力６２に結合させる。この単一データ出力６
２は３状態ゲート６４を介してシステムデータバス５６
に結合される。デコーダ５０からくるライン６６上のＲ
ＥＡＤ信号がアクティブでないとき、３状態ゲート６４
はシステムデータバス５６に結合されるその出力をいつ
でも高インピーダンス状態に維持する。選択バス５４上
の信号のいずれかがアクティブであるときには、ＲＥＡ
Ｄはデコーダ５０により活性化される。

第３図は、第１図の周辺装置３４への典型的な読出また
は書込トランザクシランのタイミング図である。簡略に
するために、システムクロックの立上がり端縁のみが示
されている。クロック移行時間ｔｏで、命令バスビット
は読出または書込命令のいずれかの、それらの状態を仮
定する。同じ時間ｔｏで、ＩＥＮＩ信号はローになり、
それは周辺装置内のデコーダにその命令をデコードさせ
る。また、時間ｔｏまたはそれに近い時間で、その周辺
装置に書込まれるべきデータでデータバスが駆動される
。可能化信号がローになると、命令パスワードによりア
ドレスされる適当なレジスタロード入力がローにされ、
さらにデータバス上のデータがレジスタにロードされる
。読出命令の場合、可能化信号がデコーダにその命令を
デコードさせ、さらに５ＥＬＥＣＴバス５４上の適当な
選択信号が発生されて、周辺装置の適当なレジスタの出
力が選択されてデータバスに与えられるようにする。ま
た、可能化信号はライン６６上のＲＥＡＤ信号を活性化
して、３状態ゲート６４にシステムデータバス５６への
選択された出力をゲート制御させるようにする。次にこ
のデータは周辺装置のどれかまたはデータを受信するよ
う命令されたシステムデータバスに接続された他のユニ
ットのレジスタにラッチされる。この態様の周辺装置情
報交換はマイクロプログラムされたシステムの先行技術
では公知である。

第４図を参照すると、読出または書込トランザクション
でどの内部レジスタが使用されるべきかを規定するアド
レス信号を受信するためのボートを有する周辺装置を用
いる、典型的なマイクロプロセッサベースのシステムが
示されている。第４図のシステムでは、マイクロプロセ
ッサ７０は多重化アドレス／データバス７２を有する。

他の実施例では、別個のアドレスおよびデータバスが存
在し得る。第５図は、マイクロプロセッサと多数内部レ
ジスタを有する周辺装置７４との間の典型的なデータト
ランザクションのタイミング図である。第４図のシステ
ムの典型的な動作を説明するために第４図と第５図が一
緒に参照される。

第１図のマイクロプログラムされたシステムと異なり、
第４図のシステムのマイクロプロセッサおよび周辺装置
は別個のクロックで動作する。これは、第１図のシステ
ムの同期式単一クロックサイクル動作と著しく異なり、
第４図のシステムではデータの適当な転送を同期化する
ためにハンドシェイクが利用されなければならないこと
を意味する。このハンドシェイクまたはプロトコルの詳
細は第５図に示されている。マイクロプロセッサが周辺
装置の内部レジスタのうちの１つにデータワードを送る
と仮定されたい。その第１段階は、その周辺装置をアド
レスし、かつそれに内部レジスタのうちのどれがデータ
を受信すべきであるかを知らせることである。第４図の
システムでは、どのようにしてこれを行なうかというこ
とについての一実施例が示されているが、先行技術では
これを行なうことについて少なくとも２つの別な公知の
方法がある。アドレスおよびデータバスが多重化される
ので、周辺装置および時間１０で始まるその周辺装置内
の特定のレジスタのアドレスを送るためにまずバス７２
が使用される。時間ｔ１で、アドレスラッチ可能化信号
ＡＬＥが活性化される。この信号はアドレスラッチ７６
のロード入力に結合さル、さらにそれにバス７２上のア
ドレスをロードさせる。このアドレスは、それがデコー
ドされるデコーダ７８の入力にバス８０で結合される。

このデコーダは周辺装置７４のチップ選択入力に結合さ
れるライン８２でチップ選択信号Ｃ８を活性化する。第
４図に示される実施例では、バス７２上のアドレスが周
辺装置７４の多数レジスタのうちのいずれかのアドレス
であるならば、デコーダはアドレスの最上位ビットをデ
コードし、この事実が検出されるであろう。上記の場合
であることがわかると、デコーダ７８がＣ１信号を活性
化し、周辺装置が活性化されであろう。

周辺装置は、その内部レジスタのうちのどれにロードす
べきか、またはどのレジスタがその内容を適当な時間に
データバス７２へと送るかを知らされなければならない
。これを行なうには少なくとも３つの方法がある。１つ
の方法は２サイクルでトランザクションを行なうことで
ある。第１のサイクルでは、所望のレジスタの識別が周
辺装置に送られ、ストアされる。第２のサイクルでは、
第１のサイクルで識別されたレジスタがマイクロプロセ
ッサからのデータワードをロードされるかまたは職別さ
れたレジスタがその内容をデータバス７２へと送るかの
いずれかである。第２の方法は、！Ｊ１のトランザクシ
ョンで第１の内部レジスタが使用され、第２のトランザ
クションで第２の内部レジスタが使用されるように、そ
の周辺装置のレジスタを連続的に循環することである。

この機構はどのレジスタが現在アクティブであるかにつ
いての追跡を続けるために、ソフトウェアまたはハード
ウェアカウンタの使用を必要とする。第４図の実施例で
は、バス８０のｎ個の最下位ビットが周辺装置７４のボ
ートに結合され、このバス８４上のビットは周辺装置に
よりデコードされ、内部レジスタのうちのどれがアクセ
スされるべきかを決定する。バス８０上のアドレスが周
辺装置の内部レジスタのうちのいずれか１つであれば、
デコーダ７８は面を活性化する。バス７２がアドレスお
よびデータ情報で時分割多重化されるというだけの理由
で、アドレスラッチ７６が必要とされる。別個のアドレ
スバスが存在するならば、アドレスラッチ７６は不必要
である。

トランザクションは次のように完結される。ＡＬＥが活
性化されて時間ｔ１でアドレスをラッチすると、マイク
ロプロセッサもＲ／Ｗ信号を適当な状態に活性化し、所
望のトランザクションが読出されるのかそれとも書込ま
れるのかを示す。第５図は書込トランザクションを示し
ているが、読出トランザクションも同様である。次にア
ドレスがデコードされ、チップ選択Ｃ８が時間ｔ２でロ
ーになる。マイクロプロセッサが次に時間ｔ３で示され
るように、書込まれるデータでデータバス７２を駆動す
る。その後すぐに、ＤＳは９０で示されるように、マイ
クロプロセッサによりローにされる。データストローブ
の活性化は、バス８４上のビットパターンか、または上
で説明された他の方法のいずれかにより示されたレジス
タのいずれかにより、周辺装置７４がマイクロプロセッ
サにより示された内部レジスタへとデータをラッチする
ようにする。

データのラッチングは周辺装置によりＲＥＡＤＹ信号を
活性化する。これはデータが受信されたことをマイクロ
プロセッサに示し、そのためマイクロプロセッサは９２
で示されるように、データストローブ信号ＤＳを非活性
化する。これは、９４で示されるようにＲＥＡＤＹ信号
を非活性化し、かつマイクロプロセッサにデータバス７
２からデータを除去させる。

市場に出ているシステムおよび周辺装置の雑多な特性の
せいで、それぞれマイクロプログラムされたシステムお
よびマイクロプロセッサシステムの同期式および非同期
式需要の両方に役立ち得る、プロセッサ周辺装置インタ
ーフェイスが必要になっている。明らかに、ピンと信号
が異なるが、ネーミング協定が採用されるのを認める機
能の重複があり、またそれが同期式モードで動作される
べきかそれとも非同期式モードで動作されるべきかをイ
ンターフェイスに示す単一信号を加えた汎用インターフ
ェイスによる信号の共用がある。この発明の教示に従っ
たインターフェイスで使用される信号間の対応は次のと
おりである。

マイ’）ｏプｏグ　マイクロプロセッサ非同期式ラム同
期式 ｌＮ５ＴＯ−Ｎ　　　　　　■ＡＯ−ＡＮ（バス８４上
のＮ個のＬＳＢ）ｍ　　　　　　−Ｃ８ ＩＮＳＴノＭＳＢ　　　　−Ｎ　−４ノＲ／Ｖ　、すな
わちＲ／Ｖ信号はｌＮ５Ｔビツト４である。

必要でないＤＳ 必要でないＲＥＡＤＹ ＭＯＤＥ この発明のインターフェイスのこれら信号の規定は、ｌ
Ｎ５ＴＯ−Ｎが命令バスであることである。

これらビットは周辺装置でデコードされ、内部レジスタ
を選択するかまたは成る一定の機能を実施する。読出お
よび書込命令の数が等しければ、ｌＮ５Ｔ４はＲ／Ｗビ
ンと等しくなり得て、さらにｌＮ５ＴＯ−３は内部レジ
スタを選択し得る。ＩＥＮは命令が実行されるようにす
る可能化ピンである。それはチップ選択信号に等しい。

このインターフェイスを用いるマイクロプロセッサから
のＤＳ信号はこのインターフェイスに直接接続され得る
。マイクロプログラムされたシステムの場合は、ＤＳは
論理０レベルに外部からまたは永久的に配線されたＩＥ
Ｎラインに接続され得る。データが適当にストローブさ
れると、データを送って転送が完了しているという信号
を出す周辺装置からマイクロプロセッサへのＲＥＡＤＹ
がアクティブになる。同期式システムではそれは必要で
はない。ＢＭＯＤＥ信号は、ハイのときには、プロセッ
サが周辺装置と同期して動作することを示す。

この信号がローであるとき、プロセッサは非同期で動作
する。ピンの変わりに指令レジスタピットが使用され得
る。

第６図は、このインターフェイスを用いる周辺装置が同
期式または非同期式プロセッサのいずれかとデータ交換
をすることを可能にする、この発明の周辺装置インター
フェイスの論理の論理図である。第７図は、第６図のイ
ンターフェイスの動作を説明するタイミング図である。

第６図と第７図を一緒に参照すると、第６図のインター
フェイスの動作がわかるであろう。

このインターフェイスはクロック同期化のプロセスを実
施するのに役立つ。ライン１００および１０２上の信号
Ｃ百および■の両方がアクティブ争ローになり、この特
定の周辺装置がアドレスされていることおよびデータバ
ス上のデータが有効であることを示すと、このプロセス
は開始される。インバータ１０４および１０６は信号を
反転させ、さらにＡＮＤゲート１０８は第１のフリップ
フロップ１１０のＤ入力をハイにすることにより収束（
ｃｏｎｖｅｒｇｅｎｃｅ）の信号を出す。

この事象はライン１１４でＰＣＬＫ信号の次の上向きの
移行でＱ出力をセットする。フリップフロップ１１０の
Ｑ出力は、準安定状態を回避するためにＰＣＬＫ信号の
次の上向きの移行にその事象を再クロックする、第２の
フリップフロップ１１２のＤ入力に結合される。

インバータ１１８およびＡＮＤゲート１２０と結合され
る第３のフリップフロップ１１６はライン１２２上の立
上がり端縁でパルスを発生する同期式ワンショットとし
て働く。このパルス幅はフリップフロップを介する遅延
にインバータ１１８およびゲート１２０を介する遅延を
加え、さらにライン１２２上の立上がり端縁とＰＣＬＫ
の次の立上がり端縁との間の何らかの遅延を加えたもの
に等しい。ゲート１２０から出力されたライン１２２上
のパルスは、ｌＮ５ＴＯ−４バス１２４でエンコードさ
れた命令のデコーディングを可能にする周辺装置のＩＥ
Ｎ信号として働く。もちろん、ライン１２６上のＢＭＯ
ＤＥ信号はハイであって周辺装置が同期式システムで動
作するよう設計されていることを示さなければならない
。ＢＭＯＤＥ信号がハイであるときは、マルチプレクサ
１２６はライン１２２上で信号を選択し、信号ｌＮ５Ｔ
ＥＮとしてライン１２８に結合しなければならない。こ
の信号はバス１２４上の命令をデコードしたデコーダ１
３０の出力をゲート制御するＡＮＤゲートの各々の１人
力に結合される。このようにＩ　Ｎ５ＴＥＮがハイであ
ると、デコードされた命令はバス１３２上へ送り出され
、その命令により制御される周辺装置の回路へ至る。し
たがって信号ＩＥＮを発生する同期式マイクロプログラ
ムされたシステムで動作するよう設計されている周辺装
置は、ＩＥＮは発生しないがσ茗およびＤＳ信号を発生
する非同期式マイクロプロセッサで動作するようにされ
得る。

周辺装置が非同期式マイクロプロセッサに結合されるよ
う設計されかっＲおよびｖ１信号を期待しているときに
は、ライン１３４でマルチプレクサ１２６に信号を選択
させるＢＭＯＤＥ信号はローである。ｖ茗およびＲの双
方がアクティブであるときにはライン１３４はハイにな
る。ライン１３４がハイになりかつＢＭＯＤＥがマルチ
プレクサ１２６にライン１３４を選択させると、ｌＮ５
ＴＥＮはハイになる。これは、バス１３６上のｌＮ５Ｔ
Ｏ−３ビツトに関する命令がデコードされかつデコーダ
１３０の出力でＡＮＤゲートを通過し、バス１３２を介
して周辺装置の論理に至るようにする。これはｌＮ５Ｔ
Ｏ−３ビツトが第４図のバス８４上のアドレスビットの
代理をして、普通の非同期式動作に相当する。もちろん
ＤＳおよびＣ８信号は第６図の回路によりゲート制御さ
れかつ誘導されるとそれらの普通の機能を果たす。

Ｒ／Ｗ信号は非同期式動作に必要とされるので、ｌＮ５
Ｔ４はそれをライン１３８で別個に分割することにより
この信号として使用される。この信号はＡＮＤゲート１
４０でライン１３４上の信号とともにゲート制御され、
ライン１４２にＤＢＥＮ信号を生じる。周辺装置が選択
され、Ｆ下がアクティブであるときには、これはデータ
バスがマイクロプロセッサからのデータで駆動されてい
るかまたはマイクロプロセッサがデータを受信する作動
が可能であることを示す。次にデータバスはライン１３
８上の信号の状態に従って周辺装置により処理される。

そのトランザクションが読出しであるならば、ライン１
３８上の信号はライン１４２上の信号と同様ハイになる
であろう。これは、データバス３状態駆動装置１４４に
バス１４６のＤＢＯＵＴ１５−０ライン上のデータでデ
ータバスラインＤＢ１５−０を駆動させる。そのトラン
ザクションが書込みであるならば、バス受信機１４８が
データバス１５０上のデータで周辺装置内のデータバス
ＤＢ　ｌＮｌ５−０を駆動する。３状態バス駆動装ｆｆ
１１４４は高インピーダンス状態になり、それにより周
辺装置のデータレジスタのデータ出力をデータバス１５
０から分離する。

マイクロプロセッサに伝送するために周辺装置により生
じられる非同期式動作に必要な、周辺装置がデータを受
信したことを示すＲＥＡＤＹ信号がインバータ１１６の
出力から周辺装置インターフェイスにより生じられる。

第７図のタイミング図かられかるように、ＤＳ信号がロ
ーになると、いくらかの伝搬遅延後にＲＥＡＤＹ信号が
ローになる。ＲＥＡＤＹ信号がマイクロプロセッサによ
り受信されると、第７図に１５２で示されるように、Ｄ
Ｓ信号はマイクロプロセッサにより非活性化される。こ
れは、ＤＳの論理１への変化がライン１３４上の信号を
ローにし、それにより第６図のすべでのフリップフロッ
プをクリアにした後で、ＲＥＡδＡ１信号を再び１５４
でハイにする。

ゲート１５６は、チップ選択信号をデコードする際の変
則により間違った周辺装置がそれのために意図されたの
ではないデータでクロックすることを防ぐように働く。

時には、アドレスバスからのチップ選択信号ＣＳ（示さ
れていない）をデコードする周辺装置の外のデコーダが
σ百信号をデコードするのが遅く、ＤＳ信号がローにな
った後まで最終結果が起こらないこともある。この状態
はインターバル１６０として第７図で破線で示されてい
る。このインターバルの間、デコーダがその最終結果に
至るまでずっと動作すると、チップ選択信号Ｃ８は上お
よび下向きになり得る。Ｃ８信号がローであるときには
ＤＳ信号が１６２でローになることがあり得る。そのア
ドレスのデコーディングの最終結果が１６４で示される
ようになり、そのアドレスが周辺装置のアドレスではな
いこともあり得る。こういうことが起これば、それのた
めに意図されたのではない周辺装置へデータがクロック
されるであろう。こういうことが起こるのを防ぐために
、ゲート１５６が使用される。

このゲートの目的は、２クロツクサイクル後にライン１
３４上の信号の状態がなお存続していなければ、２個の
フリップフロップ１１０および１１２を介してフリップ
フロップ１１６へ入るライン１３４上の信号のクロッキ
ングを阻止することである。すなわち、テ丁および■１
双方がローになれば、ライン１３４上の信号がハイにな
る。この論理１は次のクロックパルスでフリップフロッ
プ１１０ヘクロツクされ、第２の連続クロックサイクル
でフリップフロップ１１２ヘクロツクされる。

しかしながら、第７図の移行１６２の後でライン１７２
上の信号が第３の連続クロックパルスで論理１でなけれ
ば、ＡＮＤゲート１５６はフリップフロップ１１２の出
力で信号のフリップフロップ１１６へのクロッキングを
妨げるであろう。

第７図はｌＮ５ＴＥＮ信号とＤＳ信号の相関的な持続時
間を例示している。この図はｌＮ５ＴＥＮが■よりずつ
と短いことを示している。これは、ｌＮ５ＴＥＮ信号が
、データバスを駆動するレジスタを可能化するよりもず
っと長く有効であるように、データが周辺装置によりデ
ータバスで駆動されることをマイクロプロセッサが期待
していることを示している。マイクロプロセッサがデー
タを読出す作動が可能であるときにマイクロプロセッサ
に読出されているデータがまだそこにあることを確実に
するために、バイブラインレジスタまたは記憶レジスタ
１６６が読出経路に設けられる。このレジスタは、ｌＮ
５ＴＥＮがアドレス指定されているレジスタを可能化す
るときは、常に可能化されかつバス１４６で駆動される
データをラッチする。次にこのデータは保存され、ｌＮ
５ＴＥＮがイナクティブになった後でもまだ主データバ
ス１５０上へ行くためにデータバス１４６上に存在する
。

第８図を参照すると、ＢＭＯＤＥがローであるときの、
非同期式プロセッサの書込サイクルのタイミング図が示
されている。マイクロプロセッサを駆動するシステムク
ロックが周辺装置クロック信号ＰＣＬＫの約１／２の速
度であっても、読出サイクルはライン１４２の接続とバ
イブラインレジスタの動作のせいで起こり得ることに注
目されたい。すなわち、バイブラインレジスタはアドレ
スされたレジスタ（示されていない）によりバス１４６
へ駆動されるデータをラッチする。ｌＮ５ＴＥＮが真で
あるＰＣＬＫの単一サイクルのみの間レジスタがｌＮ５
ＴＥＮにより可能化されたとしても、これは真である。

一方、データが有効であるとマイクロプロセッサが期待
している全時間、すなわち■１信号がアクティブである
全時間の間、ＤＳ信号はバス１４６をバス１５０に接続
したままにしておく。全データ読出期間の間Ｃ８および
ＤＳの双方がローであるので後者の事実は真であり、そ
のためライン１３４／１７２は全データ読出期間の間ハ
イである。通常通り、ｌＮ５Ｔ４が全データ読出期間の
間ハイであるならば、ゲート１４０は全データ読出期間
の間ライン１４２を介してバスドライバ１４４を非３状
態の状態にするであろう。第８図および第９図は、第６
図に示されるインターフェイスが同期式または非同期式
システムのいずれを用いても読出または書込サイクルの
間使用され得ることを明確に示している。第８図のＲＥ
ＡＤＹ信号のＤＳとの順序付けと、そのタイミングと第
５図に示されるタイミングとの対応に注目されたい。

第１０図および第１１図は、第６図に示されるインター
フェイスを有する周辺装置がどのようにして非同期式マ
イクロプロセッサシステムと同期式マイクロプログラム
されたシステムに取付けられ得るかを示している。イン
ターフェイスが２つの異なる形状で動作するのに必要な
、必要電圧条件のこれらの図には、２つの異なる形状の
ＢＭＯＤＥのクロックおよびＤＳ信号の種々の関係が示
されている。

この発明はここに開示された好ましい実施例に関して開
示されているけれども、当業者はこの発明の精神および
範囲から逸脱することなしになされ得る種々の修正を認
めるであろう。そのような修正はすべて前掲の特許請求
の範囲の範囲内に含まれることが意図されている。

【図面の簡単な説明】

第１図は典型的なマイクロプログラムされた同期式プロ
セッサ周辺装置システムの論理図である。 第２図はこの発明で使用される典型的な周辺装置内の論
理の論理図である。 第３図は第１図のシステムでの典型的なデータ交換動作
のタイミング図である。 第４図は典型的な非同期式プロセッサ周辺装置インター
フェイスの論理図である。 第５図は第４図のシステムでの典型的なデータ交換のタ
イミング図である。 第６図はこの発明の教示に従った汎用インターフェイス
の論理図である。 第７図は第６図のインターフェイスを使用するプロセッ
サおよび周辺装置間のデータ交換のタイミング図である
。 第８図は非同期式プロセッサを用いたトランザクション
の読出および書込サイクルタイミングのタイミング図で
ある。 第９図は同期式プロセッサを用いた読出および書込トラ
ンザクションのタイミング図である。 第１０図は非同期式プロセッサへのインターフェイスの
接続の接続図である。 第１１図は同期式プロセッサへのインターフェイスの接
続の接続図である。 図において、３４は周辺装置、１０８はＡＮＤゲート、
１１０は第１のフリップフロップ、１１２は第２のフリ
ップフロップ、１１６は第３のフリップフロップ、１２
０および１４０はＡＮＤゲートである。

Claims (8)

【特許請求の範囲】
1. （１）周辺装置が同期式または非同期式システムのいず
   れとも通信するのを可能にするインターフェイスであっ
   て、 非同期式システムからのデータストローブとチップ選択
   信号との論理積をとりかつそれらを同期させ、さらにＢ
   ＭＯＤＥ信号が第１の状態にあるときにその結合された
   信号を命令可能化信号に転換するための手段と、 前記ＢＭＯＤＥ信号が第２の状態にあるとき周辺装置の
   内部命令可能化信号として同期式システムからの命令可
   能化信号をゲート制御して通すための手段と、 周辺装置の読出／書込信号として前記結合されたデータ
   ストローブとチップ選択信号と共に同期式または非同期
   式システムのいずれかからの命令バス上の１個の信号を
   ゲート制御するための手段とを含む、インターフェイス
   。
2. （２）結合させて同期させるための前記手段が 第１の入力がインバータを介して結合されて前記チップ
   選択信号を受信し、第２の入力がインバータを介して結
   合されて前記データストローブ信号を受信し、さらに出
   力を有するＡＮＤゲートと、前記ＡＮＤゲートの出力に
   結合されてその結合された信号を前記周辺装置により使
   用されるクロック信号と同期させ、さらに出力を有する
   同期化手段と、前記同期化手段の出力に結合されて、結
   合されたチップ選択およびデータストローブ信号の同期
   化されたヴァージョンをパルスに転換するための手段と
   、 前記パルスを受信してそれをゲート制御して通すめに結
   合され、前記ＢＭＯＤＥ信号が前記第１の状態にあると
   き周辺装置の命令可能化信号として使用するための手段
   とからなる、請求項１に記載のインターフェイス。
3. （３）前記ゲート制御するための手段が、第１の入力が
   結合されて前記パルスを受信し、第２の入力が前記ＡＮ
   Ｄゲートの出力に結合され、前記ＢＭＯＤＥ信号の入力
   としてその選択入力を有し、さらに前記周辺装置の前記
   命令可能化信号としてその出力を有するマルチプレクサ
   からなる、請求項２に記載のインターフェイス。
4. （４）前記同期化手段が、そのＤ入力が前記ＡＮＤゲー
   トの前記出力に結合されかつそのクロック入力が周辺装
   置クロック信号に結合される第１のＤ型フリップフロッ
   プと、そのＤ入力が前記第１のフリップフロップのＱ出
   力に結合されかつそのクロック入力が結合されて前記周
   辺装置クロック信号を受信する第２のＤ型フリップフロ
   ップとからなり、前記第２のフリップフロップのＱ出力
   が前記同期化され、結合されたデータストローブとチッ
   プ選択信号であり、さらに前記第１および第２のフリッ
   プフロップの双方はそれらのクリア入力が前記ＡＮＤゲ
   ートの出力に結合される、請求項２に記載のインターフ
   ェイス。
5. （５）結合され、同期化された信号を転換するための前
   記手段が、そのＤ入力が結合されて、結合されて同期化
   されたデータストローブとチップ選択信号を受信し、そ
   のクロック入力が結合されて周辺装置クロック信号を受
   信し、さらにそのクリア入力が前記ＡＮＤゲートの出力
   に結合されるＤ型フリップフロップと、第１の入力が前
   記フリップフロップのＱ出力に結合されかつその第２の
   入力が前記フリップフロップのＤ入力に結合される第２
   のＡＮＤゲートとからなる、請求項２に記載のインター
   フェイス。
6. （６）前記ゲート制御するための手段が、その第１の入
   力が前記フリップフロップの出力に結合され、第２の入
   力が、その入力が結合されて前記データストローブと前
   記チップ選択信号を受信する前記ＡＮＤゲートの出力に
   結合され、さらにその選択入力が結合されて前記ＢＭＯ
   ＤＥ信号を受信するマルチプレクサである、請求項５に
   記載のインターフェイス。
7. （７）非同期式システムからのデータストローブ信号と
   チップ選択信号を周辺装置クロックに結合しかつ同期さ
   せ、さらにデコードされた命令をゲート制御して前記周
   辺装置の他の論理へ送る際に前記周辺装置により使用さ
   れるために、または前記周辺装置と同じクロックで動作
   している同期式システムからの命令可能化信号を周辺装
   置の内部命令可能化信号としてゲート制御して通すため
   に、前記結合され、同期化された信号を命令可能化パル
   スに転換するための手段と、 命令バス上の１個の信号の論理積をとり、前記結合され
   たデータストローブとチップ選択信号で前記周辺装置に
   結合されるどんなシステムにも結合し、さらに前記シス
   テムと通信するために周辺装置により使用されるデータ
   バスへの周辺装置のアクセスを制御するために周辺装置
   の読出／書込制御信号としてゲート制御された信号を使
   用するための手段とを含む、周辺装置のためのインター
   フェイス。
8. （８）チップ選択信号とデータストローブ信号を反転し
   かつその論理積をとり、さらに第１の出力で結合した信
   号を与えるための手段と、前記第１の出力に結合され、
   結合された信号を周辺装置クロック信号に同期化し、順
   安定状態が生じるという可能性を減じ、さらに第２の出
   力で同期化された信号を提示するための手段と、前記第
   ２の出力に結合されて、周辺装置で命令可能化パルスと
   して使用するために同期化された信号をパルスに転換し
   、かつ第３の出力でそれを提示するための手段と、 第１の入力が前記第３の出力に結合され、第２の入力が
   前記第１の出力に結合され、周辺装置が同期式システム
   で動作しているかそれとも非同期式システムで動作して
   いるかを示す２進状態を有するＢＭＯＤＥ信号を受信す
   るために選択入力を有し、さらににいずれかのモードの
   動作のための命令可能化が現われる命令可能化出力を有
   するマルチプレクサ手段と、 前記第１の入力での信号と前記周辺装置の命令バス入力
   からの信号の論理積をとり、さらに周辺装置の読出書込
   信号としてそのように生じられたゲート制御された信号
   を用いるための手段とを含む、周辺装置のためのインタ
   ーフェイス。