JPH0521742A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0521742A JPH0521742A JP3198714A JP19871491A JPH0521742A JP H0521742 A JPH0521742 A JP H0521742A JP 3198714 A JP3198714 A JP 3198714A JP 19871491 A JP19871491 A JP 19871491A JP H0521742 A JPH0521742 A JP H0521742A
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- JP
- Japan
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- upper electrode
- stacked capacitor
- potential
- memory cell
- stacked
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Abstract
(57)【要約】
【目的】 スタックトキャパシタセル型MOSダイナミ
ックRAMにおいて、スタックトキャパシタの面積が縮
小されてその蓄積容量が減少しても、書き込み信号のレ
ベルを十分に大きくすることができ、十分な耐雑音性を
確保することができるようにする。 【構成】 データ書き込み時に、書き込みを行うべきメ
モリセルのスタックトキャパシタの上部電極11及び下
部電極9の間の電位差が大きくなるように上部電極11
の電位を変化させる。この上部電極11は、ワード線に
平行な方向の各スタックトキャパシタ列毎に分割して形
成する。
ックRAMにおいて、スタックトキャパシタの面積が縮
小されてその蓄積容量が減少しても、書き込み信号のレ
ベルを十分に大きくすることができ、十分な耐雑音性を
確保することができるようにする。 【構成】 データ書き込み時に、書き込みを行うべきメ
モリセルのスタックトキャパシタの上部電極11及び下
部電極9の間の電位差が大きくなるように上部電極11
の電位を変化させる。この上部電極11は、ワード線に
平行な方向の各スタックトキャパシタ列毎に分割して形
成する。
Description
【0001】
【産業上の利用分野】この発明は、半導体メモリに関
し、特に、スタックトキャパシタセル型MOSダイナミ
ックRAMに適用して好適なものである。
し、特に、スタックトキャパシタセル型MOSダイナミ
ックRAMに適用して好適なものである。
【0002】
【従来の技術】高集積のMOSダイナミックRAMとし
て、1個のMOSトランジスタ(アクセストランジス
タ)と1個のスタックトキャパシタとによりメモリセル
が構成されたものがある。このスタックトキャパシタ
は、下部電極(電荷蓄積ノード)と上部電極(セルプレ
ート)との間に誘電体膜として絶縁膜をはさんだ構造を
有する。
て、1個のMOSトランジスタ(アクセストランジス
タ)と1個のスタックトキャパシタとによりメモリセル
が構成されたものがある。このスタックトキャパシタ
は、下部電極(電荷蓄積ノード)と上部電極(セルプレ
ート)との間に誘電体膜として絶縁膜をはさんだ構造を
有する。
【0003】このようなスタックトキャパシタセルにデ
ータを書き込む場合には、書き込みを行うべきメモリセ
ルのMOSトランジスタをワード線で選択してオンさ
せ、ビット線に書き込み電圧として電源電圧VCCを印加
することによりスタックトキャパシタに電荷を蓄積す
る。この場合、このスタックトキャパシタの上部電極
は、多数のスタックトキャパシタによる大きな容量負荷
が接続されていることもあって、その電位は通常、VCC
/2に固定されている。
ータを書き込む場合には、書き込みを行うべきメモリセ
ルのMOSトランジスタをワード線で選択してオンさ
せ、ビット線に書き込み電圧として電源電圧VCCを印加
することによりスタックトキャパシタに電荷を蓄積す
る。この場合、このスタックトキャパシタの上部電極
は、多数のスタックトキャパシタによる大きな容量負荷
が接続されていることもあって、その電位は通常、VCC
/2に固定されている。
【0004】
【発明が解決しようとする課題】上述のようにスタック
トキャパシタの上部電極の電位がVCC/2に固定されて
いる場合、データ書き込み時にビット線に書き込み電圧
としてVCCが印加された時のスタックトキャパシタの上
部電極及び下部電極の間の電位差はVCC/2であり、こ
れはVCC=5Vとすると2.5Vに過ぎない。このた
め、書き込みによりスタックトキャパシタに蓄積される
電荷量が少なく、従って書き込み信号のレベルが小さか
った。
トキャパシタの上部電極の電位がVCC/2に固定されて
いる場合、データ書き込み時にビット線に書き込み電圧
としてVCCが印加された時のスタックトキャパシタの上
部電極及び下部電極の間の電位差はVCC/2であり、こ
れはVCC=5Vとすると2.5Vに過ぎない。このた
め、書き込みによりスタックトキャパシタに蓄積される
電荷量が少なく、従って書き込み信号のレベルが小さか
った。
【0005】そこで、このような欠点を改善するため
に、スタックトキャパシタの上部電極の固定電位を0V
に下げることにより、データ書き込み時のスタックトキ
ャパシタの上部電極及び下部電極の間の電位差をVCCに
高め、これによって書き込みによりスタックトキャパシ
タに蓄積される電荷量を増大させる方法がある。
に、スタックトキャパシタの上部電極の固定電位を0V
に下げることにより、データ書き込み時のスタックトキ
ャパシタの上部電極及び下部電極の間の電位差をVCCに
高め、これによって書き込みによりスタックトキャパシ
タに蓄積される電荷量を増大させる方法がある。
【0006】しかし、この方法によっても、MOSダイ
ナミックRAMの高集積密度化に伴いスタックトキャパ
シタの面積が縮小されてその蓄積容量が減少すると、書
き込み信号のレベルの低下は避けることができず、耐雑
音性の低下などの問題が生じてしまうという問題があっ
た。
ナミックRAMの高集積密度化に伴いスタックトキャパ
シタの面積が縮小されてその蓄積容量が減少すると、書
き込み信号のレベルの低下は避けることができず、耐雑
音性の低下などの問題が生じてしまうという問題があっ
た。
【0007】従って、この発明の目的は、スタックトキ
ャパシタの面積が縮小されてその蓄積容量が減少して
も、データ書き込み時の書き込み信号のレベルを十分に
大きくすることができ、それによって十分な耐雑音性を
確保することができる半導体メモリを提供することにあ
る。
ャパシタの面積が縮小されてその蓄積容量が減少して
も、データ書き込み時の書き込み信号のレベルを十分に
大きくすることができ、それによって十分な耐雑音性を
確保することができる半導体メモリを提供することにあ
る。
【0008】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、1個のMOSトランジスタと1個のス
タックトキャパシタとによりメモリセルが構成された半
導体メモリにおいて、データ書き込み時に、書き込みを
行うべきメモリセルのスタックトキャパシタの上部電極
(11)及び下部電極(9)の間の電位差が大きくなる
ように上部電極(11)の電位を変化させるようにした
ものである。
に、この発明は、1個のMOSトランジスタと1個のス
タックトキャパシタとによりメモリセルが構成された半
導体メモリにおいて、データ書き込み時に、書き込みを
行うべきメモリセルのスタックトキャパシタの上部電極
(11)及び下部電極(9)の間の電位差が大きくなる
ように上部電極(11)の電位を変化させるようにした
ものである。
【0009】
【作用】上述のように構成されたこの発明の半導体メモ
リによれば、データ書き込み時に、書き込みを行うべき
メモリセルのスタックトキャパシタの上部電極(11)
及び下部電極(9)の間の電位差が大きくなるようにし
ているので、スタックトキャパシタの面積が縮小されて
その蓄積容量が減少しても、書き込みによりスタックト
キャパシタに蓄積される電荷量、すなわち書き込み電荷
量を十分に大きくすることができる。これによって、書
き込み信号のレベルを十分に大きくすることができ、従
って十分な耐雑音性を確保することができる。
リによれば、データ書き込み時に、書き込みを行うべき
メモリセルのスタックトキャパシタの上部電極(11)
及び下部電極(9)の間の電位差が大きくなるようにし
ているので、スタックトキャパシタの面積が縮小されて
その蓄積容量が減少しても、書き込みによりスタックト
キャパシタに蓄積される電荷量、すなわち書き込み電荷
量を十分に大きくすることができる。これによって、書
き込み信号のレベルを十分に大きくすることができ、従
って十分な耐雑音性を確保することができる。
【0010】
【実施例】以下、この発明の一実施例について図面を参
照しながら説明する。この実施例は、折り返しビット線
(folded bit line)構成のスタックトキャパシタセル型
MOSダイナミックRAMにこの発明を適用したもので
ある。図1はこの発明の一実施例によるMOSダイナミ
ックRAMを示す平面図であり、特にそのメモリセル部
を示す。図2は図1の2−2線に沿っての拡大断面図で
ある。
照しながら説明する。この実施例は、折り返しビット線
(folded bit line)構成のスタックトキャパシタセル型
MOSダイナミックRAMにこの発明を適用したもので
ある。図1はこの発明の一実施例によるMOSダイナミ
ックRAMを示す平面図であり、特にそのメモリセル部
を示す。図2は図1の2−2線に沿っての拡大断面図で
ある。
【0011】図1及び図2に示すように、この実施例に
よるMOSダイナミックRAMにおいては、例えばp型
シリコン(Si)基板のような半導体基板1の表面にSiO
2 膜のようなフィールド絶縁膜2が選択的に形成され、
これによって素子間分離が行われている。このフィール
ド絶縁膜2に囲まれた活性領域の表面には、SiO2 膜の
ようなゲート絶縁膜3が形成されている。
よるMOSダイナミックRAMにおいては、例えばp型
シリコン(Si)基板のような半導体基板1の表面にSiO
2 膜のようなフィールド絶縁膜2が選択的に形成され、
これによって素子間分離が行われている。このフィール
ド絶縁膜2に囲まれた活性領域の表面には、SiO2 膜の
ようなゲート絶縁膜3が形成されている。
【0012】WL1 〜WL6 はワード線を示す。これら
のワード線WL1 〜WL6 は、例えば不純物がドープさ
れた一層目の多結晶Si膜や、この不純物がドープされた
一層目の多結晶Si膜上に高融点金属シリサイド膜を重ね
たポリサイド膜などにより形成される。符号4はSiO2
から成るサイドウォールスペーサを示す。
のワード線WL1 〜WL6 は、例えば不純物がドープさ
れた一層目の多結晶Si膜や、この不純物がドープされた
一層目の多結晶Si膜上に高融点金属シリサイド膜を重ね
たポリサイド膜などにより形成される。符号4はSiO2
から成るサイドウォールスペーサを示す。
【0013】半導体基板1中には、ソース領域またはド
レイン領域として用いられる例えばn+ 型の拡散層5、
6、7が形成されている。これらの拡散層5、6、7に
は、サイドウォールスペーサ4の下側の部分にn- 型の
低不純物濃度部が形成されている。
レイン領域として用いられる例えばn+ 型の拡散層5、
6、7が形成されている。これらの拡散層5、6、7に
は、サイドウォールスペーサ4の下側の部分にn- 型の
低不純物濃度部が形成されている。
【0014】そして、図2に示す断面においては、ワー
ド線WL3 とその両側の拡散層5、6とにより、メモリ
セルのアクセストランジスタとしてのnチャネルMOS
トランジスタが形成されている。このnチャネルMOS
トランジスタは、ドレイン領域として用いられる拡散層
5の低不純物濃度部によりドレイン領域近傍の電界を緩
和するLDD(lightly doped drain)構造を有する。同
様に、ワード線WL4 とその両側の拡散層6、7とによ
り、隣接するメモリセルのアクセストランジスタとして
のLDD構造のnチャネルMOSトランジスタが形成さ
れている。
ド線WL3 とその両側の拡散層5、6とにより、メモリ
セルのアクセストランジスタとしてのnチャネルMOS
トランジスタが形成されている。このnチャネルMOS
トランジスタは、ドレイン領域として用いられる拡散層
5の低不純物濃度部によりドレイン領域近傍の電界を緩
和するLDD(lightly doped drain)構造を有する。同
様に、ワード線WL4 とその両側の拡散層6、7とによ
り、隣接するメモリセルのアクセストランジスタとして
のLDD構造のnチャネルMOSトランジスタが形成さ
れている。
【0015】符号8は例えばSiO2 膜のような層間絶縁
膜を示す。また、符号9は例えば二層目の多結晶Si膜か
ら成る下部電極(電荷蓄積ノード)、10は例えばSiO
2 膜やSiO2 膜とSi3 N4 膜との複合膜から成る誘電体
膜、11は例えば三層目の多結晶Si膜から成る上部電極
を示す。これらの下部電極9、誘電体膜10及び上部電
極11により、スタックトキャパシタが形成されてい
る。ここで、メモリセルのスタックトキャパシタの下部
電極9は、層間絶縁膜8に形成されたコンタクトホール
C1 を通じて拡散層5にコンタクトしている。また、隣
接するメモリセルのスタックトキャパシタの下部電極9
は、層間絶縁膜8に形成されたコンタクトホールC2 を
通じて拡散層7にコンタクトしている。
膜を示す。また、符号9は例えば二層目の多結晶Si膜か
ら成る下部電極(電荷蓄積ノード)、10は例えばSiO
2 膜やSiO2 膜とSi3 N4 膜との複合膜から成る誘電体
膜、11は例えば三層目の多結晶Si膜から成る上部電極
を示す。これらの下部電極9、誘電体膜10及び上部電
極11により、スタックトキャパシタが形成されてい
る。ここで、メモリセルのスタックトキャパシタの下部
電極9は、層間絶縁膜8に形成されたコンタクトホール
C1 を通じて拡散層5にコンタクトしている。また、隣
接するメモリセルのスタックトキャパシタの下部電極9
は、層間絶縁膜8に形成されたコンタクトホールC2 を
通じて拡散層7にコンタクトしている。
【0016】符号12は例えばリンシリケートガラス
(PSG)膜のような層間絶縁膜を示す。BLは例えば
アルミニウム(Al)膜により形成されたビット線を示
す。このビット線BLは、層間絶縁膜8、12に形成さ
れたコンタクトホールC3 を通じて拡散層6にコンタク
トしている。
(PSG)膜のような層間絶縁膜を示す。BLは例えば
アルミニウム(Al)膜により形成されたビット線を示
す。このビット線BLは、層間絶縁膜8、12に形成さ
れたコンタクトホールC3 を通じて拡散層6にコンタク
トしている。
【0017】この実施例においては、折り返しビット線
構成のMOSダイナミックRAMにおいてはワード線に
平行な方向にメモリセルのスタックトキャパシタが一列
に配置され、しかもこのスタックトキャパシタ列は互い
に隣接する二本のワード線毎に一列の割り合いであるこ
とに着目して、スタックトキャパシタの上部電極11
は、各スタックトキャパシタ列毎にストライプ状の形状
に形成されている。すなわち、この実施例においては、
上部電極11は、各スタックトキャパシタ列毎に分割し
て形成されている。さらに、この上部電極11の電位
は、例えば−VCCと0Vとの間で変化させることができ
るようになっている。
構成のMOSダイナミックRAMにおいてはワード線に
平行な方向にメモリセルのスタックトキャパシタが一列
に配置され、しかもこのスタックトキャパシタ列は互い
に隣接する二本のワード線毎に一列の割り合いであるこ
とに着目して、スタックトキャパシタの上部電極11
は、各スタックトキャパシタ列毎にストライプ状の形状
に形成されている。すなわち、この実施例においては、
上部電極11は、各スタックトキャパシタ列毎に分割し
て形成されている。さらに、この上部電極11の電位
は、例えば−VCCと0Vとの間で変化させることができ
るようになっている。
【0018】上述のように構成されたこの実施例による
MOSダイナミックRAMにデータを書き込む場合に
は、データの書き込みを行うべきメモリセルのMOSト
ランジスタをワード線で選択してオンさせ、このメモリ
セルのスタックトキャパシタが属するスタックトキャパ
シタ列用の上部電極11の電位を例えば−VCCとし、ビ
ット線BLに書き込み電圧として例えばVCCを印加す
る。この場合、この書き込み時の上部電極11及び下部
電極9の間の電位差は2VCCとなり、VCC=5Vとする
とこれは10Vと極めて大きくなる。このため、スタッ
クトキャパシタへの書き込み電荷量が増大し、その分だ
け書き込み信号のレベルが大きくなる。一方、データ読
み出し時には、上部電極11の電位を例えば0Vとし、
ビット線BLには例えば8〜10Vの電圧を印加する。
MOSダイナミックRAMにデータを書き込む場合に
は、データの書き込みを行うべきメモリセルのMOSト
ランジスタをワード線で選択してオンさせ、このメモリ
セルのスタックトキャパシタが属するスタックトキャパ
シタ列用の上部電極11の電位を例えば−VCCとし、ビ
ット線BLに書き込み電圧として例えばVCCを印加す
る。この場合、この書き込み時の上部電極11及び下部
電極9の間の電位差は2VCCとなり、VCC=5Vとする
とこれは10Vと極めて大きくなる。このため、スタッ
クトキャパシタへの書き込み電荷量が増大し、その分だ
け書き込み信号のレベルが大きくなる。一方、データ読
み出し時には、上部電極11の電位を例えば0Vとし、
ビット線BLには例えば8〜10Vの電圧を印加する。
【0019】以上のように、この実施例によれば、デー
タ書き込み時に、書き込みを行うべきメモリセルのスタ
ックトキャパシタの上部電極11の電位を−側に下げて
この上部電極11及び下部電極9の間の電位差を大きく
するようにしているので、MOSダイナミックRAMの
高集積密度化に伴いスタックトキャパシタの面積が縮小
されてその蓄積容量が減少しても、書き込み信号のレベ
ルを十分に大きくすることができ、それによって良好な
耐雑音性を得ることができる。
タ書き込み時に、書き込みを行うべきメモリセルのスタ
ックトキャパシタの上部電極11の電位を−側に下げて
この上部電極11及び下部電極9の間の電位差を大きく
するようにしているので、MOSダイナミックRAMの
高集積密度化に伴いスタックトキャパシタの面積が縮小
されてその蓄積容量が減少しても、書き込み信号のレベ
ルを十分に大きくすることができ、それによって良好な
耐雑音性を得ることができる。
【0020】さらに、この実施例によれば、スタックト
キャパシタの上部電極11は、各スタックトキャパシタ
列毎に分割して形成されているので、この上部電極11
に接続されている負荷容量は一列分のスタックトキャパ
シタによるものだけとなり、従来に比べて極めて小さ
い。これによって、この上部電極11に接続された容量
負荷によるMOSダイナミックRAMの動作速度の低下
を最小限に止めることができる。
キャパシタの上部電極11は、各スタックトキャパシタ
列毎に分割して形成されているので、この上部電極11
に接続されている負荷容量は一列分のスタックトキャパ
シタによるものだけとなり、従来に比べて極めて小さ
い。これによって、この上部電極11に接続された容量
負荷によるMOSダイナミックRAMの動作速度の低下
を最小限に止めることができる。
【0021】以上、この発明の一実施例につき具体的に
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、上部
電極11の電位を−VCCと0Vとの間で変化させるよう
にしているが、この上部電極11の電位をどのように変
化させるかは必要に応じて決めることが可能である。
説明したが、この発明は、上述の実施例に限定されるも
のではなく、この発明の技術的思想に基づく各種の変形
が可能である。例えば、上述の実施例においては、上部
電極11の電位を−VCCと0Vとの間で変化させるよう
にしているが、この上部電極11の電位をどのように変
化させるかは必要に応じて決めることが可能である。
【0022】
【発明の効果】以上述べたように、この発明によれば、
データ書き込み時に、書き込みを行うべきメモリセルの
スタックトキャパシタの上部電極及び下部電極の間の電
位差が大きくなるように上部電極の電位を変化させるよ
うにしているので、スタックトキャパシタの面積が縮小
されてその蓄積容量が減少しても、書き込み信号のレベ
ルを十分に大きくすることができ、それによって十分な
耐雑音性を確保することができる。
データ書き込み時に、書き込みを行うべきメモリセルの
スタックトキャパシタの上部電極及び下部電極の間の電
位差が大きくなるように上部電極の電位を変化させるよ
うにしているので、スタックトキャパシタの面積が縮小
されてその蓄積容量が減少しても、書き込み信号のレベ
ルを十分に大きくすることができ、それによって十分な
耐雑音性を確保することができる。
【図1】この発明の一実施例によるMOSダイナミック
RAMの要部を示す平面図である。
RAMの要部を示す平面図である。
【図2】図1の2−2線に沿っての拡大断面図である。
1 半導体基板 2 フィールド絶縁膜 3 ゲート絶縁膜 WL1 〜WL6 ワード線 9 下部電極 10 誘電体膜 11 上部電極 BL ビット線
Claims (1)
- 【特許請求の範囲】 【請求項1】 1個のMOSトランジスタと1個のスタ
ックトキャパシタとによりメモリセルが構成された半導
体メモリにおいて、 データ書き込み時に、書き込みを行うべき上記メモリセ
ルの上記スタックトキャパシタの上部電極及び下部電極
の間の電位差が大きくなるように上記上部電極の電位を
変化させるようにしたことを特徴とする半導体メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3198714A JPH0521742A (ja) | 1991-07-12 | 1991-07-12 | 半導体メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3198714A JPH0521742A (ja) | 1991-07-12 | 1991-07-12 | 半導体メモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0521742A true JPH0521742A (ja) | 1993-01-29 |
Family
ID=16395790
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3198714A Pending JPH0521742A (ja) | 1991-07-12 | 1991-07-12 | 半導体メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0521742A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5426601A (en) * | 1993-01-27 | 1995-06-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a prolonged data holding time |
US6861359B2 (en) | 2002-05-20 | 2005-03-01 | Renesas Technology Corp. | Process for semiconductor apparatus including forming an insulator and a semiconductor film on the backside of the wafer and removing the semiconductor film from the backside |
JP2007013011A (ja) * | 2005-07-01 | 2007-01-18 | Seiko Epson Corp | 強誘電体メモリ装置及び表示用駆動ic |
-
1991
- 1991-07-12 JP JP3198714A patent/JPH0521742A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5426601A (en) * | 1993-01-27 | 1995-06-20 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory device having a prolonged data holding time |
US6861359B2 (en) | 2002-05-20 | 2005-03-01 | Renesas Technology Corp. | Process for semiconductor apparatus including forming an insulator and a semiconductor film on the backside of the wafer and removing the semiconductor film from the backside |
JP2007013011A (ja) * | 2005-07-01 | 2007-01-18 | Seiko Epson Corp | 強誘電体メモリ装置及び表示用駆動ic |
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