JPH088342B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体装置に関するもので、特にスタッ
クトキャパシタを有する半導体集積回路装置の高集積化
技術に関するものである。

［従来の技術］ 近年、産業・民生用機器のマイクロエレクトロニクス
化の要請に応えるため、LSI（大規模集積回路）をさら
に大規模化したVLSI（超大規模集積回路）が開発され、
実用に供されている。特に半導体記憶装置においては、
最近の10年間でその記憶容量が約1000倍にも増大してい
る。このような高集積化の進展は、主に比例縮小という
手段を用いて、半導体記憶装置を構成している単位記憶
素子のサイズを限りなく減少させることにより実現され
てきた。

そのような半導体集積回路装置の一例として、ダイナ
ミックランダムアクセスメモリ（DRAM）が以下に説明さ
れる。DRAMは、信号をキャパシタに蓄積された電荷とし
て保持する。蓄積電荷はリークにより減少するため、DR
AMにおいては定期的なリフレッシュ動作が必要とされ
る。DRAMにおいては、記憶箇所の如何にかかわらず一定
のアクセスタイムで目的の情報にアクセスすることが可
能である。

DRAMにおいては、微細化に伴ないメモリセル領域が不
可避的に減少する。メモリセル領域に蓄積され得る電荷
量は、同じ構造のメモリセルであればその面積の減少に
伴なって減少する。微細化の進展によってメモリセルの
蓄積電荷量も極度に小さくなり、ソフトエラー等による
信頼性の低下が顕著となってきた。

その対策としてメモリセルの蓄積容量を増やす改良が
種々試みられている。そのような改良手段の１つが、特
公昭61−55258号公報に開示されている。この公報に開
示された発明は、スタックトキャパシタを備えたメモリ
セルに関する。第15図は、シリコン基板上に形成された
上記スタックトキャパシタを備えたメモリセルの一例の
構造を表わす断面図である。第16図は第15図に対応する
メモリセルの回路図である。第15図および第16図におい
て共通する符号は、同じ、または相当箇所を示す。それ
ら相当箇所に与えられる名称は同一である。

第15図、第16図を参照して、このメモリセルは、Ｐ型
半導体基板７の主表面上に形成されたＮチャネルMOS（M
etal−Oxide Semiconductor）トランジスタ11と、トラ
ンジスタ11のドレインに接続され、Ｐ型半導体基板７の
主表面上に形成されたスタックトキャパシタ15とを含
む。メモリセル上に層間絶縁膜22が形成され、その上に
はポリシリコンまたは金属からなるビット線８が形成さ
れる。

Ｎチャネルトランジスタ11は、Ｐ型半導体基板７の主
表面上に互いに間隔を隔てて形成されたN⁺不純物領域5
a、5bと、不純物領域5aと不純物領域5bとの間の主表面
上にゲート酸化膜を介して形成されたトランスファゲー
ト４とを含む。スタックトキャパシタ15は、不純物領域
5b上にコンタクトホール18を介して接続するように形成
された、ポリシリコン等からなるストレージノード１
と、ストレージノード１上に形成された薄い誘電体膜３
と、誘電体膜３上にストレージノード１を覆ってポリシ
リコンによって形成されたセルプレート２とを含む。ス
タックトキャパシタ15は、トランジスタ11上および素子
分離領域６上を覆うように形成される。

ビット線８は、層間絶縁膜22に形成されたコンタクト
ホール９により不純物領域5aに接続される。このメモリ
セルは、不純物領域5c等を含む他のメモリセルからは、
厚い酸化膜でできた素子分離領域６によって分離されて
いる。トランスファゲート４は、ワード線10に接続され
る。

このメモリセルへの情報の書込は以下のように行なわ
れる。ビット線８に、書込むべき情報に応じたHighレベ
ル（以下単に“H"と略記する）またはLowレベル（以下
単に“L"と略記する）の電位が与えられる。ワード線10
が活性化され、トランスファゲート４の電位が“H"とな
ってトランジスタ11がオンする。スタックトキャパシタ
15に、ビット線８の電位に応じた電荷が蓄積される。ビ
ット線８が不活性化され、トランスファゲート４の電位
が“L"になる。トランジスタ11がオフし、スタックトキ
ャパシタ15に蓄積電荷が残される。

スタックトキャパシタを用いたメモリセルにおいて
は、トランスファゲート４と素子分離領域６とを覆うよ
うにスタックトキャパシタ15を形成することができる。
したがって、メモリセル領域が縮小しても、或る程度の
蓄積容量を確保することができる。

以下においては、従来の３トランジスタDRAMセルが述
べられる。その後、上述のスタックトキャパシタの３ト
ランジスタDRAMへの適用が述べられる。

第17図は３トランジスタDRAMのメモリセルの一例を示
す回路図である。第17図を参照して、このメモリセル
は、書込選択線110、読出選択線120、書込データ線10
8、読出データ線121に接続されている。このメモリセル
は、３個のＮチャネルMOSトランジスタ11、12、122を含
む。

トランジスタ11は書込選択線110に接続されたゲート
４と、書込データ線108に接続されたソースとを含む。
トランジスタ12は、トランジスタ11のドレインに接続さ
れた蓄積ゲート14と、グランド線123に接続されたドレ
インとを含む。トランジスタ122は、読出選択線120に接
続されたゲートと、トランジスタ12のソースに接続され
たドレインと、読出データ線121に接続されたソースと
を含む。

第17図に示される３トランジスタDRAMの動作が以下に
説明される。データの書込において、書込データ線108
に、セルに書込むべきデータに対応した“H"または“L"
の電位が与えられる。書込選択線110に“H"の電位が与
えられる。トランジスタ11のトランスファゲート４の電
位が“H"になり、トランジスタ11がオンする。トランジ
スタ12の蓄積ゲート14に、書込データ線108の電位に応
じた電荷が蓄積される。

書込選択線110の電位を“L"にすることによって、ト
ランジスタ11がオフ状態となる。蓄積ゲート14には、書
込データに対応した電荷が残り、書込が終了する。

データは蓄積ゲート14のゲート容量に蓄積電荷として
保持される。したがってこのRAMセルはダイナミック型
であり、リフレッシュ動作が必要である。

第17図のDRAMセルでは、以上のようにデータとしてト
ランジスタ12の蓄積ゲート14の容量に電荷が蓄えられ
る。蓄積ゲート14がトランジスタ12のドレインあるいは
ソースと容量結合しているために、蓄積ゲート14の電位
はドレインあるいはソースの電位変動による影響を受け
やすい。ゲート容量だけでは蓄積電荷が少ないために、
ソフトエラー等によりデータが破壊されるおそれもあ
る。データの読出においても、読出電位差が小さいこと
によって動作の信頼性が低い。加えて容量が少ないため
に頻繁にリフレッシュ動作を繰返す必要もある。

蓄積容量を増やすためにはメモリセルにキャパシタを
付加することが有効である。第18図は第17図のDRAMセル
にキャパシタ15を付加したDRAMセルの回路図である。第
18図に示される回路は、付加されたキャパシタ15以外は
第17図に示されるものと同じである。第19図は第18図の
点線で示した矩形部分Ａの拡大回路図である。第20図は
第19図に相当する半導体集積回路装置の構造を表わす断
面図である。第19図および第20図において共通する符号
は、同じ、または相当箇所を示す。

第19図、第20図を参照して、回路Ａは、Ｐ型半導体基
板７の主表面に形成されたＮチャネルトランジスタ11
と、トランジスタ11のドレインに接続されたキャパシタ
15と、半導体基板７の主表面上の、素子分離領域６によ
ってトランジスタ11およびキャパシタ15と分離された領
域に形成されたトランジスタ12と、トランジスタ11のド
レインとトランジスタ12のゲートとを接続するためのポ
リシリコンまたは金属からなる配線16とを含む。

トランジスタ11は、半導体基板７の主表面上に互いに
間隔を隔てて形成されたN⁺不純物領域5a、5bと、不純物
領域5a、5bの間の領域の半導体基板７の主表面上に、ゲ
ート酸化膜を隔てて形成されたポリシリコンからなるト
ランスファゲート４とを含む。

キャパシタ15は、不純物領域5b上にコンタクトホール
18を介して接続されて形成されたポリシリコンからなる
ストレージノード１と、ストレージノード１上に形成さ
れた薄い誘電体膜３と、誘電体膜３上にストレージノー
ド１を覆うようにポリシリコンにより形成されたセルプ
レート２とを含む。不純物領域5bは、トランスファゲー
ト４と素子分離領域６との間に形成されている。

トランジスタ12は、トランジスタ11が形成されている
領域と素子分離領域６によって分離された半導体基板７
の主表面上の領域に、互いに間隔を隔てて形成されたN⁺
不純物領域5c、5dと、不純物領域5c、5dの間の半導体基
板７の主表面上に、ゲート酸化膜を隔てて形成された蓄
積ゲート14とを含む。

このメモリセル上には層間絶縁膜22が形成され、その
上にはポリシリコンまたは金属からなる書込データ線10
8が形成されている。配線16は、層間絶縁膜22に形成さ
れたコンタクトホール17aによって不純物領域5bに接続
され、コンタクトホール17bによって蓄積ゲート14に接
続されている。書込データ線108は、層間絶縁膜22に形
成されたコンタクトホール９によって不純物領域5aに接
続される。

上述の３トランジスタDRAMのメモリセルの動作は、前
述のキャパシタを有さない３トランジスタDRAMのメモリ
セルのそれと同一である。したがってその詳しい説明は
繰返されない。本装置において改善された点は、メモリ
セル中にスタックトキャパシタ15が設けられたため、メ
モリセルの蓄積容量が大幅に増加することである。これ
により、メモリセルのデータ保持能力と読出時の信頼性
を高めることができる。

以下においては、上述したスタックトキャパシタの、
DRAM以外の半導体集積回路装置への応用が述べられる。
スタックトキャパシタを有するダイナミック型のCAM（C
ontent Addressable Memory:内容アドレスメモリ）を
例にとる。第21図は一般的なCAMの概略ブロック図であ
る。第21図を参照してCAMは、単位記憶素子であるCAMセ
ルの配列を有する記憶領域としてのCAMアレイ1000と、C
AMアレイ1000に書込まれるデータ、あるいはCAMアレイ1
000の記憶内容と比較されるデータが外部から与えられ
るｍビットのデータレジスタ3000と、外部から与えられ
るアドレス信号に応答して、CAMアレイ1000のｎ本のワ
ード線の１本を選択するためのアドレスデコーダ2000
と、データ検索時にCAMの各ワードごとに設けられた一
致線に現われる信号を増幅するための一致線センスアン
プ1100と、一致線センスアンプ1100の出力をストアする
ための検索結果レジスタ1200と、検索されたデータの格
納アドレスを出力するためのアドレスエンコーダ1300と
を含む。

ｍ本のビット線とｎ本のワード線とによってCAMアレ
イ1000が規定されているため、CAMアレイ1000は、ｎワ
ード×ｍビットの２値データを格納することができる。

第22図は、CAMアレイ1000内のCAMセルの配列を模式的
に示す図である。第22図を参照して、CAMアレイ1000
は、横方向に交互に配列され、縦方向に伸びる複数のビ
ット線8a、反転ビット線8bと、縦方向に交互に配列さ
れ、横方向に延びる複数のワード線10、一致線19と、１
組のビット線対8a、8bと、１対のワード線10、一致線19
とに囲まれた領域のそれぞれに設けられ、ビット線対8
a、8b、ワード線10、一致線19に接続されたCAMセル20と
を含む。一致線19の端部には一致線センスアンプ1100が
接続されている。

第21図、第22図を参照して、CAMの動作の概略が述べ
られる。書込において、以下の動作が順に行なわれる。

（１） データレジスタ3000に書込データ（ｍビット
幅）が入力される。

（２） データレジスタ3000のデータがCAMアレイ1000
の全ビット線対8a、8bに与えられる。

（３） アドレスデコーダ2000に、外部アドレス信号
（log₂nビット幅）が入力され、アドレスがデコードさ
れて対応ワード線が選択される。

（４） 対応するワード線10に“H"の電位が与えられ
る。各ビット線対8a、8bのデータが、選択されたワード
線10に接続された対応する各CAMセル20に書込まれる。

（５） ワード線10の電位が再び“L"に下げられる。

以上によりCAMへのデータの書込が完了する。CAM20に
おけるデータ格納の具体的方法は後述される。

検索動作は、CAMの重要機能の１つである。検索動作
においては、予めCAMアレイ1000に格納されたデータ
は、データレジスタ3000に与えられる検索データと照合
され、一致したデータのアドレスがアドレスエンコーダ
センサ1300から出力される。検索動作は以下の手順を含
む。

（１） データレジスタ3000に検索データ（ｍビット
幅）が入力される。

（２） データレジスタ3000のデータがCAMアレイ1000
の全ビット線対8a、8bに与えられる。

（３） CAMアレイ1000のｎ個のワードにおいて、各ワ
ードの記憶データと、ビット線対8a、8bに与えられた検
索データとの比較が行なわれる。比較の結果は一致線19
に出力される。

（４） 各ワードの一致線19に出力された検索結果を、
一致線センスアンプ1100が増幅する。

（５） 一致線センスアンプ1100で増幅された検索結果
が、各ワードに対応する検索結果レジスタ1200に書込ま
れる。このとき、記憶データと検索データとが一致した
ワードに対応するレジスタのみがセットされる。

（６） 検索結果レジスタ1200の出力に応答して、アド
レスエンコーダ1300が、記憶データと検索データとが一
致したワードに対応するアドレスを出力する。

CAMにおける読出動作は一般的なものではないため、
ここではその説明は省略される。

ダイナミック型CAMとしては、たとえば「IEEE Journ
al of Solid−state Circuits」（vol.SC−7,pp.36
6）において提案されたものがある。第23図はそのよう
なCAMセル20の一例の回路図である。

第23図を参照して、このメモリセル20は、ワード線1
0、ビット線8a、反転ビット線8b、一致線19に接続され
ている。メモリセル20は、５個のｎチャネルMOSトラン
ジスタ11a、11b、12a、12b、13を含む。トランジスタ11
a、11bは、そのゲート4a、4bが共にワード線10に接続さ
れている。各ソースは各々ビット線8aおよび反転ビット
線8bに接続されている。

トランジスタ12a、12bは、その蓄積ゲート14a、14bが
各々トランジスタ11a、11bのドレインに接続されてい
る。ソースは各々ビット線8aおよび反転ビット線8bに接
続されている。トランジスタ13のソースはノード21を経
てトランジスタ12a、12bのドレインに接続されている。

トランジスタ13のゲートおよびドレインは共に一致線
19に接続されている。トランジスタ13はダイオードとし
ての機能を果たす。

以下においては、上述のCAMセル20へのデータの書込
およびCAMセル20に格納されているデータの照合の動作
が説明される。

書込動作 （１） ビット線8aおよび反転ビット線8bにセルに書込
むべきデータが与えられる。

（２） ワード線10の電位が“H"にされる。これによっ
てトランジスタ11a、11bのトランスファゲート4a、4bの
電位が“H"になる。トランジスタ11a、11bはオン状態と
なる。

（３） トランジスタ12a、12bの蓄積ゲート14a、14b
に、ビット線対8a、8bの電位に対応したデータが書込ま
れる。

（４） ワード線10の電位が“L"に戻される。トランジ
スタ11a、11bがオフ状態となる。

（５） セルの記憶データは蓄積ゲート14a、14bのゲー
ト容量に蓄積電荷として保持される。ビット線8a、反転
ビット線8bの電位は相補的に変化されるため、蓄積ゲー
ト14a、14bに蓄積される信号は互いに相補的である。こ
のCAMセル20はダイナミック型であり、DRAMセルと同様
にリフレッシュ動作が必要である。

照合動作 第23図、第25図〜第30図を参照して、以下にCAMセル2
0における照合動作が説明される。第25図〜第27B図は、
蓄積ゲート14aに“H"、蓄積ゲート14bに“L"のデータが
格納された状態を示す。第28図〜第30図は蓄積ゲート14
aに“L"、蓄積ゲート14bに“H"が格納された状態を示
す。

（１） ビット線8a、反転ビット線8bが“H"にプリチャ
ージされる。

（２） 一致線19が“H"にプリチャージされる。トラン
ジスタ13がオンするため、ノード21の電位は“H"にな
る。一致線19は他から電気的に孤立した状態（フローテ
ィング状態）にもたらされる（第25図、第28図参照）。

（３） 検索データがビット線8a、反転ビット線8bに与
えられる。前述のように、ビット線対8a、8bに与えられ
る電位は相補的な値をとる。

（４） 検索データと格納データとが一致すると、一致
線19の電荷はディスチャージされず、その電位は“H"に
留まる。不一致の場合、一致線19の電荷はトランジスタ
12aを経てビット線8aへ、またはトランジスタ12bを経て
反転ビット線8bへディスチャージされ、一致線19の電位
は“L"になる。この理由は後述される。

（５） １ワード線10には複数のCAMセル20が接続され
ている。比較はすべてのワード線10にわたり、かつすべ
てのCAMセル20にわたって行なわれる。

１つのワード線10に接続されたCAMセルの中に、１つ
でもその格納データが照合データと不一致のものがある
と、そのワード線10と対になる一致線19に与えられてい
る電荷はそのCAMセルを経てビット線8a、または反転ビ
ット線8bにディスチャージされる。一致線19の電位は
“L"になる。

１つのワード線10に接続されたすべてのCAMセルにお
いて格納データと照合データとが一致すると、そのワー
ド線10に対応する一致線19に与えられた電荷はディスチ
ャージされない。その結果その一致線19の電位は“H"に
保たれる。

したがって、“H"に留まっている一致線19を検出する
ことにより、検索データと一致するデータが格納されて
いるワードを知ることができる。

以下においては、検索データとCAMセル20の格納デー
タとが一致するときのみ、一致線19の電位が“H"に留ま
る理由が説明される。第25図に示されるように、蓄積ゲ
ート14aに“H"、蓄積ゲート14bに“L"というデータが格
納されている場合を例にとる。

（１） ビット線8aに“H"、反転ビット線8bに“L"が与
えられるとき。

第26図を参照して、トランジスタ12aのソースとドレ
インとは同電位であり、トランジスタ12aはオンしな
い。トランジスタ12bの蓄積ゲート14aは“L"であり、ト
ランジスタ12bもオンしない。したがって一致線19の電
荷はどこにも流れず、その電位は“H"を保つ。

（２） ビット線8aに“L"、反転ビット線8bに“H"が与
えられるとき。

第27A図を参照して、トランジスタ12bの蓄積ゲート14
aは“H"、ソースが“L"、ドレイン（ノード21）が“H"
となるため、トランジスタ12aがオンする。一致線19の
電荷はノード21からトランジスタ12aを経てビット線8a
に引き抜かれる。一致線19の電位は“L"となる（第27B
図参照）。

以上のように、一致の場合一致線19の電位は“H"に留
まる一方、不一致のときにはその電位は“L"になる。

逆に蓄積ゲート14aに“L"、蓄積ゲート14bに“H"が格
納された状態が第28図〜第30図に示される。この場合に
は、第29A図、第29B図に示されるように、格納データと
検索データとが不一致の場合、トランジスタ12bがオン
して一致線19の電荷は反転ビット線8bに引き抜かれ、そ
の電位は“L"になる。一方、第30図に示されるように、
格納データと検索データとが一致すると、ノード21、す
なわち一致線19の電位は“H"に留まる。

したがって、蓄積ゲート14a、14bに格納されたデータ
と、ビット線対8a、8bに与えられるデータとが一致した
ときのみ、一致線19に“H"の電位が現われる。蓄積ゲー
ト14a、14bに、記憶データが蓄積電荷の形で格納されて
いるため、その蓄積電荷の量が安定していることが望ま
しいことは言うまでもない。

ところが、上述した３トランジスタDRAMセルの場合と
同様に、蓄積ゲート14a、14bは、ドレインあるいはソー
スと容量結合している。その電位はドレインあるいはソ
ースの電位変動を受けやすい。ゲート容量だけでは蓄積
電荷が少ないためにソフトエラー等によるデータの破壊
のおそれもある。読出電位差が小さいことによって、デ
ータの読出時にも信頼性が低下する。頻繁にリフレッシ
ュ動作を繰返す必要もある。

DRAMの場合と同様に、蓄積容量を増やすためにゲート
容量以外にCAMセルにキャパシタを付加することが有効
である。第24図は第23図のCAMセル20にキャパシタ15a、
15bを付加したCAMセルの回路図である。第24図に示され
るCAMセルは、付加されたキャパシタ15a、15bを除いて
第23図に示されるものと同じである。

このCAMセルに類似の連想メモリセル回路が、たとえ
ば特開昭62−267998号公報に開示されている。第24図に
おいて点線で示された矩形部分Ｂの回路図は前述の第19
図の回路図と同様である。したがって矩形部分Ｂの構造
を表わす断面図は第20図と同様になる。ただし、書込デ
ータ線108はビット線8aによって置換えられる。

以上の説明から明らかなように、再び第20図を参照し
て、ストレージノード１がMOSトランジスタ12の蓄積ゲ
ート14に電気的に導通される必要があるとき、以下のも
のが必要とされる。すなわち、ストレージノード１が接
続されているN⁺不純物領域5bと蓄積ゲート14とを接続す
るための接続配線16と、接続配線16とN⁺不純物領域5bと
を結ぶためのコンタクトホール17aとが必要とされる。
もちろん、接続配線16と蓄積ゲート14とを接続するため
のコンタクトホール17bも必要である。

上述の場合に限らず、一般的にキャパシタと、キャパ
シタが直接に接続されている不純物領域以外の導電層と
が、電気的に接続されることは多い。第31図はそのよう
な一例の回路の構造を表わす断面図である。

第31図を参照して、Ｐ型半導体基板７上にN⁺不純物領
域5a、5b、5cが形成されている。不純物領域5aと不純物
領域5bとは素子分離領域6bによって分離されている。不
純物領域5bと不純物領域5cとは素子分離領域6cによって
分離されている。不純物領域5aは素子分離領域6aによっ
て他の領域と分離されている。不純物領域5cは素子分離
領域6dによって他の領域と分離されている。

不純物領域5a上には、スタックトキャパシタ15が形成
されている。不純物領域5aと不純物領域5cとは、ポリシ
リコンや金属等からなる接続配線16によってそれぞれコ
ンタクトホール17a、17bを介して接続されている。スタ
ックトキャパシタ15は、不純物領域5aにコンタクトホー
ル18を介して接続されたストレージノード１と、ストレ
ージノード１上に形成された誘電体膜３と、誘電体膜３
上にポリシリコン等で形成されたセルプレート２とを含
む。

上述の回路においては、スタックトキャパシタ15は接
続配線16を介して不純物領域5cに接続されている。この
場合、接続配線16を不純物領域5a、5cに接続するための
コンタクトホール17a、17bが必要とされる。

［発明が解決しようとする課題］ 従来のスタックトキャパシタを有する半導体集積回路
装置は以上のように構成されており、キャパシタを有さ
ないものよりも高集積化、信頼性の向上等に有効であ
る。しかしながら、さらに半導体集積回路装置の高集積
化が進む現在、解決されるべき以下のような課題が未だ
存在している。

たとえばストレージノードを、それが直接に接続され
ている拡散領域以外の導電層に電気的に接続する場合、
拡散領域と導電層とを接続するための配線、および拡散
領域と接続用の配線とを結ぶコンタクトホールが必要で
ある。接続用の配線およびコンタクトホールを設けるこ
とにより半導体集積回路装置のレイアウト面積は不可避
的に増加し、高集積化を阻害するばかりでなく、コスト
上昇の要因ともなる。

コンタクトホールの部分にはスタックトキャパシタを
形成することができない。そのため、スタックトキャパ
シタの蓄積容量を増大する場合にも限界がある。これも
半導体集積回路装置の高集積化を阻害する要因となる。

さらに、接続用の配線のためのコンタクトホールを設
けることにより、ストレージノードが接続された拡散領
域の面積が大きくなる。拡散領域と半導体基板７とのPN
接合の面積も大きく、そこにおいて蓄積電荷がリークし
やすくなり、動作の信頼性が低下する。

従来のスタックトキャパシタを有する半導体集積回路
装置は、上述のような問題を有する。それゆえにこの発
明の目的は、さらに高集積化することが可能で、しかも
信頼性高く動作可能な、容量素子を有する半導体集積回
路装置を提供することである。

［課題を解決するための手段］ 本発明にかかる半導体集積回路装置は、主表面を有す
る半導体基板と、主表面上に形成される第１の導電領域
と、主表面上に、第１の導電領域と間を隔てて形成さ
れ、かつ第１の導電領域と電気的に接続されるべき第２
の導電領域と、第１の導電領域および第２の導電領域に
接続された容量素子とを含む。容量素子は、第１の導電
領域と第２の導電領域とに接続され、第１の導電領域と
第２の導電領域とを電気的に接続するための第１の導電
層と、第１の導電層上に形成された誘電体膜と、誘電体
膜上に形成された第２の導電層とを含む。

［作用］ 上述の構成を有する半導体集積回路装置において、第
１の導電領域と第２の導電領域とは、第１の導電層によ
って電気的に接続される。第１の導電層は同時に、誘電
体膜および第２の導電層とともに容量素子を形成する。
容量素子の一部である第１の導電層が配線としても利用
されることにより、独立した接続のための配線が不要と
なる。かつ、独立の配線を設けた場合に必要とされる接
続用のコンタクトホールの少なくとも１つは不要とな
る。第１の導電領域または第２の導電領域の面積は、そ
の分だけ減少させることができる。また、独立の配線を
設けた場合と比較して、容量素子の形成の際にも障害と
なるものは少なく、逆に配線部分を利用できるためより
大きな容量素子を形成することができる。したがって、
容量素子に蓄積される電荷量をより多くでき、かつ半導
体集積回路装置の面積を減少させることができる。

［実施例］ 第１図には、本発明の一実施例の半導体集積回路装置
の要部の断面図が示されている。第１図は、第19図に示
される回路図に相当する部分の構造を示す。したがっ
て、本実施例の半導体集積回路装置は、第18図に示され
る３トランジスタDRAMセル、第24図に示されるCAMセル
に適用することができる。適用の一例は後に、図面を参
照して説明される。

第１図を参照して、本発明にかかる半導体集積回路装
置は、Ｐ型半導体基板７と、半導体基板７の主表面に互
いに素子分離領域６を隔てて形成されたＮチャネルMOS
トランジスタ11、12と、トランジスタ12のゲートとトラ
ンジスタ11とを接続すると同時に容量素子として機能す
るスタックトキャパシタ15とを含む。これら半導体複合
物上には層間絶縁膜22が形成され、さらにその上にポリ
シリコンまたは金属からなるビット線８が形成されてい
る。

トランジスタ11は、素子分離領域６によって分離され
た半導体基板７の主表面上の一方領域上に、互いに間隔
を隔てて形成されたN⁺不純物領域5a、5bと、不純物領域
5a、5b間の半導体基板７の領域上に、ゲート絶縁膜を介
して形成されたトランスファゲート４とを含む。

トランジスタ12は、素子分離領域６によって分離され
た半導体基板７の主表面上の他方領域上に、互いに間隔
を隔てて形成されたN⁺不純物領域5c、5dと、不純物領域
5c、5d間の半導体基板７の領域上に、ゲート絶縁膜を介
して形成された蓄積ゲート14とを含む。

スタックトキャパシタ15は、コンタクトホール18を介
して不純物領域5bに、コンタクトホール17を介して蓄積
ゲート14にそれぞれ接続された、ポリシリコン等からな
るストレージノード１と、ストレージノード１上に形成
された薄い誘電体膜３と、誘電体膜３上にストレージノ
ード１を覆うように形成された、ポリシリコン等からな
るセルプレート２とを含む。

不純物領域5aとビット線８とは、層間絶縁膜22に形成
されたコンタクトホール９を介して接続されている。

前述のように、第１図に示される半導体集積回路装置
に相当する回路図は第19図に示されている。したがっ
て、このような構造を３トランジスタDRAMセル、CAMセ
ルなどにそのまま適用することができる。第19図に示さ
れる回路の動作は既に述べられているため、ここでは繰
返されない。

第１図に示される構造に特徴的なことは、スタックト
キャパシタ15の電荷蓄積部分の面積が従来のものと比較
して飛躍的に増加していることと、それにもかかわらず
集積回路装置の面積を縮小することが可能であるという
ことである。

ストレージノード１は、スタックトキャパシタ15の一
方電極であると同時に、不純物領域5bと蓄積ゲート14と
を接続するための接続配線としての役割を果たしてい
る。第20図に示されるような接続配線16は不要となっ
た。接続配線16を不純物領域5bに接続するためのコンタ
クトホール17aも不要である。不純物領域5bの横方向の
面積はその分だけ減少させることができる。不純物領域
5bと半導体基板７との界面のPN接合の面積も減少するた
め、この部分からのリーク電流は少なくなる。ストレー
ジノード１に蓄積されている電荷はより安定して保持さ
れ、この構造を有する回路の動作の信頼性は向上する。

接続配線16が不要となるため、以下のような効果も生
ずる。従来、スタックトキャパシタ15の電荷蓄積部分を
拡大しようとしても、接続配線16の存在のためにその拡
大は制限されていた。しかしながら本発明の半導体集積
回路装置においては、スタックトキャパシタ15の電荷蓄
積領域を拡げる際の障害となるものがなくなった。した
がって、第１図に示されるようにストレージノード１と
セルプレート２とをトランジスタ11とトランジスタ12と
の上にさしわたして設けることが可能となる。ストレー
ジノード１の面積は従来と比較して飛躍的に増加し、半
導体集積回路装置の高集積化をさらに進めても、十分な
蓄積容量を確保することが可能となる。

第２図は、本発明の他の実施例の半導体集積回路装置
の要部の断面図である。第２図を参照して、この装置
は、Ｐ型半導体基板７と、半導体基板７の主表面上に、
互いに間隔を隔てて形成されたN⁺不純物領域5a、5b、5c
と、不純物領域5aおよび不純物領域5cに接続されたスタ
ックトキャパシタ15とを含む。

不純物領域5aと不純物領域5bとの間には、素子分離領
域6bが設けられている。不純物領域5bと不純物領域5cと
の間には、素子分離領域6cが設けられている。不純物領
域5aは、他の領域と素子分離領域6aによって分離されて
いる。不純物領域5cは、他の領域と素子分離領域6dによ
って分離されている。

スタックトキャパシタ15は、コンタクトホール18aを
介して不純物領域5aに接続され、コンタクトホール18b
を介して不純物領域5cに接続されたストレージノード１
と、ストレージノード１上に形成された薄い誘電体膜３
と、誘電体膜３上に、ストレージノード１を覆うように
形成されたセルプレート２とを含む。これら半導体複合
物の上には層間絶縁膜22が形成されている。

第２図に示されている装置においては、不純物領域5a
と不純物領域5cとが、ストレージノード１によって互い
に接続されている。不純物領域5bは他の不純物領域5a、
5cと絶縁された状態である。第２図に示されるように、
２つの不純物領域5a,5cをストレージノード１によって
接続し、ストレージノード１を一方の電極とするスタッ
クトキャパシタ15を形成することによって、キャパシタ
を形成するための面積が大幅に節約できる。

このような構造を有する容量素子を半導体集積回路装
置中に使用することにより、半導体集積回路装置の大幅
な高集積化と、動作の信頼性とを確保することができ
る。従来、構造上大容量のキャパシタが必要とされたた
めに高集積化が犠牲とされたような装置の場合であって
も、第２図に示されるような構造を採用することによっ
て、高集積化を進めることができる。これにより大幅な
コストの低減を実現することも可能である。

第２図に示される半導体集積回路装置は、第31図に示
される半導体集積回路装置と等価である。スタックトキ
ャパシタ15自体の蓄積容量が従来と比較してはるかに増
大している上、接続配線16のためのコンタクトホール17
aを設けることが不要であるため、不純物領域5aの面積
を小さくすることができる。不純物領域5aと半導体基板
７との界面のPN接合からのリーク電流も減少し、蓄積電
荷の飛躍的増大と相俟ってストレージノード１の電位変
化は従来と比較してはるかに小さくなる。

第3A図〜第3D図は、第１図に示される実施例の半導体
集積回路装置の製造手順を示す要部の側断面図である。
第3A図を参照して、不純物濃度１×10¹⁵〜１×10¹⁶cm^-3
のＰ型半導体基板７の主表面を選択的に酸化することに
よって、厚い酸化膜（厚さ6000Å程度）でできた素子分
離領域６が形成される。

素子分離領域６の形成されていない活性領域にＮチャ
ネルMOSトランジスタ11、12のゲート酸化膜を膜厚200Å
程度形成する。CVD（Chemical Vapor Deposition）法
によってポリシリコンを5000Å程度の膜厚で堆積させ
る。レジストをマスクとしてポリシリコン層をドライエ
ッチングすることにより、トランジスタ11のトランスフ
ァゲート４およびトランジスタ12の蓄積ゲート14が形成
される。ドープ量１×10¹⁶cm^-2程度で砒素をイオン注入
することによって、N⁺不純物領域5a〜5dが形成される。

第3B図を参照して、CVD法によって5000Å程度の膜厚
で酸化膜を堆積させる。この酸化膜にドライエッチング
を行なうことによって、トランスファゲート４および蓄
積ゲート14のエッジ部分にのみサイドウォール26が残さ
れる。CVD法によって酸化膜24を半導体複合物の全面に
膜厚5000Å程度堆積させる。レジストをマスクとして酸
化膜24に対してドライエッチングを行なうことによっ
て、コンタクトホール17、18を形成する。

第3C図を参照して、CVD法によって2000Å程度の膜厚
でポリシリコン層が堆積される。このポリシリコン層を
レジストをマスクとしてドライエッチングすることによ
り、ストレージノード１が形成される。ストレージノー
ド１上にCVD法によって膜厚100Å程度の窒化膜を堆積す
ることによって、スタックトキャパシタ15の誘電体膜３
が形成される。誘電体膜３の上にCVD法によって2000Å
程度の膜厚でポリシリコン層が堆積される。このポリシ
リコン層をレジストをマスクとしてウェットエッチを行
なうことによって、セルプレート２が形成され、これに
よりスタックトキャパシタ15が形成される。

第3D図を参照して、スタックトキャパシタ15の上に厚
い層間絶縁膜22を堆積させる。層間絶縁膜22に対して、
レジストをマスクとしてドライエッチングを行なうこと
により、不純物領域5a上にコンタクトホール９が形成さ
れる。スパッタ法によってAlSi合金が層間絶縁膜22上の
全面に蒸着される。蒸着された金属に対し、レジストを
マスクとしてエッチングを行なうことにより、ビット線
８が形成される。低温のCVD法によって、チップ保護用
の窒化膜25がその上に形成される。

以上の工程により、第１図に示される半導体集積回路
装置が製造される。

第4A図は、第24図の回路図で示されるCAMセルに本発
明の半導体集積回路装置の技術を適用した場合の、CAM
セルの模式的平面図である。第4B図は、第4A図に示され
るCAMセルの、左半分における素子の配置を表わすため
の、模式的平面図である。第4C図は、第4A図のCAMセル
の等価回路図である。第５図は第4A図のＶ−Ｖ方向の矢
視断面図である。第６図は、第4A図のVI−VI方向の矢視
断面図である。第７図は、第4A図の、VII−VII方向の矢
視断面図である。

第4A図〜第７図を参照して、本発明の第３の実施例と
してのCAMセルは、左右対称の平面形状を有する。このC
AMセルにおいては、Ｐ型半導体基板７上に、活性領域4
7、48を規定するための素子分離領域６が形成されてい
る。活性領域48には、N⁺不純物領域5a、5bがそれぞれ第
4A図における横方向に沿って形成されている。活性領域
47には、N⁺不純物領域5c、5d,5eが、それぞれ第4A図に
おける縦方向に沿って形成されている。

不純物領域5a、5bの間の領域の半導体基板７の主表面
上には、横方向に延びるワード線10が、ゲート酸化膜を
隔てて形成されている。第4A図に示されているワード線
10′は、上方に隣接する他のCAMセルのワード線であ
る。活性領域47上の、不純物領域5cと不純物領域5dとの
間には、第4A図の縦方向に沿って蓄積電極14aが、ゼー
ト酸化膜を隔てて形成されている。活性領域47上の、不
純物領域5dと不純物領域5eとの間には、逆Ｌ字形の平面
形状を有するゲート電極34が、半導体基板７上にゲート
酸化膜を介して形成されている。

蓄積ゲート電極14a、ゲート電極34および不純物領域5
b,5c,5d,5eの上方には、ポリシリコンからなるストレー
ジノード１が形成されている。ストレージノード１は、
コンタクトホール17を介して蓄積ゲート電極14aに、コ
ンタクトホール18を介して不純物領域5bに接続されてい
る。ストレージノード１の上には、誘電体膜３を隔て
て、ポリシリコンからなるセルプレート２が形成されて
いる。セルプレート２は、この半導体集積回路装置のCA
Mアレイが形成された部分の全面を覆って形成されてい
る。

CAMセルの、活性領域47の端部の上方には、ポリシリ
コンからなる一致線19が横方向に延在して形成されてい
る。一致線19は、CAMセルの中央部において、上方に張
出している。CAMセルの左の端辺に沿った上部には、ポ
リシリコンからなるビット線8aが縦方向に延在して形成
されている。ビット線8aからは、活性領域48の上部に向
かって張出した接続用のビット線8a′が設けられてお
り、接続用ビット線8a′は、コンタクトホール32を介し
て不純物領域5aに接続されている。なお、コンタクトホ
ール32の周囲のセルプレート２においては、コンタクト
ホール32を形成するための開口部32が設けられている。
その他、必要な箇所においては、同様にセルプレート２
にはコンタクトをとるための開口部が形成されている。
ビット線8a′は、コンタクトホール27を介して活性領域
47の不純物領域5cに接続されている。

一致線19は、コンタクトホール29を介して、活性領域
47の中央部、すなわち不純物領域5eに接続されている。
一致線19はまた、コンタクトホール28を介してゲート電
極34に接続されている。第4A図において、CAMセルの右
半分は、左半分と対称である。ただし、右半分における
各要素には、左半分における各要素の添字“a"の代わり
に、添字“b"が付加されている。

第4B図、第4C図を特に参照して、ワード線10の下部に
は、Ｎチャネルトランジスタ11aが形成されている。蓄
積ゲート14aの下部には、Ｎチャネルトランジスタ12aが
形成されている。ゲート電極34の下部には、Ｎチャネル
トランジスタ13が形成されている。

トランジスタ11aの一方の端子となっている不純物領
域5bは、コンタクトホール18、ストレージノード１、コ
ンタクトホール17を介してトランジスタ12aの蓄積ゲー
ト14aに接続されている。トランジスタ12aとトランジス
タ13のソースとは、不純物領域5dにおいて接続されてい
る。トランジスタ13のゲート電極、およびドレインは、
それぞれコンタクトホール28、不純物領域5eとコンタク
トホール29とを介して一致線19に接続されている。

ストレージノード１および誘電体膜３、セルプレート
２とは、スタックトキャパシタ15aを形成している。し
たがって、第4A図に示されるCAMセルの等価回路図は、
第4C図に示されるものとなる。

第4C図に示されるCAMセルの等価回路図は、第24図に
示されるCAMセルの回路図と同等である。その動作は既
に説明されたとおりであり、ここでは繰返されない。

このCAMセルの特徴的な点は、ストレージノード１の
面積が、非常に広くとられているということである。こ
れは、ストレージノード１に、トランジスタ11aとトラ
ンジスタ12aの蓄積ゲート14aとを接続させる配線として
の機能を持たせることによって可能となった。すなわ
ち、独立の接続配線を設けることが不要であるため、ス
トレージノード１を非常に大きくとることが可能となっ
たのである。

ストレージノード１の面積が広くなったことにより、
ストレージノード１に蓄積される電荷量は、従来のスタ
ックトキャパシタの場合と比較して飛躍的に増大してい
る。CAMセルの蓄積ゲート電極14aおよびキャパシタ15a
に蓄積される電荷量は十分に多く、さらに高集積化を進
めても十分信頼性の高い半導体集積回路装置を得ること
ができる。

第８図には、本発明にかかる半導体集積回路装置の第
４の実施例としての、アナログ乗算器の簡略な回路図が
示されている。第９図は第８図の回路図をより詳細に示
す回路図である。第８図を参照して、アナログ乗算器は
クロック信号φ１に同期して、入力端子T1とノードNAと
の間を断続するためのスイッチSW1と、ノードNAと接地
電位GNDとの間に設けられ、クロック信号φ２に同期し
てその間を断続するためのスイッチSW2と、ノードNAに
一方電極が、他方電極がノードNBに接続されたキャパシ
タC1と、ノードNBと接地電位GNDとの間に設けられ、ク
ロック信号φ２に同期してその間を断続するためのスイ
ッチSW3と、ノードNBと、接地電位GNDとの間に設けられ
たキャパシタC2と、プラス入力がノードNBに、マイナス
入力が自身の出力に接続されたオペアンプOP1とを含
む。オペアンプOP1はボルテージフォロワ接続となって
おり、ノードNBの電位を出力Voutにそのまま出力する。

第８図に示されるアナログ乗算器の動作が以下に説明
される。第10図はクロック信号φ１、φ２と、入力端子
T1からの入力電圧Vin、オペアンプOP1の出力Voutの関係
を示すタイミング図である。第８図、第10図を参照し
て、まずクロック信号φ２が“H"となり、スイッチSW
2、SW3がオンする。これによりノードNANBの電位が共に
0Vとなる。このとき、Voutは0Vである。続いてクロック
信号φ２が“L"となる。これにより、スイッチSW2、SW3
がオフする。クロック信号φ１が“H"となり、スイッチ
SW1がオンする。入力電圧VinがノードNAに与えられる。
キャパシタC1の容量結合によって、ノードNBの電位は、
次式に示される値に変化する。

Vin×C1/（C1＋C2） …（１） 前述のとおりオペアンプOP1はボルテージフォロワ接
続となっているため、ノードNBの電位はそのままVoutに
出力される。

上述のアナログ乗算器において、キャパシタC1、C2の
容量が以下の関係にあるものとする。

C1＝ｋ×C2 …（２） このとき、VinとVoutとの関係は、以下のようにな
る。

Vout＝Vin×k/（ｋ＋１） …（３） 式（３）から明らかなように、ｋの値を変化させるこ
とにより、入力電圧Vinに任意の係数をかけた出力電圧V
outを得ることができる。

第９図に示される回路図において、スイッチSW1とし
てはＮチャネルトランジスタ35が用いられている。スイ
ッチSW2としてはＮチャネルトランジスタ36が用いられ
ている。スイッチSW3としてはＮチャネルトランジスタ3
7が用いられている。第９図の１点鎖線で囲まれた部分
は、オペアンプOP1を構成する。オペアンプOP1について
は、本発明に対して直接の関係を持たないため、その構
造および動作についての詳細な説明は省略される。但
し、オペアンプOP1はＰチャネルトランジスタ49を含
み、そのゲートはノードNBに接続されていることは注意
される必要がある。なお、回路図中の基準電圧Vref1
は、オペアンプOP1中を流れる電流を制限するための基
準電圧として用いられる。

第９図を参照して、点線で示された回路部分αは、ト
ランジスタ37、49と、キャパシタC2とを含み、第18図に
示される回路Ａと類似の構成を有する。したがって、回
路部分αは、第１図に断面図が示されたような構造によ
り実現することができる。

アナログ乗算器においては、キャパシタC1、C2、C3と
もかなり大きな容量が必要とされる。したがってそれら
が必要とする面積も大きい。本発明にかかる、接続配線
を兼ねるスタックトキャパシタを用いることにより、回
路部分αが占める面積を大幅に縮小することが可能とな
る。

オペアンプOP1の回路部分βにも、本発明にかかる半
導体集積回路装置の技術が適用できる。回路部分βは、
ＮチャネルトランジスタN1と、Ｐチャネルトランジスタ
P1と、キャパシタC3とを含む。キャパシタC3の一方電極
は、オペアンプOP1に含まれる他のＮチャネルトランジ
スタ50の一方電極に接続されている。

ＮチャネルトランジスタN1のゲート電極は、Ｐチャネ
ルトランジスタ49の一方端子および、Ｎチャネルトラン
ジスタ50の一方端子に接続されている。Ｎチャネルトラ
ンジスタN1のドレインは接地電位Vssに、ソースはＰチ
ャネルトランジスタP1のドレインに接続されている。

ＰチャネルトランジスタP1のソースは電源電圧Vccに
接続され、ゲートには基準電圧Vref1が印加されてい
る。キャパシタC3の他方電極はＰチャネルトランジスタ
P1のドレインおよびＮチャネルトランジスタN1のソース
に接続されている。ＰチャネルトランジスタP1とＮチャ
ネルトランジスタN1の接続されている部分から出力電圧
Voutを得ることができる。

回路部分βにおいても、本発明にかかる半導体集積回
路装置の技術を適用することができる。第11図は、本発
明の技術を適用して回路βを実現したときのこの回路部
分の平面図である。第12図は、第11図のXII−XII方向の
矢視断面図である。第13図は、第11図のXIII−XIII方向
の矢視断面図である。第14図は、第11図のXIV−XIV方向
の矢視断面図である。

第11図〜第14図を参照して、この半導体集積回路装置
は、Ｐ型半導体基板７を含み、半導体基板７の主表面は
半導体基板７上に形成されたＮ型ウェル38によって２つ
の領域に分割されている。

Ｎ型ウェル38の、Ｎ型ウェル38が形成されていない部
分との境界には、高濃度のN⁺不純物領域46がガードリン
グとして形成されている。Ｎ型ウェル38上の、N⁺不純物
領域46と隣接した部分には素子分離領域6bが設けられて
いる。Ｎ型ウェル38表面の、素子分離領域6bと所定の間
隔を隔てたところには、素子分離領域6aが形成され、素
子分離領域6bとの間に活性領域39を規定している。素子
分離領域6a上には、電源電圧Vccが与えられるポリシリ
コン配線層43が設けられており、その一部は活性領域39
上に突出している。

活性領域39上には、２つのＰチャネルトランジスタP
1,P1′が形成されている。ポリシリコン配線層43の、活
性領域39上に突出した部分43′は、さらにN⁺不純物領域
46上まで延びており、コンタクトホールによってN⁺不純
物領域46に接続されている。素子分離領域6b上には、外
部から基準電圧Vref1が与えられるポリシリコン配線層4
1が設けられており、ポリシリコン配線層43′の両側に
沿うように、２つの突出した部分45、45′を形成してい
る。

ＰチャネルトランジスタP1は、活性領域39上に形成さ
れたP⁺不純物領域39aと、不純物領域39aと間を隔てて形
成されたP⁺不純物領域39bと、不純物領域39a、39bの間
の半導体基板７の領域上に、ゲート酸化膜を介して形成
されたポリシリコン配線層45とを含む。ポリシリコン配
線層45は、ＰチャネルトランジスタP1のゲート電極であ
る。

ＰチャネルトランジスタP1′は、活性領域39上に形成
されたP⁺不純物領域39cと、不純物領域39bと、不純物領
域39b、39cの間の領域の半導体基板７上にゲート酸化膜
を介して形成されたポリシリコン配線層45′とを含む。
ポリシリコン配線層45′は、トランジスタP1′のゲート
電極である。

半導体基板７の主表面の、Ｎ型ウェル38が形成されて
いる以外の領域の表面上には、Ｎ型ウェル38との境界に
沿って形成された素子分離領域6cと、素子分離領域6cと
間隔を隔てて形成され、活性領域40を規定する素子分離
領域6dと、活性領域40上に形成された２つのＮチャネル
トランジスタN1、N1′と、素子分離領域6dの上方に配置
され、接地電位Vssに接続されたポリシリコン配線層44
と、素子分離領域6c上に設けられ、第９図におけるＰチ
ャネルトランジスタ49からの出力電圧V1が入力されるポ
リシリコン配線層42とが形成されている。

ポリシリコン配線層44の一部は活性領域40上に突出し
てポリシリコン配線層44′を形成している。ポリシリコ
ン配線層42は、ポリシリコン配線層44′の両側に沿っ
て、活性領域40上に突出し、ポリシリコン配線層51、5
1′を形成している。

ＮチャネルトランジスタN1は、活性領域40上に形成さ
れたN⁺不純物領域40aと、不純物領域40aと間隔を隔てて
形成されたN⁺不純物領域40bと、不純物領域40a、40bと
の間の領域の半導体基板７上にゲート酸化膜を介して形
成されたポリシリコン配線層51とを含む。ポリシリコン
配線層51は、トランジスタN1のゲート電極である。

ＮチャネルトランジスタN1′は、活性領域40上に形成
されたN⁺不純物領域40cと、不純物領域40bと、不純物領
域40b、40cとの間の領域の半導体基板７上にゲート酸化
膜を介して形成されたポリシリコン配線層51′とを含
む。ポリシリコン配線層51′は、トランジスタN1′のゲ
ート電極である。ポリシリコン配線層44′は、コンタク
トホールによって不純物領域40bに接続されている。ポ
リシリコン配線層43′も、コンタクトホールによって不
純物領域39bに接続されている。

なお、本実施例においては、ガードリングがＮ型ウェ
ル38にのみ設けられている。しかしながら、Ｎ型ウェル
38以外の領域に、同様にガードリングが設けられてもよ
い。

この半導体集積回路装置において特徴的なのは、P⁺不
純物領域39a、39cと、N⁺不純物領域40a、40bとを接続す
るための配線として、キャパシタC3が用いられているこ
とである。キャパシタC3は、トランジスタP1、P1′、N
1、N1′上を覆い、コンタクトホールによってP⁺不純物
領域39a、39cと、N⁺不純物領域40a、40cとに接続された
ポリシリコンからなるストレージノード１と、ストレー
ジノード１上に形成された誘電体膜３と、誘電体膜３上
にストレージノード１を覆うように形成されたセルプレ
ート２とを含む。ストレージノード１は、Ｐチャネルト
ランジスタP1、P1′のドレインと、Ｎチャネルトランジ
スタN1、N1′のソースとを接続する配線としての役割を
果たしている。

一般的に、トランジスタP1、P1′、N1、N1′として
は、出力インピーダンスを低くするためにチャンネル幅
の大きいものが望ましい。さらに、前述のようにキャパ
シタC3の容量にも大きなものが要求される。そのため、
回路部分βを実現する際には、かなり大きな面積が必要
とされる。しかしながら、本発明の実施例に示されたよ
うに、ストレージノード１を配線として用いることによ
り、トランジスタと、スタックトキャパシタとを重ねて
設計することができる。

第11図〜第14図に示されるように、ストレージノード
１はＰチャネルトランジスタP1、P1′、Ｎチャネルトラ
ンジスタN1、N1′のすべてを覆って、非常に大きな面積
を獲得するように設計することができる。したがって、
各トランジスタのチャネル幅を十分大きくとることがで
きるとともに、キャパシタによる電荷の蓄積能力も十分
確保することができる。本実施例からも明らかなよう
に、本発明にかかる半導体集積回路装置によれば、より
高集積化を図ることが可能であって、しかも信頼性の高
い動作が期待できる半導体集積回路装置を実現すること
ができる。

上述の実施例によって、本発明の思想の要点は明らか
になったことと思われる。しかしながら、本発明は上述
の実施例に限定されるわけではない。本発明は配線とし
て用いられる導体層を積極的にキャパシタとして利用す
るものであって、キャパシタが必要とされる幅広い種類
の回路に応用することが可能である。

［発明の効果］ 以上の説明から明らかなように、本発明にかかる半導
体集積回路装置においては、第１の導電領域と第２の導
電領域とは、第１の導電層によって電気的に接続され
る。第１の導電層は同時に第２の導電層とともに容量素
子を形成する。

容量素子の一部である第１の導電層が配線としても利
用されることにより、独立の接続配線が不要となり、第
１の導電層と第２の導電層とを十分広い面積にわたり形
成することが可能となる。独立の配線を設けるために必
要なスペースも省略することができる。したがって、容
量素子に蓄積される電荷量をより多くすることができ
る。かつ、半導体集積回路装置の面積を減少させること
も可能である。容量素子の蓄積電荷量が増加することに
より、容量素子を用いる半導体集積回路装置の動作の信
頼性は向上し、かつ半導体集積回路装置のより一層の高
集積化をすることが可能となる。

すなわち、さらに高集積化することが可能で、しかも
信頼性高く動作可能な、容量素子を有する半導体集積回
路装置を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の半導体集積回路装置の構造
を表わす要部の断面図であり、 第２図は本発明の第２の実施例の半導体集積回路装置の
要部の断面図であり、 第3A図〜第3D図は、第１図に示される半導体集積回路装
置の製造工程を示す断面図であり、 第4A図は本発明の第３の実施例のCAMセルの一部破断し
た平面図であり、 第4B図は第4A図の左半分における素子の配置を表わすた
めの模式的平面図であり、 第4C図は第4A図のCAMセルの等価回路図であり、 第５図は第4A図のＶ−Ｖ方向の矢視断面図であり、 第６図は第4A図のVI−VI方向の矢視断面図であり、 第７図は第4A図のVII−VII方向の矢視断面図であり、 第８図は本発明の第４の実施例のアナログ乗算器の簡略
化された回路図であり、 第９図は第８図に示されるアナログ乗算器のより詳細な
回路図であり、 第10図は第８図、第９図に示されるアナログ乗算器の動
作を表わすためのタイミング図であり、 第11図は本発明の第４の実施例のアナログ乗算器の要部
を示す平面図であり、 第12図は第11図のXII−XII方向の矢視断面図であり、 第13図は第11図のXIII−XIII方向の矢視断面図であり、 第14図は第11図のXIV−XIV方向の矢視断面図であり、 第15図は従来のDRAMセルの構造を表わす断面図であり、 第16図は従来のDRAMセルの等価回路図であり、 第17図は、３トランジスタDRAMセルの等価回路図であ
り、 第18図は、キャパシタを有する３トランジスタDRAMセル
の等価回路図であり、第19図は、第18図に示される回路
の要部の拡大回路図であり、 第20図は、第19図に示される回路図に相当する従来の半
導体集積回路装置の断面図であり、 第21図は、CAMのブロック図であり、 第22図はCAMアレイにおけるCAMセルの配置を表わす模式
的平面図であり、 第23図は、CAMセルの等価回路図であり、 第24図は、キャパシタを有するCAMセルの等価回路図で
あり、 第25図〜第30図は、CAMセルの動作を表わす模式図であ
り、 第31図は従来の半導体集積回路装置の断面図である。 図中、１はストレージノード、２はセルプレート、３は
誘電体膜、４、4a、4bはトランスファゲート、７はＰ型
半導体基板、８、8aはビット線、8bは反転ビット線、10
はワード線、11、11a、11b、12、12a、12b、13はＮチャ
ネルトランジスタ、14、14a、14bは蓄積ゲート、15、15
a、15bはスタックトキャパシタ、19は一致線、20はCAM
セルを表わす。 なお、図中、同一符号は同一、または相当箇所を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/34 ３５２ Ｚ

Claims (1)

【特許請求の範囲】
1. 【請求項１】主表面を有する半導体基板と、 前記主表面上に形成される第１の導電領域と、 前記主表面上に、前記第１の導電領域と間を隔てて形成
   され、かつ前記第１の導電領域と電気的に接続されるべ
   き第２の導電領域と、 前記第１の導電領域および第２の導電領域に接続された
   容量素子とを含み、 前記容量素子は、 前記第１の導電領域と第２の導電領域とを電気的に接続
   するための第１の導電層と、 前記第１の導電層の上に形成された誘電体膜と、 前記誘電体膜上に形成された第２の導電層とを含む半導
   体集積回路装置。