JPH08236608A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08236608A JPH08236608A JP6513495A JP6513495A JPH08236608A JP H08236608 A JPH08236608 A JP H08236608A JP 6513495 A JP6513495 A JP 6513495A JP 6513495 A JP6513495 A JP 6513495A JP H08236608 A JPH08236608 A JP H08236608A
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- Japan
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- silicon oxide
- film
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Abstract
(57)【要約】
【目的】 素子分離を行う際のパターニング後の寸法変
換差をより小さくして、従来以上に微細化、高集積化を
図る。 【構成】 シリコン基板１上に、絶縁膜２、多結晶シリ
コン膜、酸化シリコン膜を順次堆積させ、フォトリソグ
ラフィーによりレジストを形成し、更にレジストをマス
クとして、ウェットエッチングにより酸化シリコン膜を
パターニングし、フィールド・シールドのゲート上部絶
縁膜６を形成する。レジストはアッシングによって除去
する。次に、フィールド・シールドのゲート上部絶縁膜
６をマスクとして、多結晶シリコン膜に対してドライエ
ッチングを行い、フィールド・シールドのゲート電極７
を形成する。その後、フィールド・シールドのゲート電
極７の側壁部に熱酸化を行ってゲート電極７の側壁の露
出した部分に酸化シリコン膜８を形成する。
換差をより小さくして、従来以上に微細化、高集積化を
図る。 【構成】 シリコン基板１上に、絶縁膜２、多結晶シリ
コン膜、酸化シリコン膜を順次堆積させ、フォトリソグ
ラフィーによりレジストを形成し、更にレジストをマス
クとして、ウェットエッチングにより酸化シリコン膜を
パターニングし、フィールド・シールドのゲート上部絶
縁膜６を形成する。レジストはアッシングによって除去
する。次に、フィールド・シールドのゲート上部絶縁膜
６をマスクとして、多結晶シリコン膜に対してドライエ
ッチングを行い、フィールド・シールドのゲート電極７
を形成する。その後、フィールド・シールドのゲート電
極７の側壁部に熱酸化を行ってゲート電極７の側壁の露
出した部分に酸化シリコン膜８を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、フィールドシールド技
術によって素子分離を行う半導体装置の製造方法に関す
るものである。
術によって素子分離を行う半導体装置の製造方法に関す
るものである。
【０００２】
【従来の技術】半導体装置において、シリコン基板上に
形成される各素子を相互に電気的に分離（素子分離）す
る方法として、LOCOS(Local Oxidation of Silicon) 法
が広く用いられている。しかし、この LOCOS法では、素
子分離領域を形成するときに発生する、いわゆるバーズ
・ビークによる寸法変換差が、集積回路の微細化、高集
積化を図る上で障害となる。かかる問題を解決する方法
として、フィールドシールド(Field-Shield)素子分離技
術が提案されている。これは、素子分離領域にシールド
電極を形成し、このシールド電極の電位を固定すること
によって、素子分離領域の寄生ＭＯＳトランジスタの電
位をカットオフする技術である。かかる技術について
は、例えば、「FULLY PLANARIZED 0.5μm TECHNOLOGIES
FOR 16M DRAM （IEDM Tech. Dig. p246 (1988) ）」に
おいて説明されている。
形成される各素子を相互に電気的に分離（素子分離）す
る方法として、LOCOS(Local Oxidation of Silicon) 法
が広く用いられている。しかし、この LOCOS法では、素
子分離領域を形成するときに発生する、いわゆるバーズ
・ビークによる寸法変換差が、集積回路の微細化、高集
積化を図る上で障害となる。かかる問題を解決する方法
として、フィールドシールド(Field-Shield)素子分離技
術が提案されている。これは、素子分離領域にシールド
電極を形成し、このシールド電極の電位を固定すること
によって、素子分離領域の寄生ＭＯＳトランジスタの電
位をカットオフする技術である。かかる技術について
は、例えば、「FULLY PLANARIZED 0.5μm TECHNOLOGIES
FOR 16M DRAM （IEDM Tech. Dig. p246 (1988) ）」に
おいて説明されている。
【０００３】図５〜図８は、このフィールドシールド技
術に基づく半導体装置の製造方法の一部を示した概略断
面図である。この方法は、以下の手順によって行われ
る。まず、図５に示すように、シリコン基板１０１上に
酸化シリコン膜１０２、多結晶シリコン膜１０３、酸化
シリコン膜１０４を順次堆積させ、その後、フォトリソ
グラフィーを行い、レジスト２０１を形成する。ここ
で、レジスト２０１の幅の寸法をｂとする。次に、図６
に示すように、エッチングによって酸化シリコン膜１０
４及び多結晶シリコン膜１０３をパターニングし、レジ
スト２０１を除去する。
術に基づく半導体装置の製造方法の一部を示した概略断
面図である。この方法は、以下の手順によって行われ
る。まず、図５に示すように、シリコン基板１０１上に
酸化シリコン膜１０２、多結晶シリコン膜１０３、酸化
シリコン膜１０４を順次堆積させ、その後、フォトリソ
グラフィーを行い、レジスト２０１を形成する。ここ
で、レジスト２０１の幅の寸法をｂとする。次に、図６
に示すように、エッチングによって酸化シリコン膜１０
４及び多結晶シリコン膜１０３をパターニングし、レジ
スト２０１を除去する。
【０００４】次に、表面全体に酸化膜を堆積させ、その
後、これを酸化シリコン膜１０４の高さまでエッチバッ
クする。これにより、図７に示すように、多結晶シリコ
ン膜１０３、酸化シリコン膜１０４の側壁にサイドウォ
ール絶縁膜１０５が形成される。ここで、サイドウォー
ル絶縁膜１０５の幅をａとし、素子分離領域の幅をｃと
する。図７から分かるように、ゲート絶縁膜１０２、多
結晶シリコン膜１０３、酸化シリコン膜１０４はそれぞ
れ、フィールドシールドのゲート絶縁膜、ゲート電極、
ゲート上部絶縁膜となる。
後、これを酸化シリコン膜１０４の高さまでエッチバッ
クする。これにより、図７に示すように、多結晶シリコ
ン膜１０３、酸化シリコン膜１０４の側壁にサイドウォ
ール絶縁膜１０５が形成される。ここで、サイドウォー
ル絶縁膜１０５の幅をａとし、素子分離領域の幅をｃと
する。図７から分かるように、ゲート絶縁膜１０２、多
結晶シリコン膜１０３、酸化シリコン膜１０４はそれぞ
れ、フィールドシールドのゲート絶縁膜、ゲート電極、
ゲート上部絶縁膜となる。
【０００５】更に、ゲート絶縁膜１０６、ゲート電極１
０７、ゲート上部絶縁膜１０８を順次形成したあと、そ
の両側面にサイドウォール絶縁膜１０９を形成し、更に
不純物拡散領域１１０を形成する。最後に金属配線層と
なるソース／ドレイン多結晶シリコン１１１を堆積させ
て、図８に示すようなＭＯＳトランジスタを完成する。
上記の方法を用いて作製した半導体装置には、 LOCOS法
で作製した場合のようなバーズビークは生じないため、
その分、寸法変換差は低減される。
０７、ゲート上部絶縁膜１０８を順次形成したあと、そ
の両側面にサイドウォール絶縁膜１０９を形成し、更に
不純物拡散領域１１０を形成する。最後に金属配線層と
なるソース／ドレイン多結晶シリコン１１１を堆積させ
て、図８に示すようなＭＯＳトランジスタを完成する。
上記の方法を用いて作製した半導体装置には、 LOCOS法
で作製した場合のようなバーズビークは生じないため、
その分、寸法変換差は低減される。
【０００６】
【発明が解決しようとする課題】しかしながら、フィー
ルドシールド技術を用いた場合であっても、図７に示す
ように、フィールドシールドの内側壁にサイドウォール
絶縁膜１０５を形成しているので、この厚さａに起因し
て、やはりパターニング後の寸法変換差ｃ−ｂはゼロに
はならず、このことが、半導体装置の微細化、高集積化
を図る上で問題となっていた。
ルドシールド技術を用いた場合であっても、図７に示す
ように、フィールドシールドの内側壁にサイドウォール
絶縁膜１０５を形成しているので、この厚さａに起因し
て、やはりパターニング後の寸法変換差ｃ−ｂはゼロに
はならず、このことが、半導体装置の微細化、高集積化
を図る上で問題となっていた。
【０００７】本発明は、上記事情に基づいてなされたも
のであり、素子分離を行う際のパターニング後の寸法変
換差をより小さくして、従来以上に微細化、高集積化を
図ることができる半導体装置の製造方法を提供すること
を目的とするものである。
のであり、素子分離を行う際のパターニング後の寸法変
換差をより小さくして、従来以上に微細化、高集積化を
図ることができる半導体装置の製造方法を提供すること
を目的とするものである。
【０００８】
【課題を解決するための手段】前記の課題を解決するた
めに本発明は、半導体基板上に第一の絶縁膜、多結晶シ
リコン膜、酸化シリコン膜をこの順に堆積させる工程
と、前記酸化シリコン膜をパターニングしてフィールド
シールドのゲート上部絶縁膜を形成する工程と、前記ゲ
ート上部絶縁膜をマスクとして前記多結晶シリコン膜を
パターニングし、フィールドシールドのゲート電極を形
成する工程と、前記ゲート電極の露出した側壁部を熱酸
化して第二の絶縁膜を形成する工程と、を具備すること
を特徴とするものである。
めに本発明は、半導体基板上に第一の絶縁膜、多結晶シ
リコン膜、酸化シリコン膜をこの順に堆積させる工程
と、前記酸化シリコン膜をパターニングしてフィールド
シールドのゲート上部絶縁膜を形成する工程と、前記ゲ
ート上部絶縁膜をマスクとして前記多結晶シリコン膜を
パターニングし、フィールドシールドのゲート電極を形
成する工程と、前記ゲート電極の露出した側壁部を熱酸
化して第二の絶縁膜を形成する工程と、を具備すること
を特徴とするものである。
【０００９】
【作用】本発明は、前記の構成により、フィールドシー
ルドのゲート電極を形成し、その側壁部を熱酸化して第
二の絶縁膜とすることにより、これを活性領域に形成さ
れるＭＯＳトランジスタとの絶縁に利用することができ
るので、従来のように、フィールドシールドのゲート電
極の側壁に別にサイドウォール絶縁膜を形成する必要が
ない。このため、従来のフィールドシールド技術に比べ
て寸法変換差を小さくできる。
ルドのゲート電極を形成し、その側壁部を熱酸化して第
二の絶縁膜とすることにより、これを活性領域に形成さ
れるＭＯＳトランジスタとの絶縁に利用することができ
るので、従来のように、フィールドシールドのゲート電
極の側壁に別にサイドウォール絶縁膜を形成する必要が
ない。このため、従来のフィールドシールド技術に比べ
て寸法変換差を小さくできる。
【００１０】
【実施例】以下に図面を参照して、本発明の一実施例に
ついて説明する。図１〜図４は、本発明の一実施例であ
る半導体装置の製造方法の工程の一部を順に示した概略
断面図である。
ついて説明する。図１〜図４は、本発明の一実施例であ
る半導体装置の製造方法の工程の一部を順に示した概略
断面図である。
【００１１】まず、図１に示すように、シリコン基板１
上に、絶縁膜２、多結晶シリコン膜３、酸化シリコン膜
４を順次堆積させる。ここで、絶縁膜２は、窒化シリコ
ン膜と酸化シリコン膜の複合膜とする。次に、図２に示
すように、レジスト５を形成し、更にこのレジスト５を
マスクとして、フォトリソグラフィー法により酸化膜４
をパターニングし、フィールドシールドのゲート上部絶
縁膜６を形成する。このとき、ゲート上部絶縁膜６の断
面は、レジスト５の影響によって、下部に行くほど幅が
広がるテーパー状となる。ここで、同図の中央部分は活
性領域２０、その両側の部分は素子分離領域２１とな
る。
上に、絶縁膜２、多結晶シリコン膜３、酸化シリコン膜
４を順次堆積させる。ここで、絶縁膜２は、窒化シリコ
ン膜と酸化シリコン膜の複合膜とする。次に、図２に示
すように、レジスト５を形成し、更にこのレジスト５を
マスクとして、フォトリソグラフィー法により酸化膜４
をパターニングし、フィールドシールドのゲート上部絶
縁膜６を形成する。このとき、ゲート上部絶縁膜６の断
面は、レジスト５の影響によって、下部に行くほど幅が
広がるテーパー状となる。ここで、同図の中央部分は活
性領域２０、その両側の部分は素子分離領域２１とな
る。
【００１２】このあと、レジスト５をアッシング（灰
化）によって除去する。次に、フィールドシールドのゲ
ート上部絶縁膜６をマスクとして、多結晶シリコン膜３
に対してドライエッチングを行い、図３に示すように、
フィールドシールドのゲート電極７を形成する。
化）によって除去する。次に、フィールドシールドのゲ
ート上部絶縁膜６をマスクとして、多結晶シリコン膜３
に対してドライエッチングを行い、図３に示すように、
フィールドシールドのゲート電極７を形成する。
【００１３】その後、フィールドシールドのゲート電極
７の側壁部を絶縁化するため、熱酸化を行う。この酸化
によって、ゲート電極７の側壁の露出した部分には、図
４に示すように、酸化シリコン膜８が形成される。以上
の工程によって素子分離の形成は完了する。
７の側壁部を絶縁化するため、熱酸化を行う。この酸化
によって、ゲート電極７の側壁の露出した部分には、図
４に示すように、酸化シリコン膜８が形成される。以上
の工程によって素子分離の形成は完了する。
【００１４】以後、活性領域２０において、ゲート絶縁
膜、ゲート電極、ゲート上部絶縁膜等（図示せず）を順
次形成してＭＯＳトランジスタを作製するが、本実施例
では、ゲート電極７の側壁部に酸化シリコン膜８が形成
されているため、図７の従来技術で述べたように、サイ
ドウォール絶縁膜１０９を形成する必要がない。このた
め、パターニング後の寸法変換差を抑えることができ、
素子分離幅を狭めることが可能となる。このため、ウェ
ハーの表面全体に占める活性領域の割合を増加させるこ
とができ、半導体装置の微細化、高集積化を図ることが
可能となる。
膜、ゲート電極、ゲート上部絶縁膜等（図示せず）を順
次形成してＭＯＳトランジスタを作製するが、本実施例
では、ゲート電極７の側壁部に酸化シリコン膜８が形成
されているため、図７の従来技術で述べたように、サイ
ドウォール絶縁膜１０９を形成する必要がない。このた
め、パターニング後の寸法変換差を抑えることができ、
素子分離幅を狭めることが可能となる。このため、ウェ
ハーの表面全体に占める活性領域の割合を増加させるこ
とができ、半導体装置の微細化、高集積化を図ることが
可能となる。
【００１５】また、フィールドシールドのゲート上部絶
縁膜６をウェットエッチングする際にその時間を調節す
ることにより、フォトリソグラフィーの露光限界より
も、ゲート上部絶縁膜６の幅ｄを小さくすることが可能
となり、その分、更に微細化、高集積化が図られる。
縁膜６をウェットエッチングする際にその時間を調節す
ることにより、フォトリソグラフィーの露光限界より
も、ゲート上部絶縁膜６の幅ｄを小さくすることが可能
となり、その分、更に微細化、高集積化が図られる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
フィールドシールド技術によって素子分離を行う際に、
フィールドシールドのゲート電極の側壁部を酸化して絶
縁化し、これを絶縁膜として利用するため、従来のよう
にフィールドシールドのゲート電極の側壁部に別に絶縁
用のサイドウォールを形成する必要がなく、したがっ
て、このサイドウォールの厚さに起因する寸法変換差が
低減される。また、フィールドシールドのゲート上部絶
縁膜をウェットエッチングする際にその時間を調節する
ことにより、フォトリソグラフィーの露光限界よりも該
ゲート上部絶縁膜の幅を小さくすることができる。した
がって、ウェハー上に作製される半導体装置をより微細
化、高集積化することが可能となる半導体装置の製造方
法を提供することができる。
フィールドシールド技術によって素子分離を行う際に、
フィールドシールドのゲート電極の側壁部を酸化して絶
縁化し、これを絶縁膜として利用するため、従来のよう
にフィールドシールドのゲート電極の側壁部に別に絶縁
用のサイドウォールを形成する必要がなく、したがっ
て、このサイドウォールの厚さに起因する寸法変換差が
低減される。また、フィールドシールドのゲート上部絶
縁膜をウェットエッチングする際にその時間を調節する
ことにより、フォトリソグラフィーの露光限界よりも該
ゲート上部絶縁膜の幅を小さくすることができる。した
がって、ウェハー上に作製される半導体装置をより微細
化、高集積化することが可能となる半導体装置の製造方
法を提供することができる。
【図１】本発明の一実施例の製造工程を説明するための
概略断面図である。
概略断面図である。
【図２】本発明の一実施例の製造工程を説明するための
概略断面図である。
概略断面図である。
【図３】本発明の一実施例の製造工程を説明するための
概略断面図である。
概略断面図である。
【図４】本発明の一実施例の製造工程を説明するための
概略断面図である。
概略断面図である。
【図５】従来技術の製造工程を説明するための概略断面
図である。
図である。
【図６】従来技術の製造工程を説明するための概略断面
図である。
図である。
【図７】従来技術の製造工程を説明するための概略断面
図である。
図である。
【図８】従来技術の製造工程を説明するための概略断面
図である。
図である。
１、１０１ シリコン基板 ２、１０２ 絶縁膜 ３、１０３ 多結晶シリコン膜 ４、１０４ 酸化シリコン膜 ５ レジスト ６ フィールドシールドのゲート上部絶縁膜 ７ フィールドシールドのゲート電極 ８ 側壁部の酸化シリコン膜 ２０、１２０ 活性領域 ２１、１２１ 素子分離領域 １０５、１０９ サイドウォール １０６ ゲート絶縁膜 １０７ ゲート電極 １０８ ゲート上部絶縁膜 １１０ 不純物拡散層 １１１ ソース／ドレイン多結晶シリコン
Claims (1)
- 【請求項１】 半導体基板上に絶縁膜、多結晶シリコン
膜、酸化シリコン膜を順次堆積させる工程と、 前記酸化シリコン膜をパターニングしてフィールドシー
ルドのゲート上部絶縁膜を形成する工程と、 前記ゲート上部絶縁膜をマスクとして前記多結晶シリコ
ン膜をパターニングし、フィールドシールドのゲート電
極を形成する工程と、 前記ゲート電極の露出した側壁部を熱酸化して第二の絶
縁膜を形成する工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6513495A JPH08236608A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6513495A JPH08236608A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08236608A true JPH08236608A (ja) | 1996-09-13 |
Family
ID=13278113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6513495A Withdrawn JPH08236608A (ja) | 1995-02-28 | 1995-02-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08236608A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980058440A (ko) * | 1996-12-30 | 1998-10-07 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
| US7282429B2 (en) * | 2004-08-26 | 2007-10-16 | Mosel Vitelic, Inc. | Method of manufacturing Schottky diode device |
-
1995
- 1995-02-28 JP JP6513495A patent/JPH08236608A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19980058440A (ko) * | 1996-12-30 | 1998-10-07 | 김영환 | 반도체 소자의 게이트 전극 형성 방법 |
| US7282429B2 (en) * | 2004-08-26 | 2007-10-16 | Mosel Vitelic, Inc. | Method of manufacturing Schottky diode device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020507 |