JPH0311658A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 本発明の一実施例の工程断面図（第１図）本発明の一変
形例の工程断面図（第２図）発明の効果 〔概　要〕 半導体装置の製造方法、特に複数枚の半導体基板を絶縁
膜を介し貼り合わせて形成する３次元半導体装置の製造
における基板間の位置合わせ方法に関し、 上下基板に形成される素子間の位置合わせ精度を向上し
て集積度の向上を図ることを目的とし、第１の半導体基
板に位置合わせマークを形成する工程、該位置合わせマ
ークを基準にして該第１の半導体基板上に半導体素子を
形成する工程、該位置合わせマークと半導体素子が形成
された第１の半導体基板上に絶縁膜を介して第２の半導
体基板を貼りつける工程、該第２の半導体基板及び絶縁
膜に該第１の半導体基板上の該位置合わせマクを表出す
る開孔を形成する工程、該開孔内に表出する該位置合わ
せマークを基準にして該第２の半導体基板上に半導体素
子を形成する工程、該開孔内に表出する該位置合わせマ
ークを基準にして該第２の半導体基板上の半導体素子と
該第１の半導体基板上の半導体素子を接続するスルーホ
ールを形成する工程を含み構成する。

［産業上の利用分野］ 本発明は半導体装置の製造方法、特に複数枚の半導体基
板を絶縁膜を介し貼り合わせて形成する３次元半導体装
置の製造番こおける基板間の位置合わせ方法に関する。

半導体記憶装置等の高集積化の要求に伴い、半導体素子
の形成された半導体基板が絶縁膜を介して貼り合わされ
たＳ　０１　（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎ５ｕｌａｔ
ｏｒ）構造の３次元半導体装置が提唱されているが、そ
れを製造するためには貼り合わされる半導体基板に形成
される半導体素子同士の厳密な位置合わせが必要である
。

（従来の技術］ 貼り合わせＳＯＩ構造の３次元半導体装置は、半導体素
子を形成した第１　（下層）の半導体基板上に絶縁膜を
介して第２（上層）の半導体基板を貼り合わせた後、こ
の第２の半導体基板に半導体素子を形成し、更に第２の
半導体基板上の素子と第１の半導体基板上の素子をスル
ーホールを介して接続することによって形成されるが、
従来は第１の半導体基板上の素子と第２の半導体基板上
の素子上の接続を高精度で行うような特別な位置合わせ
方法は提供されていなかった。

そこで従来はこの位置合わせを、露光装置のプレアライ
メント機能のみを用いて、第１及び第２の半導体基板の
ファセットの位置とファセットに直角方向の基板端部の
位置を検出整合することによってなされていた。

〔発明が解決しようとする課題〕

しかしこの露光装置のプレアライメント機能を用いる従
来の位置合わせ方法においては、その位置合わせ精度が
数百μｍ程度であるために、上下基板上の素子を接続す
るのに必要な頭載も、上記位置合わせ精度をカバーでき
る程度の例えば５００μｍ口程度の太さな面積になる。

従ってこの上下素子接続のために素子を高密度に配設す
ることが大きく妨げられ、集積度を向上することが出来
ないという問題があった。

そこで本発明は、上下基板に形成される素子間の位置合
わせ精度を向」ニして貼り合わせＳＯＩ構造の３次元半
導体装置の集積度を向上することを目的とする。

〔課題を解決するだめの手段〕

上記課題は、第１の半導体基板に位置合わせマークを形
成する工程、該位置合わせマークを基準にして該第１の
半導体基板上に半導体素子を形成する工程、該位置合わ
せマークと半導体素子が形成された第１の半導体基板上
に絶縁膜を介して第２の半導体基板を貼りつける工程、
該第２の半導体基板及び絶縁膜に該第１の半導体基板上
の該位置合わせマークを表出する開孔を形成する工程、
該開孔内に表出する該位置合わせマークを基準にして該
第２の半導体基板上に半導体素子を形成する工程、該開
孔内に表出する該位置合わせマークを基準にして該第２
の半導体基板上の半導体素子と該第１の半導体基板上の
半導体素子を接続するスルーホールを形成する工程を含
む本発明による半導体装置の製造方法によって解決され
る。

〔作　用〕

即ち本発明の方法においては、貼り合わせＳ○Ｉ構造の
３次元半導体装置の製造に際して、第１（下層）の半導
体基板に半導体素子を形成する際に用いた第１の半導体
基板上の位置合わせマークを、第１の半導体基板上に貼
りつけた第２（上層）の半導体基板に開孔を形成して第
２の半導体基板面と同一視野に表出させ、この位置合わ
せマークを基準にして第２半導体基板上に素子を形成す
ると共に、第１、第２の半導体基板上の素子間を接続す
るスルーホールを形成するもので、第１の半導体基板上
に形成される半導体素子、第２の半導体基板上に形成さ
れる半導体素子及び上下即ち第１、第２の基板上の半導
体素子間を接続するスルーホールの位置決めが同一の位
置合わせマークを基準にしてなされるので、それらの位
置精度は０．５μｍ以下に収まり、従って上下素子の接
続に要する面積は高々１μｍ日程度で済み、半導体素子
の高密度集積が可能になって大幅な集積度の向上が回れ
る。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図（ａ）〜（ｎ）は本発明の方法の一実施例の工程
断面図、第２図（ａ）〜（ｅ）はその−変形例の工程断
面図である。

全図を通じ同一対象物は同一符合で示す。

第１図（ａ）参照 本発明の方法により貼り合わせＳｏｌ構造の３次元半導
体装置を形成するに際しては、１０１５ｃ＋＋ｒ３程度
の低不純物濃度を有するｐ−型の第１（下層）のシリコ
ン（Ｓｉ）基板１上に、通常の方法によって、厚さ５０
０人程以下下敷き酸化膜２を下部に有し、素子形成領域
静上及び位置合わせマーク形成領域３Ｂ上を選択的に個
々に覆う厚さ１０００人程度０耐酸化膜パターン即ち第
１、第２の窒化シリコン（ＳｉＪ＜）パターン４Ａ、４
Ｂを形成する。

第１図（ｂ）参照 次いで、通常の選択酸化を行った後、上記第１のＳｉ３
Ｎ４パターン４Ａ、第２のＳｉ：＋Ｎ４バクーン４Ｂ及
び下敷き酸化膜２を除去する。ここで厚ざ５０００〜６
０００人程度のフィール以上化膜５に画定されＳｉ基板
１面が表出された、素子形成領域３Ａ及び位置合わせマ
ーク形成領域３Ｂよりなる位置合わせマーク６が形成さ
れる。

第１図（Ｃ）参照 次いで、通常通りこの基板上に厚さ２００〜３００人程
度のゲー以上化膜７を形成し、３０００人程度０第１の
ポリＳｉ層を形成し、前記位置合わせマーク６をマスク
合わせ基準にし通常のフォトリソグラフィによりパター
ニングを行って素子形成領域３Ａ上に第１のポリＳｉゲ
ート電極８を形成し、次いでゲート電極８及びフィール
ド酸化膜５をマスクにして素子形成領域３八内に選択的
に砒素（Ａｓ”　）をイオン注入（１，Ｉ）　Ｌ、活性
化熱処理を行ってｎ゛型ソース領域９及びｎ＋型トドレ
イン領域１０形成する。なおこの活性化は後工程で行わ
れる熱処理で兼ねることもある。

第１図（ｄ）参照 次いで、表出するゲート酸化膜７をウォッシュアウトし
た後、表出Ｓｉ面に厚さ１０００人程度０耐純物ブロッ
ク用酸化膜１１を形成した後、気相成長法により厚さ０
．５〜１μ′ｍ程度の燐珪酸ガラス（ＰＳＧ）等からな
る第１の下層絶縁膜１２を形成し、次いで下層絶縁膜１
２透過して見える前記位置合わせマーク６をマスク合わ
せ基準にし、通常のフォトリソグラフィにより上記下層
絶縁膜１２及び不純物ブロック用酸化膜１１にドレイン
及びソース領域９．１０面を表出するコンタクト窓１３
Ａ　、１３Ｂ及び位置合わせマーク表出用開孔１３Ｃを
形成する。なおエツチングガスはりアクティブイオンエ
ツチング（ＲＩＢ）法、エツチングガスには例えばＣＨ
Ｆ３等を用いる。

第１図（ｅ）参照 次いで、この第１の基板上に下層の電極材料である例え
ば厚さ３０００〜４０００人程度のタングス以上シリサ
イド（ＷＳｉｚ）層１１４をスパッタ等により形成０ する。ここで前記位置合わせマーク６は段差によりＷＳ
ｉｚ層１１層上１４上される。

第１図（ｆ）参照 次いで上記投影された位置合わせマーク６を基準にし通
常のフォＩ・リソグラフィによりＷＳｉ２層１１４のバ
ターニングを行って甑１２よりなる第１（下層）のドレ
イン電極１４Ａ、第１　（下層）のソース電極１４Ｂ及
び位置合わせマーク形成パターン１４Ｃを形成する。な
おエツチング手段はＲＩＥ法、エツチングガスには例え
ばＣ５ｉＣＩ　ａ　＋Ｃ１２）等を用いる。

第１図（６）参照 次いで上記基板上に、化学気相成長（ＣＶＤ）法により
基板積層用の絶縁膜として厚さ例えば２μｍ程度の燐珪
酸ガラス（ＰＳＧ）膜を堆積し、機械的なμｍ程度の厚
さを有する平坦な基板積層用ＰＳＧ膜１５を形成し、次
いでこのＰＳＧ膜１膜上５上えば第１のＳｉ基板１と同
程度の不純物濃度を有するｐ−型の第２のＳｉ基板１６
（厚さ４００〜５００　μｍ程度）を載せ、酸素中にお
いて９００〜１１００°Ｃに加熱して、この第２のＳｉ
基板１６を前記ＰＳＧ膜１５を介して第１のＳｉ基板ｌ
上に貼着させ、次いで周知のメカニカルポリッシング法
及びメカノケミカルポリッシング法を用いて第２のＳｉ
基板１６を０．５〜３μｍ程度の所要の厚さまで研摩す
る。ここで第１　（下層）のＳｉ基板１上にＰＳＧ膜１
５を介して第２（上層）のＳｉ基板１６が貼着されてな
るＳＯ■基板が形成される。

第１図（ｈ）参照 次いで、マスク合わせに露光装置のプレアライメント機
能のみを用いたフォトリソグラフィにより、上記第２（
上層）のＳｉ基板１６及び基板積層用ＰＳＧ膜１５を貫
通して第１　（下層）Ｓｉ基板１上の前記位置合わせマ
ーク形成パターン１４Ｃを表出する位置合わせ用開孔１
７を形成する。ここでエツチング手段にはＲＬＲ処理を
用い、Ｓｉのエツチングガスには例えば（５ｉＣＩ４＋
Ｃｈ　）を、基板積層用ＰＳＧ膜Ｉ５のエツチングガス
にばＣＨＦ３を用いる。

１ ２ 第１図（ｉ）参照 次いで、上記表出した第１　（下層）のＳｉ基板１の位
置合わせマーク６をマスク合わせ基準に用いる高精度の
フォ１へりソグラフィにより、上記第２（上層）のＳｉ
基板１６を所定の素子形成領域１８Ａ、１８Ｂ　等にバ
ターニングする。ここでエツチング手段にばＲＩＥ処理
を用い、エツチングガスには例えば［５ｉｌ１４＋Ｃ１
ｚ　］を用いる。

第１図（ｊ）参照 次いで上記３０１基板上に第２（上層）のＳｉ基板１９
より厚く例えばＳｒＯ２層を堆積し、例えばエッチハッ
ク手段により第２（上層）のＳｉ基板１６からなる素子
形成領域１８Ａ　、１８Ｂ等の周辺部に、これらを絶縁
分離する埋込みＳｉＯ□層１９層形９する。なおこのエ
ッヂバック処理により位置合わせマーク形成パターン１
４Ｃ」二の位置合わせマーク６は表出される。ここでエ
ッチハックに際してのエツチングガスには例えばＣＨＦ
、が用いられる。

第１図［有］）参照 次いで、第１の基板の場合と同様に、第２のＳｉ基板１
９よりなる素子形成領域１８Ａ　、１８Ｂ等」二に厚さ
２００〜３００人程度のゲー以上化膜２０を形成した後
、表出されている第１の基板１上の位置合わせマーク６
をマスク合わせ基準とする高精度のフォトリソグラフィ
により、前記埋込み５ｉＯ７層１９及び基板積層用ＰＳ
Ｇ膜１５を貫通して第１の基板■上の例えは第１のドレ
イン電極１４八を表出するスルーホール２１を形成する
。（エツチング手段：　ＲＩＥ処理、エツチングガス：
ＣＩＩＬ＋） 第１図（１）参照 次いでこの基板上に厚さ３０００〜４０００人程度の第
２のポ以上ｉ層を形成し、次いで前記位置合わせ用開孔
１７内において位置合わせマーク形成パターン１４ｃ上
の位置合わせマーク６から段差によりこの第２のポリＳ
ｉ層表面に投影される位置合わせマークをマスク合わせ
基準にする高精度のフォトリソグラフィによりバターニ
ングを行って第２のポリＳｉゲート電極２２及び前記ス
ルーホール２１内に埋め込まれたポリＳｉ引出し電極２
３を形成する。なおこの際位置合わせ用開孔１７内の第
２のポリＳｉ層も除３ ４ 去する。（エツチング手段：ＲＩＥ処理、エツチングガ
ス：　　〔５ｉＣ１４＋ＣＩｚ　〕等）次いで、ゲート
電極２２をマスクにして素子形成領域１８八内に選択的
に砒素（Ａｓ”　）をイオン注入（１，Ｉ）　Ｌ、活性
化熱処理を行ってｎ゛型ドレイン領域２４及びｎ゛型ソ
ース領域２５を形成する。なおこの活性化は後工程で行
われる熱処理で兼ねることもある。

第１図（ｍ）参照 次いで、前記第１の基板の場合と同様に、素子形成領域
１８Ａ　、１８Ｂ　ｌのゲート酸化膜２０をウォッシュ
アウトした後、Ｓｉ表出面に不純物ブロック用酸化膜２
６を形成し、次いでこの基板上に気相成長法により厚さ
０．５〜１ｕｍ程度のＰＳＧ等からなる第２の下層絶縁
膜２７を形成し、次いで位置合わせ用開孔２０部におい
て前記下層絶縁膜２７上に投影される位置合わせマーク
６をマスク合わせ基準にし高精度のフォトリソグラフィ
によりこの下層絶縁膜２７及びその下部の不純物ブロッ
ク用酸化膜２６にドレイン領域２４、ソース領域２５及
びスルーポール２１内のポリＳｔ引出し電極２３面をそ
れぞれ表出するコンタクト窓２８Ａ　、２８Ｂ及び２８
Ｃを形成し、且つ位置合わせ用開孔１７上の第２の下層
絶縁膜２７を除去する。（エツチング手段：ＲＩＥ処理
、エツチングガス：Ｃ）ＩＦ、） 第１図（ｎ）参照 次いで、上記基板上にスパンタ法等により上層の配線材
料である例えば厚さ０．５〜１μｍ程度の信金金層を形
成し、次いで位置合わせ用開孔１７部においてこの信金
金層上に段差によって投影される位置合わせマークをマ
スク合わせ基準にする高精度のフォトリソグラフィによ
り、このＡ１合金層をパターニングし下層絶縁膜２７上
に、上記例えば信金金層からなり上層のＳｉ基板１６に
形成されたソース領域２５からコンタクト窓２８Ｂを介
して導出されたソース配線２９Ｂ及び、同じく第２（上
層）のＳｉ基板１６に形成されたドレイン領域２４から
コンタクト窓２８Ａを介し導出されコンタクト窓２９Ｃ
を介してスルーホール２１内のポリＳｔ引出し電極２３
に接続するドレイン配線２９Ｂを形成する。

５ Ｇ これによって、第２（上層）のＳｉ基板１６に形成され
たＭＯＳトランジスタＴｒｚ　と第１　（下層）のＳｉ
基板１に形成されたＭＯＳ）ランジスタＴｒ、とが各々
のドレイン領域２４及び９を介してスルーボール２１に
よって接続された貼り合わせＳＯＩ構造の３次元半導体
装置が形成される。

この実施例においては上記説明から明らかなように、第
１（下層）半導体基板１上の素子、電極等、及び、第２
（上層）半導体基板１Ｇ上の素子、配線等が共に第１（
下層）半導体基板１上に形成した位置合わせマーク６を
マスク合わせ基準にして形成される。そのため上下基板
上の素子、電極、配線等の相互の位置精度は±０．５μ
ｍ程度の高精度で形成されるので、上下の素子を接続す
るスルーホール２１を形成する際に上記精度に対応する
位置誤差をカバーするために必要な面積は１μｍ口程日
程十分になり、従ってその分素子の高密度集積が可能に
なって、従来に比べ大幅な集積度向上が図れる。

本発明の方法の変形例として、例えば第１（下層）の基
板上の位置合わせマークを第２（上層）の基板上に転写
し、この転写された位置合わせマークを基準にして第２
（上層）の基板上に素子等の形成を行う方法もある。こ
の方法の概略を以下に第２図（ａ）〜（ｅ）を参照して
説明する。

第２図（ａ）参照 先ず前記実施例における第１図（ｈ）に示す工程、即ち
第２（上層）のＳｉ基板１６と同一視野に位置合わせマ
ーク（第１の位置合わせマーク）６を表出したＳＯＩ基
板上に、厚さ１０００人程度０例えばＳｉ、Ｎ４膜を形
成し、上記位置合わせマーク６をマスク合わせ基準にし
た高精度のフォトリソグラフィでパターニングして、第
２（上層）Ｓｉ基板１６の前記位置合わせマーク６から
所定の方向に所定「Ｕ離離れた位置（通常この所定位置
は基板のスクライブライン上の複数箇所に選ばれる）に
５ｉＪｓ膜からなる複数個の第２の位置合わせマーク６
６が転写形成される。（図には１個のみ記載）第２図（
ｂ）参照 次いで上記第２の位置合わせマーク６６をマスク７ 合わせ基準にして前記実施例同様に素子形成領域１８Ａ
　、１８Ｂ等のパターニングを行い、次いで素子形成領
域１８Ａ　、１８Ｂ等の周辺部に埋込み５ｉｎ２層１９
を充填する。

第２図（Ｃ）参照 次いで上記素子形成領域１８Ａ、１８Ｂ等上にゲート酸
化膜２０を形成した後、第２の位置合わせマーク６６を
マスク合わせ基準にして下層のドレイン電極１４Ａを表
出するスルーホール２１を形成し、次いでこの基板上に
第２のポリＳｉ層を堆積し、次いでこの第２のポリＳｉ
層を透過して第２の位置合わせマーク６６を検出し、こ
の第２の位置合わせマーク６６にマスク合わせを行うフ
ォトリソグラフィによりパターニングを行って第２のポ
リＳｉ層からなるゲート電極２２を形成する。この際、
前記スルーホール２１内には充填された第２のポリＳｉ
からなるポリＳｉ引出し電極２３が形成される。なお図
中、１２２は残留する第２のポリＳｉ層を示す。

第２図（ｄ）参照 次いで上記基板上に不純物ブロック用酸化膜２６と下層
絶縁膜２７を形成し、次いで」二記絶縁膜を透過して第
２の位置合わせマーク６６を検出し、これをマスク合わ
せ基準にしフォトリソグラフィによりコンタクト窓２８
Ａ　、２８Ｂ　、２８Ｃを形成する。なおこの際第２の
位置合わせマーク６６を表出する開孔３０を同時に形成
する。

第２図（ｅ）参照 次いで上記基板上に配線材料のＡ１合金層を形成し、第
２の位置合わせマーク６６による段差によりこの＾Ｉ合
金層に投影された第２の位置合わせマーク６６をマスク
合わせ基準にしフォトリソグラフィによりパターニング
を行って上層のドレイン領域２４とスルーホール２１内
のポリＳｉ引出し電極２３を接続するドレイン配線２９
Ａ及び上層のソース配線２９Ｂを形成する。なお図中の
１２９は残留するＡ１合金層を示す。

この変形例によれば、位置合わせマークが下層の基板上
から上層の基板上へ転写されるので、その分精度が僅か
に落ちるが、上層基板に素子、スルーホール、配線等を
形成する際のマスク合わせ９ ０ が、同一平面上にある同一基板上の位置合わせマークを
用いて行えるので、マスク合わせが容易になり、この点
で前記実施例以上の高精度が見込まれ、それに伴ってス
ルーホール形成に必要な面積を前述の値より縮小するこ
とが可能である。

〔発明の効果〕

以上実施例及び変形例を用いて説明したように本発明の
方法によれば、貼り合わせＳ０１構造の３次元半導体装
置において、上下基板上の素子を接続するスルーホール
を形成するために必要な面積を従来に比べて大幅に縮小
できる。

従って本発明によれば、素子の高密度集積が可能になっ
て上記半導体装置の一層の高集積化が図れる。

図において、 １は第１　（下層）のｐ−型Ｓｉ基板、２は下敷き酸化
膜、 ３Ａ＝器転ヨ÷鯵は素子形成領域、 ３Ｂは位置合わせマーク形成領域、 ４八、４ＢはＳｉ３Ｎ４パターン、 ５はフィールド酸化膜、 ６は位置合わせマーク、 ７はゲート酸化膜、 ８は第１のポリＳｉゲート電極、 ９はｎ゛型ドレイン領域、 １０はｎ゛型ソース領域、 １１は不純物ブロック用酸化膜、 １２は第１の下層絶縁膜、 １３Ａ　、　１３Ｂはコンタクト窓、

【図面の簡単な説明】

第１図（ａ）〜（ｎ）は本発明の一実施例の工程断面図
、第２図（ａ）〜（ｅ）は本発明の一変形例の工程断面
図である。 １４Ｇは位置合わせマーク形成パターン、１５は基板積
層用ＰＳＧ膜、 １ ２ １６は第２（上Ｎ）のｐ−型Ｓｉ基板、１７は位置合わ
せ用開孔、 １８Ａ　、１８Ｂは素子形成領域、 １９は埋込みＳｉＯ□層、 ２０はゲート酸化膜、 ２１はスルーホール、 ２２は第２のポリＳｉゲート電極、 ２３はポリＳｔ引出し電極、 ２４はｎ゛型トドレイン領域 ２５ばｎ゛゛ソース領域、 ２６は不純物ブロック用酸化膜、 ２７は第２の下層絶縁膜、 ２８Ａ　、２８Ｂ　、２８Ｃはコンタクト窓、２９八は
ドレイン配線、 ２９Ｂはソース配線 ３０は位置合わせマーク表出用開孔、 １２２は残留する第２のポリＳｉ層、 １２９は残留するＡ１合金層 ３ ３６〇−

Claims (1)

1. 【特許請求の範囲】 第１の半導体基板に位置合わせマークを形成する工程、 該位置合わせマークを基準にして該第１の半導体基板上
   に半導体素子を形成する工程、 該位置合わせマークと半導体素子が形成された第１の半
   導体基板上に絶縁膜を介して第２の半導体基板を貼りつ
   ける工程、 該第２の半導体基板及び絶縁膜に該第１の半導体基板上
   の位置合わせマークを表出する開孔を形成する工程、 該開孔内に表出する該位置合わせマークを基準にして該
   第２の半導体基板上に半導体素子を形成する工程、 該開孔内に表出する該位置合わせマークを基準にして該
   第２の半導体基板上の半導体素子と該第１の半導体基板
   上の半導体素子を接続するスルーホールを形成する工程
   、 を含むことを特徴とする半導体装置の製造方法。