JP2507557B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2507557B2 JP63247672A JP24767288A JP2507557B2 JP 2507557 B2 JP2507557 B2 JP 2507557B2 JP 63247672 A JP63247672 A JP 63247672A JP 24767288 A JP24767288 A JP 24767288A JP 2507557 B2 JP2507557 B2 JP 2507557B2
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Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は半導体装置に関し、特に共通基板に形成さ
れた素子を分離するフィールドシールド（Field Shiel
d）分離を用いた半導体装置およびその製造方法に関す
るものである。
［従来の技術］ 従来、半導体素子間の素子分離方法として、たとえば
特開昭62-190869号公報などに示されているLOCOS（Loca
l Oxidation of Silicon）法を使用するのが一般的であ
った。
第６図はこのLOCOS法を用いた素子分離の構造を示す
断面図である。
図において、ｐ型の半導体基板51の主面に活性領域を
規定すべく、所定間隔でもって分離酸化膜52a、52bが形
成されている。活性領域には所定間隔でもってｎ+の不
純物領域54a、54bが形成される。不純物領域54a、54bの
間のチャンネル領域となる半導体基板51の主面上には絶
縁膜を介してゲート電極55が形成される。ゲート電極55
を覆うように半導体基板51の主面全面に層間絶縁膜56が
形成される。層間絶縁膜56上には配線層57が形成され
る。ゲート電極55および不純物領域54a、54bは電界効果
型トランジスタTr.を構成する。
このように分離酸化膜52a、52bはこのトランジスタが
形成される領域を他の活性領域と電気的に分離するめに
形成されるが、その分離酸化膜端部にはLOCOS法にとっ
て特有のバーズビーク53a、53bが形成される。このバー
ズビーク53a、53bによって分離酸化膜は、活性領域に対
してｃ寸法分だけ食い込むことになる。これは、トラン
ジスタのチャンネル幅方向に対して分離酸化膜が形成さ
れている場合、そのチャンネル幅の減少ともとに電界効
果型トランジスタのしきい値が高くなるという狭チャン
ネル効果をもたらす。さらに活性領域への食い込み寸法
ｃのために半導体装置の高集積化に伴う微細な素子分離
の適用にLOCOS法は限界を呈していた。
第７図はこのような背景の下に開発された、素子の微
細化に対応できる素子分離としてのフィールドシールド
分離による構成を示す断面図である。
本図の構成は、特開昭60-47437号公報に示されている
ものである。図において、ｐ型半導体基板101の主面に
所定間隔でもってｎ+の不純物領域104a、104bが各々形
成される。不純物領域104aと不純物領域104bとの間の半
導体基板101のチャンネル領域上には絶縁膜102を介して
ゲート電極106が形成される。ゲート電極106、不純物領
域104a、104bが電界効果型トランジスタTr.を構成する
のは第６図と同様である。不純物領域104aと不純物領域
104bの外側の領域すなわち第６図において分離酸化膜が
形成されていた領域に相当する部分の上方には絶縁膜10
2を介してフィールドシールド電極109a、109bが各々形
成される。フィールドシールド電極109aおよび109bは、
それぞれ可変電源112aおよび112bを介して接地電源113a
および113bに接続されているため、各々負電位に保たれ
ている。ゲート電極106ならびにフィールドシールド電
極109aおよび109bを覆うように層間絶縁膜110が全面に
形成され、その上には配線層111が形成される。
このようにフィールドシールド電極109aおよび109bを
負電位に保つことによって、その下方の半導体基板101
の主面の領域を反転せさないようにして素子間の分離を
行なっている。
第8A図〜第8F図は第７図に示された半導体装置の製造
方法を示す工程断面図である。
以下、図を参照してその製造方法について説明する。
ｐ型の半導体基板101の主面上に所定厚さの酸化膜102
およびポリシリコン層103が順次形成される（第8A図参
照）。
ポリシリコン層103および酸化膜102を写真製版技術を
用いてパターニングし、所定間隔にポリシリコンパター
ン103a、103bおよび106を形成する。パターニングによ
り露出した半導体基板101にｎ型の不純物を注入し、ｎ+
型の不純物領域104aおよび104bを形成する（第8B図参
照）。
次にポリシリコンパターン103aおよび103bを除去（第
8C図参照）し、残存のポリシリコンパターン106を覆う
ように半導体基板全面に酸化膜107を形成する（第8D図
参照）。
続いて酸化膜107上全面にポリシリコン層108を形成
（第8E図参照）して、これを写真製版技術を用いて所定
位置にパターニングし、フィールドシールド電極となる
ポリシリコンパターン109aおよび109bを形成する（第8F
図参照）。
以下、さらに層間絶縁膜および配線層を形成する工程
を経て第７図に示す構造の半導体装置が完成する。
ところが上記製造方法によれば、フィールドシールド
電極109aおよび109bを、ソース／ドレイン領域となる不
純物領域104aおよび104bの形成後にパターニングをして
いる。そのため、フィールドシールド電極を形成するた
めに精度の高いマスク合わせが必要となり、素子の微細
化には必ずしも適しているとは言えなかった。またフィ
ールドシールド電極109aおよび109b下の酸化膜が２度の
工程に分かれて形成されているので、フィールドシール
ド電極を素子分離用トランジスタのゲート電極と考えた
場合、その電界効果型トランジスタとしての信頼性を低
下させる。
ここで、ソース／ドレイン領域となる不純物領域の形
成と自己整合的にフィールドシールド電極を形成する半
導体装置の製造方法が、たとえば特開昭62-162353号公
報に示されている。
第9A図〜第9G図は上記公報に示された製造方法を示す
工程断面図である。
以下図を参照してその製造方法について説明する。
ｐ型の半導体基板201の主面上に所定厚さの酸化膜202
が形成（第9A図参照）され、さらにその上に所定厚さの
ポリシリコン層203が形成される（第9B図参照）。
ポリシリコン層203を写真製版技術を用いてパターニ
ングし、所定間隔のポリシリコンパターン204a、204bお
よび204cを形成する（第9C図参照）。
次に露出した酸化膜202を除去した後熱酸化すること
によって、半導体基板201の主面上には酸化膜205、ポリ
シリコン膜パターン204a、204bおよび204cの上面および
側面に酸化膜206が形成される（第9D図参照）。
酸化膜205および206上全面にポリシリコン層を形成
し、これを写真製版技術を用いてパターニングすること
によって、酸化膜205上にはポリシリコン膜パターン207
aおよび207bが、酸化膜206上にはポリシリコン膜パター
ン208が形成される（第9E図参照）。
次に露出している酸化膜205を介して半導体基板201の
主面にｎ型の不純物を注入し、これを拡散することによ
って、不純物領域209a、209b、209cおよび209dを形成す
る（第9F図参照）。
さらに、ポリシリコン膜パターン207a、207bおよび20
8を覆うように全面に層間絶縁膜210が形成され、ポリシ
リコン膜パターン204aの一部が露出するようなコンタク
トホール211が形成される。コンタクトホール211の内部
を含め、層間絶縁膜210の上に金属層が形成され、これ
をパターニングすることによって金属配線212が形成さ
れる（第9G図参照）。
このように上記の方法では、ソース／ドレイン領域と
なる不純物領域の形成前に、フィールドシールド電極が
既に形成されているので、これらは自己整合的に形成さ
れることになり、精度の高いマスク合わせを必要とせず
素子の高集積化に適している。
［発明が解決しようとする課題］ 第10図は上記の第9A図〜第9G図にて示した製造方法に
よる半導体装置のフィールドシールド電極まわりの構造
を示す断面図であって、第9G図に示された部分の拡大図
である。
図において、ゲート電極となるポリシリコン膜パター
ン207aとソース／ドレイン領域となる不純物領域209aお
よび209bとは電界効果型トランジスタTr.1を構成する。
一方、ゲート電極となるポリシリコン膜パターン207bと
ソース／ドレイン領域となる不純物領域209cおよび290d
とは電界効果型トランジスタTr.2を構成する。ところ
で、トランジスタTr.1の不純物領域209bとトランジスタ
Tr.2の不純物領域209cと、フィールドシールド電極とな
るポリシリコン膜パターン204bとはフィールドトランジ
スタFTr.を構成することになる。したがって、フィール
ドシールド電極204bの電位を所定電位に保つことによっ
て、このトランジスタFTr.を常にオフ状態にしてトラン
ジスタTr.1が属する活性領域と、トランジスタTr.2が属
する活性領域とを分離している。しかしながら、第10図
にても示されているように、フィールドシールド電極20
4bの上方には絶縁膜206を介して配線層となる導電体208
が形成されていることが多い。そのため、フィールドシ
ールド電極204bが第７図にて示したような接続でもって
負電位に常時保たれている場合は問題はないが、この電
位をフローティング状態としている場合に問題を生じ
る。すなわち、フィールドシールド電極204bがフローテ
ィング状態のとき、導電体208に印加された電位によっ
て、これらの間に容量が形成され、フィールドシールド
電極204bの電位が変化する。第10図においてはフィール
ドトランジスタFTr.がＮチャンネルトランジスタである
ので、フィールドシールド電極204bが所定電位以上に上
昇し、不純物領域209cの電位がＶDで不純物領域209bの
電位が接地電源のときこのトランジスタがオンすること
になる。特に、このトランジスタFTr.がオーバラップ型
トランジスタであるためそのしきい値が低いのでその問
題が顕著となる。すなわち、第9F図の状態において、フ
ィールドシールド電極204bの側壁の酸化膜206の厚さ
は、それが熱酸化によって形成されるので薄い。そのた
めフィールドシールド電極204bおよび酸化膜206をマス
クとして不純物が注入されるが、その熱拡散によって形
成される不純物領域209bおよび209cはフィールドシール
ド電極204bの下方に一部入り込む状態、すなわちオーバ
ラップした状態となる（重なり部ａ寸法参照）。したが
って、トランジスタFTr.は通常のオン・オフ動作用の電
界効果型トランジスタと同様の構造であるので、そのし
きい値電圧が低く不用意にオンするおそれがあり、素子
分離用の信頼性を低下していた。
この発明は上記のような課題を解決するためになされ
たもので、フィールドシールド分離であって、その素子
分離性能の高い半導体装置の製造方法を提供することを
目的とする。
［課題を解決するための手段］ この発明に係る半導体装置の製造方法は、共通の半導
体基板に形成された第１の素子と第２の素子とを電気的
に分離する半導体装置の製造方法であって、主面を有す
る第１導電型式の半導体基板を準備する工程と、半導体
基板上に第１の絶縁膜を介して所定形状の第１の導電体
と第１の導電体上に第２の絶縁膜とを形成する工程と、
導電体および第２の絶縁膜を覆うように半導体基板の主
面上に第３の絶縁膜を形成する工程と、第３の絶縁膜を
異方的にエッチング除去して半導体基板の主面を露出さ
せ、第１の導電体および第２の絶縁膜の側壁に側壁絶縁
膜を形成する工程と、第２の絶縁膜および側壁絶縁膜を
マスクとして、露出した半導体基板の主面に第１導電型
式と反対導電型式の第２導電型式の不純物を注入する工
程と、注入された不純物を拡散し、その境界部が第１の
導電体の半導体基板の主面への投影部分と重ならないよ
うな第１の素子に含まれる第１の不純物領域と、第２の
素子に含まれる第２の不純物領域とを形成する工程とを
備えたものである。
［作用］ この発明においては、フィールドトランジスタを構成
する導電体と第１および第２の不純物領域との間にオー
バーラップを生じさせない。
［実施例］ 第１図はこの発明の一実施例によるフィールドシール
ド電極を示す断面構造図である。
図において、ｐ型の半導体基板１の主面上に所定間隔
でもってｎ+型の不純物領域8a、8b、8cおよび8dが形成
される。不純物領域8aおよび8bの間の領域上にはゲート
酸化膜６を介してゲート電極7aが形成され、不純物領域
8aおよび8bとともに電界効果型トランジスタTr.1を構成
する。不純物領域8cおよび8dの間の領域上にはゲート酸
化膜６を介してゲート電極7bが形成され、不純物領域8c
および8dとともに電界効果型トランジスタTr.2を構成す
る。不純物領域8bおよび8cの間の領域であって寸法ｂだ
け内部の領域上方に絶縁膜２を介してフィールドシール
ド電極３が形成される。フィールドシールド電極３は側
壁絶縁膜５を含む層間絶縁膜４によって覆われ、その上
には配線層13が形成される。ゲート電極7aおよび7bと配
線層13とを覆うように層間絶縁膜９が全面に形成され、
さらにその上に配線層10が形成される。フィールドシー
ルド電極３は、負電位接続線11または接地電位接続線12
に接続されている。
このようにフィールドシールド電極３と不純物領域8b
および8cとの間には、第10図にて示したようなオーバラ
ップ部ａはなく寸法ｂだけ離れたオフセット状態となっ
ている。すなわち、フィールドシールド電極３の半導体
基板１の主面への投影部分は、不純物領域8bおよび8cに
重なっていない。
第２図は第１図のフィールドシールド電極まわりの構
成を説明するための拡大図である。
図に示すように、フィールドシールド電極３と不純物
領域8bおよび8cとはフィールドトランジスタFTr.を構成
している。ここでフィールドトランジスタFTr.の電気特
性を説明するためにフィールドシールド電極３に電圧Ｖ
Gが、不純物領域8cに電圧ＶDが、不純物領域8bには接地
電位が接続された状態を想定してみる。
第３図は第２図にて示したフィールドトランジスタの
電流特性を示した図である。
図において横軸にフィールドシールド電極の電圧ＶG
を、縦軸にトランジスタの電流値Ｉをとっている。図中
実線はこの発明の一実施例によるものであり、一点鎖線
は第10図にて示した従来例を示したものである。図に示
すようにしきい値電圧を規定する電流値を一定値Ｉ1と
してとると、この実施例によるフィールドトランジスタ
のしきい値はＶ1となるが、従来例によるしきい値はＶ2
となっている。図から明らかなようにＶ1＞Ｖ2の関係と
なっているので、第10図と比べフィールドシールド電極
３に同じ電極Ｖ3が印加された場合、従来例によるフィ
ールドトランジスタはオンするが、この発明の一実施例
によるフィールドトランジスタはオンしない。
第4A図〜第4E図はこの発明の一実施例によるフィール
ドシールド分離構造の製造方法を示す工程断面図であ
る。
以下、図を参照してその製造方法について説明する。
まずｐ型のシリコン基板よりなる半導体基板１の主面
上に所定厚さの酸化膜２を形成する。酸化膜２上全面に
1500〜2000Å程度の厚さのポリシリコン膜３をLPCVD法
によって形成し、さらにその上に3000Åの厚さの酸化膜
４をたとえばCVD法によって形成する（第4A図参照）。
次に酸化膜４およびポリシリコン膜３を写真製版技術
を用いて所定の大きさにパターニングし、これを覆うよ
うに酸化膜２上全面に高温酸化膜５を3000Å程度の厚さ
で形成する（第4B図参照）。
続いて、RIE（反応性イオンエッチング）法を用い
て、酸化膜５を半導体基板１が露出するまで異方的にエ
ッチングする。これによって、フィールドシールド電極
となるポリシリコン膜パターン３および酸化膜パターン
４の側壁に側壁酸化膜5aが形成される（第4C図参照）。
ここで側壁酸化膜5aの幅（図中左右方向）は、酸化膜
５の形成膜厚およびRIEのエッチング時間等によって制
御することができる。またフィールドシールド電極３の
上の酸化膜４の厚さは第4A図における酸化膜４の形成厚
さに依存するので、側壁酸化膜5aと独立にその厚さを制
御することができる。
次に露出した半導体基板１の主面上および酸化膜４上
全面に酸化膜およびポリシリコン膜を順次堆積し、写真
製版技術を用いてパターニングすることによってトラン
ジスタTr.1のゲート電極となるポリシリコン膜パターン
7a、トランジスタTr.2のゲート電極となるポリシリコン
膜パターン7bおよび配線層となるポリシリコン膜パター
ン13が絶縁膜を介して形成される。露出した半導体基板
１の主面にｎ+の不純物を注入し、これを拡散すること
によって不純物領域8a、8b、8cおよび8dが形成される。
このとき、不純物領域8bおよび8cは、その拡散によって
図中左右方向にも拡散するが、フィールドシールド電極
３の側壁酸化膜5aの幅が厚いため、フィールドシールド
電極３とオーバラップすることはなく、寸法ｂの分だけ
離れたオフセット状態で形成される（第4D図参照）。
最後にゲート電極7aおよび7bと配線層13とを覆うよう
に8000Å程度の厚さのBPSG膜９を全面に堆積させた後、
さらにその上に金属配線10を所望の位置に形成すること
によって第１図にて示した半導体装置が完成する。
なお、上記実施例では、フィールドシールド電極が分
離する素子としてのトランジスタが単一ドレイン構造で
あったがこのトランジスタはLDD（Lightly doped drai
n）であってもよい。
第5A図および第5B図はこの発明の他の実施例による製
造方法を示す工程断面図の一部であって、分離される素
子がLDD構造のトランジスタを示している。
この実施例においては、先の実施例の第4A図〜第4D図
までは同様であり、以降の工程が第5A図および第5B図に
て示されている。
第4D図までの工程が終了した後、ゲート電極7aおよび
7bと配線層13とを覆うように全面に高温酸化膜を形成
し、これを異方的にエッチングすることによって半導体
基板１の主面の一部を露出させる。このエッチングによ
ってゲート電極7aおよび7bの側壁に側壁酸化膜14が残存
する。露出した半導体基板１の主面にｎ型の不純物を注
入するが、この不純物の濃度は先の第4D図において注入
された不純物の濃度より大きいものである。注入された
不純物を拡散することによって高濃度なｎ型の不純物領
域15a、15b、15cおよび15dが形成され、先の不純物領域
8a、8b、8cおよび8dとともにLDD構造が形成される（第
５図Ａ図参照）。
以下同様に所定厚さのBPSG膜９を全面に堆積させ、さ
らにその上に金属配線10を形成することによって、LDD
構造のトランジスタの素子分離を行なうフィールドシー
ルド構造の半導体装置が完成する（第5B図参照）。
なお、上記実施例では、フィールドシールド電極が分
離する素子は電界効果型トランジスタであるが、他の素
子であっても不純物領域を含みフィールドトランジスタ
を構成するものであれば同様に適用でき、同様の効果を
奏することは言うまでもない。
また、上記実施例では、導電型式を特定しているが、
反対導電型式でも同様に適用できる。
また上記実施例では、フィールドシールド電極をポリ
シリコンとしているが、他の導電体を用いても同様の効
果を奏することは言うまでもない。
また、上記実施例では、フィールドシールド電極を負
電位あるいは接地電位に接続しているが、フローティン
グであってもよい。
また、上記実施例では、フィールドシールド電極とそ
の下方領域の両側の不純物領域とをオフセット状態とし
ているが、そのオフセット寸法ｂを最小０とすることも
可能であり、またその場合であっても従来例に比べて分
離性能の向上が期待できる。さらに、上記実施例では、
フィールドシールド電極とその下方領域の両側の不純物
領域とをオフセット状態としているが、両側ではなく片
側の不純物領域とのみオフセット状態としても効果を奏
する。
［発明の効果］ 以上説明したとおり、この発明によれば、フィールド
電極をオフセット型トランジスタとして信頼性高く形成
することができる。
【図面の簡単な説明】
第１図はこの発明の一実施例によるフィールドシールド
電極を含む断面図、第２図は第１図のフィールドトラン
ジスタの電気特性を説明するための図、第３図は第２図
のフィールドトランジスタの電圧／電流特性を示す図、
第4A図ないし第4E図は第１図の半導体装置の製造方法を
示す断面工程図、第5A図および第5B図は、この発明の他
の実施例の製造工程を示す工程断面図、第６図は従来の
LOCOS法による素子分離の構造を示す断面図、第７図は
従来のフィールドシールド電極による分離を示す断面
図、第8A図〜第8F図は第７図の半導体装置の製造方法を
示す工程断面図、第9A図〜第9G図は他の従来例であるフ
ィールドシールド分離構造を有する半導体装置の製造工
程図、第10図は第9G図に示されたフィールドシールド電
極まわりの電気特性を示すための断面図である。 図において、１は半導体基板、２は絶縁膜、３はフィー
ルドシールド電極、５は側壁絶縁膜、６はゲート酸化
膜、7a,7bはゲート電極、8a〜8dは不純物領域である。 なお、各図中、同一符号は同一または相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 小崎 浩司 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (72)発明者 田中 義典 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭57−201048（ＪＰ，Ａ) 特開 昭57−36842（ＪＰ，Ａ) 特開 昭57−56950（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】共通の半導体基板に形成された第１の素子
    と第２の素子とを電気的に分離する半導体装置の製造方
    法であって、 主面を有する第１導電型式の半導体基板を準備する工程
    と、 前記半導体基板上に第１の絶縁膜を介して所定形状の第
    １の導電体と、前記第１の導電体上に第２の絶縁膜とを
    形成する工程と、 前記導電体および前記第２の絶縁膜を覆うように前記半
    導体基板の主面上に第３の絶縁膜を形成する工程と、 前記第３の絶縁膜を異方的にエッチング除去して前記半
    導体基板の主面を露出させ、第１の導電体および前記第
    ２の絶縁膜の側壁に側壁絶縁膜を形成する工程と、 前記第２の絶縁膜および前記側壁絶縁膜をマスクとし
    て、露出した前記半導体基板の主面に前記第１導電型式
    と反対導電型式の第２導電型式の不純物を注入する工程
    と、 注入された不純物を拡散し、その境界部が前記第１の導
    電体の前記半導体基板の主面への投影部分と重ならない
    ような前記第１の素子に含まれる第１の不純物領域と前
    記第２の素子に含まれる第２の不純物領域とを形成する
    工程とを備えた、半導体装置の製造方法。
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