JP2023541206A - クロックソース回路、ケース、及びマルチケースカスケードシステム - Google Patents

クロックソース回路、ケース、及びマルチケースカスケードシステム Download PDF

Info

Publication number
JP2023541206A
JP2023541206A JP2023517327A JP2023517327A JP2023541206A JP 2023541206 A JP2023541206 A JP 2023541206A JP 2023517327 A JP2023517327 A JP 2023517327A JP 2023517327 A JP2023517327 A JP 2023517327A JP 2023541206 A JP2023541206 A JP 2023541206A
Authority
JP
Japan
Prior art keywords
reference signal
clock
generation circuit
case
slot
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2023517327A
Other languages
English (en)
Other versions
JP7472402B2 (ja
Inventor
江雄 倪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Suzhou HYC Technology Co Ltd
Original Assignee
Suzhou HYC Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Suzhou HYC Technology Co Ltd filed Critical Suzhou HYC Technology Co Ltd
Publication of JP2023541206A publication Critical patent/JP2023541206A/ja
Application granted granted Critical
Publication of JP7472402B2 publication Critical patent/JP7472402B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/06—Clock generators producing several clock signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/16—Constructional details or arrangements
    • G06F1/18—Packaging or power distribution
    • G06F1/183—Internal mounting support structures, e.g. for printed circuit boards, internal connecting means
    • G06F1/186—Securing of expansion boards in correspondence to slots provided at the computer enclosure
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/083—Details of the phase-locked loop the reference signal being additionally directly applied to the generator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Human Computer Interaction (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

クロックソース回路（１０）、ケース（２０）、及びマルチケースカスケードシステム（３０）を提供する。該クロックソース回路（１０）は、基準信号生成回路（１１０）と、クロック信号生成回路（１２０）と、プログラマブルゲートアレイ（１３０）と、同期信号生成回路（１４０）とを含む。該クロックソース回路（１０）が動作している時、スロット（２２）に対して第１基準信号、第２基準信号、第１クロック信号、第１トリガ信号、及び同期信号を提供して、クロックソースボードの機能を実現することが可能である。該クロックソース回路（１０）は、回路の形式によってクロックソースボードの機能を実現することができ、クロックソースボードが占有する空間を節約することで、ケース（２０）の集積化を向上させることができる。【選択図】図１

Description

本願は、クロック回路の技術分野に関し、特にクロックソース回路、ケース、及びマルチケースカスケードシステムに関する。
ＰＸＩｅケースとは、ｐｃｉｅ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ ｅｘｐｒｅｓｓ，高速シリアルコンピュータ拡張バス規格）通信方式により拡張計測を行うケースである。ＰＸＩｅケースは、一般的に、複数のスロットとバックプレーンを有し、バックプレーンを介して各スロット間の電気的接続を実現している。
従来技術において、ＰＸＩｅケースは、一般的に、システムタイミングスロットを備える。システムタイミングスロットは、クロックソースボードが挿入されるために用いられる。クロックソースボードは、ＰＸＩｅケースの他のスロットにクロック信号を提供する。
本発明者らは、従来技術を実現する過程において、クロックソースボードの占有空間が大きく、ＰＸＩｅケースの集積化に不利であることを見出した。
このことに鑑みて、従来技術におけるクロックソースボードの占有空間が大きく、ＰＸＩｅケースの集積化に不利であるという問題に対して、クロックソース回路、ケース、及びマルチケースカスケードシステムを提供する必要がある。
ケースのスロットに接続するために用いられるクロックソース回路であって、
前記スロットに接続され、第１基準信号及び第２基準信号を生成して前記スロットに伝達するための基準信号生成回路と、
前記基準信号生成回路と前記スロットとの間に接続され、前記第１基準信号及び前記第２基準信号を取得して、第１クロック信号を生成して前記スロットに伝達するためのクロック信号生成回路と、
前記基準信号生成回路及び前記クロック信号生成回路に接続され、さらに前記スロットに接続され、前記第１基準信号、前記第２基準信号、及び前記第１クロック信号を取得して、前記スロットに伝達される第１トリガ信号、及びソース同期信号を生成するためのプログラマブルゲートアレイと、
前記プログラマブルゲートアレイと前記スロットとの間に接続され、前記ソース同期信号を取得し、同期信号を生成して前記スロットに伝達するための同期信号生成回路と、を含む。
一実施例において、前記基準信号生成回路は、
第１パルス信号を出力するための定温水晶振動子と、
前記定温水晶振動子に接続され、前記第１パルス信号を取得して、前記第１基準信号および前記第２基準信号を生成するための第１クロック発生器と、を含む。
一実施例において、前記クロックソース回路は、
入力端が第１ケーブルを介して前記基準信号生成回路に接続され、出力端が前記スロット及び前記クロック信号生成回路に接続され、前記第１基準信号を取得して、前記第１基準信号に対するジッタ除去、同期化、及び拡張を行うための第１クロックチップと、
入力端が第２ケーブルを介して前記基準信号生成回路に接続され、出力端が前記スロット及び前記クロック信号生成回路に接続され、前記第２基準信号を取得して、前記第２基準信号に対するジッタ除去、同期化、及び拡張を行うための第２クロックチップと、を更に含む。
一実施例において、前記第１ケーブルと前記第２ケーブルとは長さが同じである。
一実施例において、前記クロック信号生成回路は、
前記基準信号生成回路と前記スロットとの間に接続され、前記第１基準信号及び前記第２基準信号を取得して、第１クロック信号を生成して前記スロットに伝達するための第２クロック発生器と、
前記第２クロック発生器に接続され、前記第２クロック発生器に第２パルス信号を出力するための電圧制御発振器と、を含む。
一実施例において、前記第１基準信号と前記基準信号とは位相が同じである。
一実施例において、前記ケースは、いくつかのスロットを有し、前記第１基準信号および前記第２基準信号は、前記基準信号生成回路からいずれかの前記スロットまでの伝送距離が等しい。
ケースであって、
いくつかのスロットと、
いくつかの前記スロットに接続される、上記の実施例のいずれかに記載のクロックソース回路と、を含む。
マルチケースカスケードシステムであって、上記の実施例に記載のケースを複数含み、複数の前記ケースは、１つのマスターケースといくつかのスレーブケースを備え、
前記マスターケースと前記スレーブケースとは、前記マスターケースの基準信号生成回路を共用する。
一実施例において、前記クロックソース回路は、入力端が第１ケーブルを介して前記基準信号生成回路に接続され、出力端が前記スロット及び前記クロック信号生成回路に接続され、前記第１基準信号を取得して、前記第１基準信号に対するジッタ除去、同期化、及び拡張を行うための第１クロックチップと、入力端が第２ケーブルを介して前記基準信号生成回路に接続され、出力端が前記スロット及び前記クロック信号生成回路に接続され、前記第２基準信号を取得して、前記第２基準信号に対するジッタ除去、同期化、及び拡張を行うための第２クロックチップと、を含み、
前記マスターケースの基準信号生成回路は、いずれかの前記ケースの前記第１クロックチップに接続されて、前記第１基準信号を出力し、
前記マスターケースの基準信号生成回路は、いずれかの前記ケースの前記第２クロックチップに接続されて、前記第２基準信号を出力し、
前記マスターケースの基準信号生成回路といずれかの前記第１クロックチップとの間の電気的接続距離と、前記マスターケースの基準信号生成回路といずれかの前記第２クロックチップとの間の電気的接続距離とは等しい。
一実施例において、前記マルチケースカスケードシステムは、第１同期バッファおよび第２同期バッファをさらに含み、前記第１同期バッファおよび前記第２同期バッファは、前記マスターケースの前記プログラマブルゲートアレイにそれぞれ接続され、
前記第１同期バッファは、前記マスターケースのプログラマブルゲートアレイが前記第１同期バッファを介していずれかの前記第１クロックチップを配置するように、いずれかの前記第１クロックチップにそれぞれ接続され、
前記第２同期バッファは、前記マスターケースのプログラマブルゲートアレイが前記第２同期バッファを介していずれかの前記第２クロックチップを配置するように、いずれかの前記第２クロックチップにそれぞれ接続される。
上記のクロックソース回路は、ケースのスロットに接続され、基準信号生成回路と、クロック信号生成回路と、プログラマブルゲートアレイと、同期信号生成回路とを含む。該クロックソース回路が動作している時、基準信号生成回路は、第１基準信号および第２基準信号を生成し、スロットおよびクロック信号生成回路に伝達することができる。クロック信号生成回路は、第１基準信号及び第２基準信号に基づいて第１クロック信号を生成してスロットに伝達することができる。プログラマブルゲートアレイは、第１基準信号、第２基準信号、および第１クロック信号を取得して、第１トリガ信号およびソース同期信号を生成し、第１トリガ信号をスロットに伝達することができる。同期信号生成回路は、ソース同期信号を取得し、同期信号を生成してスロットに伝達することができる。これにより、該クロックソース回路は、スロットに対して第１基準信号、第２基準信号、第１クロック信号、第１トリガ信号、及び同期信号を提供して、クロックソースボードの機能を実現することが可能である。該クロックソース回路は、回路の形式によってクロックソースボードの機能を実現することができ、クロックソースボードが占有する空間を節約することで、ケースの集積化を向上させることができる。
本願の実施例または従来技術における技術案をより明確に説明するために、本願の実施例または従来技術に使用される図面を簡単に説明する。添付の図面が本願の一部の実施例に過ぎず、当業者にとって発明的な努力を費やせず、これらの図面から他の図面を得ることが可能であることは明らかである。
本願の一実施例におけるクロックソース回路の概略構造図である。 本願の別の実施例におけるクロックソース回路の概略構造図である。 本願のさらに別の実施例におけるクロックソース回路の概略構造図である。 本願の一実施例におけるケースの回路構成の概略図である。 本願の一実施例におけるマルチケースカスケードシステムの接続関係概略図である。 本願の別の実施例におけるマルチケースカスケードシステムの接続関係概略図である。
本願の上記目的、特徴、及び利点がより明確に理解されるように、以下は図面を参照しながら本願の具体的な実施形態について詳細に説明する。本願が十分に理解されるように、多くの具体的な詳細が以下の説明で説明されている。しかし、本願は、本明細書に記載された以外の多くの態様で実施することができ、当業者は、本願の思想から逸脱することなく類似な改良を行うことができ、したがって、本願は、以下に開示される具体的な実施例に限定されない。
本明細書では、例えば「第１」、「第２」などの部品に付けられる番号自体は、説明している対象物を区別するためにのみ使用され、いかなる順序または技術的な意味も有しない。本願に言及される「接続」、「結合」とは、特に断らない限り、直接および間接の両方の接続（結合）を含む。本願の説明において、理解すべきものとして、用語である「上」、「下」、「前」、「後」、「左」、「右」、「鉛直」、「水平」、「頂」、「底」、「内」、「外」、「時計回り」、「反時計回り」などに指示される方位又は位置関係は、図面に基づいて示されるものであり、本願を説明しやすいようにして説明を簡略化するためのものだけであり、言及される装置又は要素が特定の方位を有し、特定の方位で構造され操作されなければならないことを意味又は示唆するものではないので、本願を限定するものと解釈されるべきではない。
本願において、別途明確な規定及び限定がない限り、第１特徴が第２特徴の「上」又は「下」にあることは、第１特徴と第２特徴とが直接に接触してもよいし、第１特徴と第２特徴が中間媒体を介して間接的に接触してもよい。また、第１特徴が第２特徴の「上」、「上方」、及び「上面」にあることは、第１特徴が第２特徴の真上又は斜め上にあるか、あるいは第１特徴の水平高さが第２特徴よりも大きいことを示すだけであってもよい。第１特徴が第２特徴の「下」、「下方」、及び「下面」にあることは、第１特徴が第２特徴の直下又は斜め下にあるか、あるいは第１特徴の水平高さが第２特徴よりも小さいことを示すだけであってもよい。
本願は、クロックソース回路、及び該クロックソース回路を含むケースとマルチケースカスケードシステムを提供する。該クロックソース回路は、回路の形式によってクロックソースボードの機能を実現することができ、クロックソースボードが占有する空間を節約することで、ケースの集積化を向上させることができる。本願の各実施例では、２つの電子デバイスまたは／および回路の間の接続は、いずれも電気的接続を指す。ここでの電気的接続とは、接続によって、２つの電子デバイスまたは／および回路の間で電気信号の伝送を可能にすることを意味する。
一実施例において、本願は、図１に示すように、ケース２０のスロット２２に接続することにより、ケース２０のスロット２２に複数種類のクロック信号を供給するクロックソース回路１０を提供する。該クロックソース回路１０は、基準信号生成回路１１０と、クロック信号生成回路１２０と、プログラマブルゲートアレイ１３０と、同期信号生成回路１４０とを含む。
基準信号生成回路１１０は、第１基準信号及び第２基準信号を生成するために用いられる。基準信号生成回路１１０は、スロット２２に接続されることで、生成された第１基準信号及び第２基準信号をスロット２２に伝達することができる。第１基準信号および第２基準信号は、基準クロックを提供するためのクロック信号の１つである。本願の実施例では、第１基準信号および第２基準信号は、異なる周波数のパルス信号であってもよい。例えば、第１基準信号の周波数は１０ＭＨｚであり、第２基準信号の周波数は１００ＭＨｚであってもよい。
クロック信号生成回路１２０は、基準信号生成回路１１０とスロット２２との間に接続されている。言い換えれば、クロック信号生成回路１２０は、入力端が基準信号生成回路１１０に接続されることで、基準信号生成回路１１０で生成された第１基準信号及び第２基準信号を取得することができる。クロック信号生成回路１２０は、第１基準信号及び第２基準信号に基づいて第１クロック信号を生成するために用いられる。第１クロック信号は、正確な計時に使用されて、高速に切り替えられるＬＶＰＥＣＬ（Ｌｏｗ Ｖｏｌｔａｇｅ ＰｏｓｉＴＩｖｅ Ｅｍｉｔｔｅｒ－Ｃｏｕｐｌｅ Ｌｏｇｉｃ，低電圧正エミッタ結合論理）を提供することが可能である。クロック信号生成回路１２０は、出力端がスロット２２に接続されることで、第１クロック信号をスロット２２に出力する。
プログラマブルゲートアレイ１３０（ＦＰＧＡ：Ｆｉｅｌｄ－Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）は、基準信号生成回路１１０に接続されることで、基準信号生成回路１１０で生成された第１基準信号及び第２基準信号を取得する。プログラマブルゲートアレイ１３０は更に、クロック信号生成回路１２０に接続されることで、クロック信号生成回路１２０で生成された第１クロック信号を取得する。プログラマブルゲートアレイ１３０は、第１基準信号、第２基準信号、および第１クロック信号を取得した後、第１基準信号、第２基準信号、および第１クロック信号に基づいて、第１トリガ信号およびソース同期信号を生成することができる。ここで、第１トリガ信号は、プログラマブルゲートアレイ１３０からスロット２２への情報伝達およびトリガを可能にするためのものである。例えば、図１に示す実施例では、プログラマブルゲートアレイ１３０は、スロット２２と対話する必要がある場合、スロット２２に第１トリガ信号を送信することができる。スロット２２が第１トリガ信号を取得した後、プログラマブルゲートアレイ１３０に第２トリガ信号を送信することができる。すなわち、第２トリガ信号は、第１トリガ信号のフィードバック信号である。プログラマブルゲートアレイ１３０は更に、スロット２２に接続されることで、生成された第１トリガ信号をスロット２２に出力し、スロット２２によってフィードバックされた第２トリガ信号を取得する。
同期信号生成回路１４０は、プログラマブルゲートアレイ１３０とスロット２２との間に接続されている。言い換えれば、同期信号生成回路１４０は、入力端がプログラマブルゲートアレイ１３０に接続されることで、プログラマブルゲートアレイ１３０により生成されて出力されたソース同期信号を取得することができる。同期信号生成回路１４０は、ソース同期信号を取得した後、ソース同期信号に基づいて同期信号を生成することができる。同期信号生成回路１４０は、出力端がスロット２２に接続されることで、生成された同期信号をスロット２２に出力する。同期信号によって、第１基準信号と第２基準信号との位相関係が定義され得る。本願の実施例では、同期信号生成回路１４０は、ＡＤＣＬＫ９５４型式のクロック分配器であってもよい。
本願のクロックソース回路１０が動作している時、基準信号生成回路１１０は、第１基準信号および第２基準信号を生成して、スロット２２およびクロック信号生成回路１２０に伝達することができる。クロック信号生成回路１２０は、第１基準信号及び第２基準信号に基づいて第１クロック信号を生成してスロット２２に伝達することができる。プログラマブルゲートアレイ１３０は、第１基準信号、第２基準信号、および第１クロック信号を取得して、第１トリガ信号およびソース同期信号を生成し、第１トリガ信号をスロット２２に伝達することができる。同期信号生成回路１４０は、ソース同期信号を取得し、同期信号を生成してスロット２２に伝達することができる。これにより、該クロックソース回路１０では、スロット２２に対して第１基準信号、第２基準信号、第１クロック信号、第１トリガ信号、及び同期信号を提供し、そしてスロット２２が第１トリガ信号に基づいてフィードバックした第２トリガ信号を取得し、クロックソースボードの機能を実現することが可能である。該クロックソース回路１０は、回路の形式によってクロックソースボードの機能を実現することができ、クロックソースボードが占有する空間を節約することで、ケース２０の集積化を向上させることができる。
なお、上記の実施例では、理解を容易にするために、スロット２２を導入して、本願のクロックソース回路１０の接続方式及び動作手順を説明した。しかし、実際の応用において、本願のクロックソース回路１０は、ケース２０のスロット２２を含まなくてもよい。言い換えれば、スロット２２は、本願のクロックソース回路１０の環境要素であり、導入されるか否かは、本願のクロックソース回路１０の保護範囲に対する制限として理解されるべきではない。
一実施例において、図２に示すように、本願のクロックソース回路１０では、基準信号生成回路１１０は、定温水晶振動子１１２および第１クロック発生器１１４を含んでよい。
具体的には、定温水晶振動子１１２（ＯＣＸＯ：Ｏｖｅｎ Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）は即ち、安定した第１パルス信号を出力するための定温水晶発振器である。該第１パルス信号は、第１クロック発生器１１４に基準を提供するためのものである。
第１クロック発生器１１４は、定温水晶振動子１１２に接続され、第１パルス信号を取得して第１基準信号および第２基準信号を生成するために用いられる。第１クロック発生器１１４は、内部に２つの位相ロックループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が備えられてよい。２つの位相ロックループを備える第１クロック発生器１１４は、第１パルス信号に基づいて、同じ位相の第１基準信号および第２基準信号を生成することができる。本願の実施例では、第１クロック発生器１１４は、ＬＭＫ０３３１８型式の低雑音クロック発生器であってもよい。第１基準信号は、第１パルス信号と周波数が同じである。第２基準信号は、差動信号であってもよい。例えば、定温水晶振動子１１２は、第１クロック発生器１１４に周波数１０ＭＨｚの第１パルス信号を出力することができる。第１クロック発生器１１４によって生成される第１基準信号の周波数は１０ＭＨｚであり、第１クロック発生器１１４によって生成される第２基準信号の周波数は１００ＭＨｚである。第１基準信号は、良好な互換性を有する。第２基準信号は高周波基準クロック信号であり、ジッタが小さく、安定度と精度が高い。定温水晶振動子１１２から第１クロック発生器１１４に第１パルス信号が出力されることにより、第１クロック発生器１１４の出力周波数をより正確にして安定させることができる。
一実施例において、依然として図２に示すように、本願のクロックソース回路１０は、第１クロックチップ１５０および第２クロックチップ１６０をさらに含んでよい。
具体的には、第１クロックチップ１５０は、基準信号生成回路１１０とスロット２２との間に接続され、且つ基準信号生成回路１１０とクロック信号生成回路１２０との間に接続され、基準信号生成回路１１０で生成された第１基準信号に対するジッタ除去、同期化、及び拡張に用いられてもよい。ここで、第１基準信号の拡張とは、１つの第１基準信号を基にして、コピーして位相及び周波数等が全て同一である複数の第１基準信号を得ることをいう。基準信号生成回路１１０によって第１基準信号が生成されると、第１基準信号が第１クロックチップ１５０を介して複数の第１基準信号に拡張され、スロット２２及びクロック信号生成回路１２０に出力される。
第２クロックチップ１６０も、基準信号生成回路１１０とスロット２２との間に接続され、且つ基準信号生成回路１１０とクロック信号生成回路１２０との間に接続され、基準信号生成回路１１０で生成された第２基準信号に対するジッタ除去、同期化、及び拡張に用いられる。ここで、第２基準信号の拡張とは、１つの第２基準信号を基にして、コピーして位相及び周波数等が全て同一である複数の第２基準信号を得ることをいう。基準信号生成回路１１０によって第２基準信号が生成されると、第２基準信号が第２クロックチップ１６０を介して複数の第２基準信号に拡張され、スロット２２及びクロック信号生成回路１２０に出力される。
より具体的には、第１クロックチップ１５０の入力端は、第１ケーブル１５２を介して基準信号生成回路１１０に接続されてよく、すなわち、第１クロックチップ１５０の入力端は、第１ケーブル１５２を介して第１クロック発生器１１４に接続されてよい。第１クロックチップ１５０の出力端は、スロット２２及びクロック信号生成回路１２０に接続されてよい。第２クロックチップ１６０の入力端は、第２ケーブル１６２を介して基準信号生成回路１１０に接続されてよく、すなわち、第２クロックチップ１６０の入力端は、第２ケーブル１６２を介して第１クロック発生器１１４に接続されてよい。第２クロックチップ１６０の出力端は、スロット２２及びクロック信号生成回路１２０に接続されてよい。本願の実施例では、第１ケーブル１５２と第２ケーブル１６２は、同じ長さの同軸ケーブルであってもよい。第１ケーブル１５２と第２ケーブル１６２を同じ長さとすることにより、第１基準信号と第２基準信号とにおいて、伝送中に遅延がないことを保証できる。本願の実施例では、第１クロックチップ１５０および第２クロックチップ１６０は、クロック信号に対するジッタ除去、同期化、および拡張の機能を有するＬＭＫ０４８０８型式のクロックチップであってもよい。
理解すべきものとして、図２に示す実施例では、プログラマブルゲートアレイ１３０と、基準信号生成回路１１０およびクロック信号生成回路１２０との間の接続関係は示されていない。本願の実施例の説明によれば、第１クロックチップ１５０は、基準信号生成回路１１０とプログラマブルゲートアレイ１３０との間に接続されてもよい。言い換えれば、第１クロックチップ１５０の入力端は、第１ケーブル１５２を介して基準信号生成回路１１０に接続され、すなわち、第１ケーブル１５２を介して第１クロック発生器１１４に接続される。第１クロックチップ１５０の出力端がプログラマブルゲートアレイ１３０に接続されることで、プログラマブルゲートアレイ１３０によって取得された第１基準信号は、すでにジッタ除去及び同期化がなされたものになる。同様に、第２クロックチップ１６０も、基準信号生成回路１１０とプログラマブルゲートアレイ１３０との間に接続される。言い換えれば、第２クロックチップ１６０の入力端は、第２ケーブル１６２を介して基準信号生成回路１１０に接続され、すなわち、第２ケーブル１６２を介して第１クロック発生器１１４に接続される。第２クロックチップ１６０の出力端がプログラマブルゲートアレイ１３０に接続されることで、プログラマブルゲートアレイ１３０によって取得された第２基準信号は、すでにジッタ除去及び同期化がなされたものになる。
一実施例において、依然として図２に示すように、本願のクロックソース回路１０のクロック信号生成回路１２０は、第２クロック発生器１２２及び電圧制御発振器１２４を含む。
具体的には、電圧制御発振器１２４（ＶＣＸＯ：Ｖｏｌｔａｇｅ－Ｃｏｎｔｒｏｌｌｅｄ Ｃｒｙｓｔａｌ Ｏｓｃｉｌｌａｔｏｒ）は、電圧によって水晶振動子の出力周波数を制御する水晶発振器である。本願の実施例では、電圧制御発振器１２４は、第２パルス信号を出力するために用いられる。電圧制御発振器１２４は、第２クロック発生器１２２に接続されることで、第２パルス信号を第２クロック発生器１２２に出力してもよい。該第２パルス信号は、第２クロック発生器１２２に基準を提供するためのものである。
第２クロック発生器１２２は、第２パルス信号を取得するように電圧制御発振器１２４に接続される。また、第２クロック発生器１２２は、基準信号生成回路１１０とスロット２２との間に接続されることで、第１基準信号及び第２基準信号を取得する。第２クロック発生器１２２は、第１基準信号、第２基準信号、及び第２パルス信号に基づいて第１クロック信号を生成してスロット２２に出力することができる。本願の実施例では、第２クロック発生器１２２は、ＨＭＣ７０４４型式のクロック発生器であってもよい。図２に示されていない実施例では、第２クロック発生器１２２は、本願の説明に従って、プログラマブルゲートアレイ１３０に接続されることで、第１クロック信号をプログラマブルゲートアレイ１３０に出力してもよい。第１クロック信号は、正確な計時に使用されて、高速に切り替えられるＬＶＰＥＣＬを提供することが可能である。
一実施例では、本願のクロックソース回路１０が適用されるケース２０は、いくつかのスロット２２を有してもよい。ここで、いくつかとは、１つ以上の整数を意味する。本願の実施例では、ケース２０がいくつかのスロット２２を有する場合、第１基準信号及び第２基準信号は、基準信号生成回路１１０からいずれかのスロット２２までの伝送距離が等しい。
具体的には、ケース２０がいくつかのスロット２２を有する場合、第１基準信号は、基準信号生成回路１１０から各々のスロット２２に伝送される必要がある。第２基準信号も、基準信号生成回路１１０から各々のスロット２２に伝送される必要がある。本願の実施例では、第１基準信号の、基準信号生成回路１１０から各々のスロット２２までの伝送距離が等しく、且つ第２基準信号の基準信号生成回路１１０から各々のスロット２２までの伝送距離と等しい。
一実施例において、図３に示すように、本願のクロックソース回路１０では、プログラマブルゲートアレイ１３０とスロット２２との間で第３トリガ信号によっても対話する。
具体的には、本願の実施例では、プログラマブルゲートアレイ１３０とスロット２２との間で第３トリガ信号による対話のみが選択される場合、第１基準信号、第２基準信号、および第１クロック信号は、スロット２２に出力されなくなる。この時、第１基準信号は、基準信号生成回路１１０によって生成されてから、第１クロックチップ１５０によって拡張され、第２クロック発生器１２２及びプログラマブルゲートアレイ１３０に出力される。第２基準信号は、基準信号生成回路１１０によって生成されてから、第２クロックチップ１６０によって拡張され、第２クロック発生器１２２及びプログラマブルゲートアレイ１３０に出力される。第２クロック発生器１２２は、第１基準信号、第２基準信号、及び第２パルス信号に基づいて第１クロック信号を生成してプログラマブルゲートアレイ１３０に出力することができる。プログラマブルゲートアレイ１３０は、第１基準信号、第２基準信号、及び第１クロック信号に基づいて上り信号を生成して、スロット２２に出力する。スロット２２は、上り信号を取得してから、下り信号を生成して、プログラマブルゲートアレイ１３０にフィードバックする。図３に示す実施例では、該上り信号および下り信号は、合わせて第３トリガ信号として表記されている。第３トリガ信号でも、ある程度でプログラマブルゲートアレイ１３０とスロット２２との間の対話を実現できる。プログラマブルゲートアレイ１３０とスロット２２との間の対話は、第３トリガ信号よりも、第１トリガ信号および第２トリガ信号によって行った方が、対話が高速で安定性も高い。
なお、本願のクロックソース回路１０が動作している時、プログラマブルゲートアレイ１３０とスロット２２との間の対話は、第１トリガ信号および第２トリガ信号のみによって行うことができる。一方、プログラマブルゲートアレイ１３０とスロット２２との間の対話は、第３トリガ信号のみによって行ってもよい。さらに、プログラマブルゲートアレイ１３０とスロット２２との間の対話は、第１トリガ信号および第２トリガ信号の他に、第３トリガ信号によっても行ってもよい。
以下は、図３を参照して、具体的な実施例から本願のクロックソース回路１０の動作過程を説明する。
本願のクロックソース回路１０が動作している時、定温水晶振動子１１２は、１０ＭＨｚの第１パルス信号を安定して出力することで、第１クロック発生器１１４に基準を提供し、第１クロック発生器１１４の出力周波数をより正確にして安定させることができる。第１クロック発生器１１４は、２つの位相ロックループを備えるＬＭＫ０３３１８型式のクロック発生器であってもよい。２つの位相ロックループによっては、第１クロック発生器１１４の出力信号の位相を入力信号の位相と同じにすることができる。第１クロック発生器１１４は、周波数１０ＭＨｚの第１基準信号と周波数１００ＭＨｚの第２基準信号を同時に出力する。ここで、第２基準信号は差動信号であり、これにより、クロックソース回路１０のノイズ耐性を高めることができる。
第１基準信号は、第１ケーブル１５２を介して第１クロックチップ１５０に伝達される。第２基準信号は、第２ケーブル１６２を介して第２クロックチップ１６０に伝達される。第１ケーブル１５２と第２ケーブル１６２とは同じ長さの同軸ケーブルであり、これにより、第１基準信号と第２基準信号とにおいて伝送の遅延がないことを保証できる。第１クロックチップ１５０及び第２クロックチップ１６０は、ＬＭＫ０４８０８型式のクロックチップであってもよい。
ケース２０は、いくつかのスロット２２を有してもよい。第１クロックチップ１５０は、第１基準信号を取得した後、第１基準信号に対して位相調整を行うことにより、ジッタを除去する。第１クロックチップ１５０は、それと同時に、第１基準信号に対して同期化及び拡張を行うことにより、第１基準信号をいくつかに分割して、それぞれケース２０のいくつかのスロット２２、第２クロック発生器１２２、およびプログラマブルゲートアレイ１３０に伝達することもできる。第２クロックチップ１６０は、第２基準信号を取得した後、第２基準信号に対して位相調整を行うことにより、ジッタを除去する。第２クロックチップ１６０は、それと同時に、第２基準信号に対して同期化及び拡張を行うことにより、第２基準信号をいくつかに分割して、それぞれケース２０のいくつかのスロット２２、第２クロック発生器１２２、およびプログラマブルゲートアレイ１３０に伝達することもできる。
各スロット２２に伝達される第１基準信号及び第２基準信号は、基準クロックを提供するために使用される。ここで、第１基準信号は、周波数１０ＭＨｚの低ジッタ基準信号である。本願の実施例では、第１クロックチップ１５０からいずれかのスロット２２までの配線長さは等しく、これにより、各々のスロット２２に受信される第１基準信号の位相が等しいことは保証される。低周波数の第１基準信号は、良好な互換性を有する。第２基準信号は、周波数１００ＭＨｚの高周波基準クロックである。第２基準信号の位相と、第１基準信号の位相とは精度よく揃えられている。第２基準信号は、第１基準信号よりもジッタが新しい。同様に、第２クロックチップ１６０からいずれかのスロット２２までの配線長さは等しく、これにより、各々のスロット２２に受信される第２基準信号の位相が等しいことは保証される。
第２クロック発生器１２２は、第１基準信号、第２基準信号、及び電圧制御発振器１２４からの第２パルス信号をそれぞれ受信し、第１クロック信号を生成してケース２０の各スロット２２に伝達する。第１クロック信号は、正確な計時に使用されて、高速に切り替えられるＬＶＰＥＣＬを提供する。第１クロック信号は、プログラマブルゲートアレイ１３０にも伝達される。第２クロック発生器１２２は、ＨＭＣ７０４４型式のクロック発生器であってもよい。
プログラマブルゲートアレイ１３０は、第１基準信号、第２基準信号、および第１クロック信号を取得した後、高速で高品質のトリガ信号、すなわち第１トリガ信号を生成する。プログラマブルゲートアレイ１３０は、第１トリガ信号をケース２０の各スロット２２に伝達する。スロット２２は、第１トリガ信号を受信すると、第２トリガ信号をプログラマブルゲートアレイ１３０にフィードバックし、これにより、スロット２２とプログラマブルゲートアレイ１３０との間の対話が実現される。
プログラマブルゲートアレイ１３０は、第１基準信号、第２基準信号、および第１クロック信号を取得した後、さらにソース同期信号を生成する。プログラマブルゲートアレイ１３０は、ソース同期信号を同期信号生成回路１４０に伝達する。同期信号生成回路１４０は、ソース同期信号を同期信号に変換し、各スロット２２に伝達することができる。同期信号によって、第１基準信号と第２基準信号との位相関係が定義され得る。同期信号生成回路１４０は、ＡＤＣＬＫ９５４型式のクロック分配器であってもよい。
一実施例において、本願は、図４に示すように、いくつかのスロット２２及び上記のいずれか一つの実施例によるクロックソース回路１０を含むケース２０をさらに提供する。
具体的には、クロックソース回路１０は、スロット２２に接続される。クロックソース回路１０は、基準信号生成回路１１０と、クロック信号生成回路１２０と、プログラマブルゲートアレイ１３０と、同期信号生成回路１４０とを含んでよい。基準信号生成回路１１０は、スロット２２に接続されることで、第１基準信号及び第２基準信号を生成してスロット２２に伝達する。クロック信号生成回路１２０は、基準信号生成回路１１０とスロット２２との間に接続され、第１基準信号及び第２基準信号を取得し、第１クロック信号を生成してスロット２２に伝達するために用いられる。プログラマブルゲートアレイ１３０は、基準信号生成回路１１０及びクロック信号生成回路１２０と接続される。プログラマブルゲートアレイ１３０はさらにスロット２２に接続されることにより、第１基準信号、第２基準信号、および第１クロック信号を取得して、第１トリガ信号およびソース同期信号を生成し、第１トリガ信号をスロット２２に伝達する。同期信号生成回路１４０は、プログラマブルゲートアレイ１３０とスロット２２との間に接続されることにより、ソース同期信号を取得し、同期信号を生成してスロット２２に伝達する。
一実施例において、本願はさらに、マルチケースカスケードシステム３０を提供する。該マルチケースカスケードシステム３０は、上述の実施例のようなケース２０を複数含む。ここで、複数とは、２つ以上の整数を意味する。複数のケース２０は、１つのマスターケース３２と、複数のスレーブケース３４とを含む。ここで、いくつかとは、１つ以上の整数を意味する。マスターケース３２とスレーブケース３４とは、マスターケース３２の基準信号生成回路１１０を共用している。
具体的には、いずれかのケース２０についても、該ケース２０内のプログラマブルゲートアレイ１３０は、該ケース２０の基準信号生成回路１１０に接続されて、基準信号生成回路１１０を動作させるように制御するために、基準信号生成回路１１０に命令を出すことができる。マルチケースカスケードシステム３０については、複数のケース２０のプログラマブルゲートアレイ１３０は、情報の対話を可能にするように、相互に接続されてもよい。
各ケース２０にディップスイッチが設けられてよく、ユーザは、ディップスイッチを介して、該ケース２０がマスターケース３２とされるかスレーブケース３４とされるかを決定する。マスターケース３２のプログラマブルゲートアレイ１３０は、マスターケース３２の基準信号生成回路１１０を動作させるように制御して、マスターケース３２のクロック信号生成回路１２０及びプログラマブルゲートアレイ１３０に第１基準信号及び第２基準信号を提供させ、スレーブケース３４のクロック信号生成回路１２０及びプログラマブルゲートアレイ１３０に第１基準信号及び第２基準信号を提供させる。スレーブケース３４のプログラマブルゲートアレイ１３０は、スレーブケース３４の基準信号生成回路１１０を動作させないように制御する。
一実施例において、図５に示すように、本願のマルチケースカスケードシステム３０において、各ケース２０については、そのクロックソース回路１０は第１クロックチップ１５０および第２クロックチップ１６０をさらに含む。
具体的には、第１クロックチップ１５０の入力端は、第１ケーブル１５２を介して基準信号生成回路１１０に接続されることで、第１基準信号を取得し、第１基準信号に対するジッタ除去、同期化、及び拡張を行う。第１クロックチップ１５０の出力端は、スロット２２、クロック信号生成回路１２０、及びプログラマブルゲートアレイ１３０に接続される。第２クロックチップ１６０の入力端は、第２ケーブル１６２を介して基準信号生成回路１１０に接続されることで、第２基準信号を取得し、第２基準信号に対するジッタ除去、同期化、及び拡張を行う。第２クロックチップ１６０の出力端は、スロット２２、クロック信号生成回路１２０、及びプログラマブルゲートアレイ１３０に接続される。言い換えれば、いずれかのケース２０についても、そのスロット２２、クロック信号生成回路１２０、及びプログラマブルゲートアレイ１３０によって取得された第１基準信号は、第１クロックチップ１５０によって出力されるものである。スロット２２、クロック信号生成回路１２０、及びプログラマブルゲートアレイ１３０によって取得された第２基準信号は、第２クロックチップ１６０によって出力されるものである。
図５に示すように、基準信号生成回路１１０は、定温水晶振動子１１２と、定温水晶振動子１１２に接続され、第１基準信号及び第２基準信号を出力するための第１クロック発生器１１４とを含むことができる。これにより、各スレーブケース３４の第１クロックチップ１５０は、それぞれマスターケース３２の第１クロック発生器１１４に接続されることで、第１基準信号を取得して該スレーブケース３４のスロット２２、クロック信号生成回路１２０、およびプログラマブルゲートアレイ１３０に出力することができる。各スレーブケース３４の第２クロックチップ１６０は、それぞれマスターケース３２の第１クロック発生器１１４に接続されることで、第２基準信号を取得して該スレーブケース３４のスロット２２、クロック信号生成回路１２０、およびプログラマブルゲートアレイ１３０に出力することができる。それと同時に、マスターケース３２の第１クロックチップ１５０も、第１基準信号を取得するためにマスターケース３２の第１クロック発生器１１４に接続される。マスターケース３２の第２クロックチップ１６０も、第２基準信号を取得するためにマスターケース３２の第１クロック発生器１１４に接続される。
本願の実施例では、マスターケース３２の基準信号生成回路１１０といずれかの第１クロックチップ１５０との間の電気的接続距離と、マスターケース３２の基準信号生成回路１１０といずれかの第２クロックチップ１６０との間の電気的接続距離とは等しい。言い換えれば、マスターケース３２の第１クロック発生器１１４といずれかの第１クロックチップ１５０との間の配線距離と、マスターケース３２の第１クロック発生器１１４といずれかの第２クロックチップ１６０との間の配線距離とは等しい。
一実施例において、図６に示すように、本願のマルチケースカスケードシステム３０は、第１同期バッファ１７０および第２同期バッファ１８０をさらに含む。
第１同期バッファ１７０は、マスターケース３２のプログラマブルゲートアレイ１３０に接続されることで、プログラマブルゲートアレイ１３０によって制御される。第１同期バッファ１７０は更にいずれかのケース２０の第１クロックチップ１５０に接続されることで、各ケース２０の第１基準信号が同じ位相になるように全ての第１クロックチップ１５０を配置する。第２同期バッファ１８０は、マスターケース３２のプログラマブルゲートアレイ１３０に接続されることで、プログラマブルゲートアレイ１３０によって制御される。第２同期バッファ１８０は更にいずれかのケース２０の第２クロックチップ１６０に接続されることで、各ケース２０の第２基準信号が同じ位相になるように全ての第２クロックチップ１６０を配置する。
本願のマルチケースカスケードシステム３０に基づいて、本願はさらに、マルチケースカスケードシステム３０の制御方法を提供する。該制御方法は該マルチケースカスケードシステム３０における各ケース２０に適用され、以下のステップを含む。
Ｓ１００において、第１入力命令及び第２入力命令のいずれか一方を含む入力命令を取得する。
Ｓ２１０において、入力命令が第１入力命令である場合、プログラマブルゲートアレイ１３０は、基準信号生成回路１１０を動作させるように制御することで、第１基準信号及び第２基準信号を出力させる。
Ｓ２２０において、入力命令が第２入力命令である場合、プログラマブルゲートアレイ１３０は、基準信号生成回路１１０の動作を停止させるように制御する。
具体的には、ここでの入力命令は、ユーザがディップスイッチを介して入力した制御命令であってもよい。ユーザは、ディップスイッチを介して命令を入力すると、ケース２０がマスターケース３２とされるかスレーブケース３４とされるかを決定することができる。本願の実施例では、第１入力指令を受けたケース２０はマスターケース３２とされ、第２入力指令を受けたケース２０はスレーブケース３４とされる。これにより、第１入力命令を受けたマスターケース３２において、そのプログラマブルゲートアレイ１３０は、基準信号生成回路１１０を動作させるように制御することで、第１基準信号及び第２基準信号を出力させる。第２入力命令を受けたスレーブケース３４において、プログラマブルゲートアレイ１３０は、基準信号生成回路１１０の動作を停止させるように制御して、マスターケース３２からの第１基準信号及び第２基準信号を取得する。
さらに、ステップＳ２１０は具体的に、入力命令が第１入力命令である場合、プログラマブルゲートアレイ１３０は、基準信号生成回路１１０を動作させるように制御することで、第１基準信号を第１クロックチップ１５０に出力させ、第２基準信号を第２クロックチップ１６０に出力させることを含む。
ステップＳ２２０は具体的に、入力命令が第２入力命令である場合、プログラマブルゲートアレイ１３０は、基準信号生成回路１１０の動作を停止させるように制御して、第１クロックチップ１５０によってマスターケース３２の第１基準信号を取得し、第２クロックチップ１６０によってマスターケース３２の第２基準信号を取得することを含む。
具体的には、各ケース２０の第１クロックチップ１５０及び第２クロックチップ１６０はいずれも、マスターケース３２の基準信号生成回路１１０に接続されている。各ケース２０の第１クロックチップ１５０はいずれも、マスターケース３２の基準信号生成回路１１０によって出力される第１基準信号を取得する。各ケース２０の第２クロックチップ１６０はいずれも、マスターケース３２の基準信号生成回路１１０によって出力される第２基準信号を取得する。
さらに、ステップＳ２２０の後に以下のことが含まれる。
ステップＳ３００において、入力命令が第１命令である場合、プログラマブルゲートアレイ１３０は、各第１クロックチップ１５０を配置するように第１同期バッファ１７０を制御し、各第２クロックチップ１６０を配置するように第２同期バッファ１８０を制御する。
具体的には、ケース２０がマスターケース３２である場合、マスターケース３２のプログラマブルゲートアレイ１３０は、各ケース２０の第１クロックチップ１５０を配置するように、マスターケース３２の第１同期バッファ１７０を制御する。マスターケース３２のプログラマブルゲートアレイ１３０は、各ケース２０の第２クロックチップ１６０を配置するように、マスターケース３２の第２同期バッファ１８０を制御する。
以下は、図６を参照して、具体的な実施例から本願のマルチケースカスケードシステム３０の動作過程を説明する。
マルチケースカスケードシステム３０は、複数のカスケード接続されるケース２０を含む。各ケース２０のバックプレーンにディップスイッチが設けられてよく、ユーザは、ディップスイッチを介して、該ケース２０をマスターケース３２またはスレーブケース３４に定義する。
マルチケースカスケードシステム３０が作動している時、各ケース２０のプログラマブルゲートアレイ１３０は、ディップスイッチを読み取って、このケース２０がマスターケース３２であるかスレーブケース３４であるかを判断する。スレーブケース３４である場合、プログラマブルゲートアレイ１３０は、その基準信号生成回路１１０の動作を停止させるように制御する。マスターケース３２である場合、プログラマブルゲートアレイ１３０は、その基準信号生成回路１１０を動作させるように制御する。
マスターケース３２の基準信号生成回路１１０は動作すると、複数の第１基準信号及び第２基準信号を出して、同じ長さの同軸ケーブルを介して各ケース２０の第１クロックチップ１５０及び第２クロックチップ１６０に伝達する。一方、マスターケース３２のプログラマブルゲートアレイ１３０は、第１同期バッファ１７０を介して各第１クロックチップ１５０を配置し、第２同期バッファ１８０を介して各第２クロックチップ１６０を配置することで、各ケース２０内の第１クロックチップ１５０と第２クロックチップ１６０を動作させる。各ケース２０内の第１クロックチップ１５０と第２クロックチップ１６０は動作すると、スロット２２に第１基準信号、第２基準信号、第１クロック信号、及び第１トリガ信号を出力し、スロット２２からフィードバックされる第２トリガ信号を取得する。
上述した実施例の各技術的特徴は任意に組み合わせることが可能であり、説明の簡潔さのために、上述した実施例の各技術的特徴の可能な組み合わせがすべて記載されていないが、これらの技術的特徴の組み合わせに矛盾がない限り、本明細書の範囲内にあるとみなされるべきである。
上記の実施例は、本願のいくつかの実施形態を示しているに過ぎず、その叙述は具体的かつ詳細であるが、本願の発明の範囲を限定するものとして理解されるべきではない。当業者にとっては、本願の思想から逸脱することなく、多くの変形や改良が可能であり、これらは本願の保護範囲に含まれることに留意されたい。したがって、本願の特許の保護範囲は、添付の特許請求の範囲に規定されるものとする。
１０ クロックソース回路
１１０ 基準信号生成回路
１１２ 定温水晶振動子
１１４ 第１クロック発生器
１２０ クロック信号生成回路
１２２ 第２クロック発生器
１２４ 電圧制御発振器
１３０ プログラマブルゲートアレイ
１４０ 同期信号生成回路
１５０ 第１クロックチップ
１５２ 第１ケーブル
１６０ 第２クロックチップ
１６２ 第２ケーブル
１７０ 第１同期バッファ
１８０ 第２同期バッファ
２０ ケース
２２ スロット
３０ マルチケースカスケードシステム
３２ マスターケース
３４ スレーブケース

Claims (11)

  1. ケースのスロットに接続するために用いられるクロックソース回路であって、
    前記スロットに接続され、第１基準信号及び第２基準信号を生成して前記スロットに伝達するための基準信号生成回路と、
    前記基準信号生成回路と前記スロットとの間に接続され、前記第１基準信号及び前記第２基準信号を取得して、第１クロック信号を生成して前記スロットに伝達するためのクロック信号生成回路と、
    前記基準信号生成回路及び前記クロック信号生成回路に接続され、さらに前記スロットに接続され、前記第１基準信号、前記第２基準信号、及び前記第１クロック信号を取得して、前記スロットに伝達される第１トリガ信号、及びソース同期信号を生成するためのプログラマブルゲートアレイと、
    前記プログラマブルゲートアレイと前記スロットとの間に接続され、前記ソース同期信号を取得し、同期信号を生成して前記スロットに伝達するための同期信号生成回路と、を含む
    ことを特徴とするクロックソース回路。
  2. 前記基準信号生成回路は、
    第１パルス信号を出力するための定温水晶振動子と、
    前記定温水晶振動子に接続され、前記第１パルス信号を取得して、前記第１基準信号および前記第２基準信号を生成するための第１クロック発生器と、を含む
    ことを特徴とする請求項１に記載のクロックソース回路。
  3. 入力端が第１ケーブルを介して前記基準信号生成回路に接続され、出力端が前記スロット及び前記クロック信号生成回路に接続され、前記第１基準信号を取得して、前記第１基準信号に対するジッタ除去、同期化、及び拡張を行うための第１クロックチップと、
    入力端が第２ケーブルを介して前記基準信号生成回路に接続され、出力端が前記スロット及び前記クロック信号生成回路に接続され、前記第２基準信号を取得して、前記第２基準信号に対するジッタ除去、同期化、及び拡張を行うための第２クロックチップと、を更に含む
    ことを特徴とする請求項１に記載のクロックソース回路。
  4. 前記第１ケーブルと前記第２ケーブルとは長さが同じである
    ことを特徴とする請求項３に記載のクロックソース回路。
  5. 前記クロック信号生成回路は、
    前記基準信号生成回路と前記スロットとの間に接続され、前記第１基準信号及び前記第２基準信号を取得して、第１クロック信号を生成して前記スロットに伝達するための第２クロック発生器と、
    前記第２クロック発生器に接続され、前記第２クロック発生器に第２パルス信号を出力するための電圧制御発振器と、を含む
    ことを特徴とする請求項１に記載のクロックソース回路。
  6. 前記第１基準信号と前記第２基準信号とは位相が同じである
    ことを特徴とする請求項１に記載のクロックソース回路。
  7. 前記ケースは、いくつかのスロットを有し、前記第１基準信号および前記第２基準信号は、前記基準信号生成回路からいずれかの前記スロットまでの伝送距離が等しい
    ことを特徴とする請求項１に記載のクロックソース回路。
  8. いくつかのスロットと、
    いくつかの前記スロットに接続される、請求項１から７のいずれか一項に記載のクロックソース回路と、を含む
    ことを特徴とするケース。
  9. 請求項８に記載のケースを複数含み、複数の前記ケースは、１つのマスターケースといくつかのスレーブケースを備え、
    前記マスターケースと前記スレーブケースとは、前記マスターケースの基準信号生成回路を共用する
    ことを特徴とするマルチケースカスケードシステム。
  10. 前記クロックソース回路は、入力端が第１ケーブルを介して前記基準信号生成回路に接続され、出力端が前記スロット及び前記クロック信号生成回路に接続され、前記第１基準信号を取得して、前記第１基準信号に対するジッタ除去、同期化、及び拡張を行うための第１クロックチップと、入力端が第２ケーブルを介して前記基準信号生成回路に接続され、出力端が前記スロット及び前記クロック信号生成回路に接続され、前記第２基準信号を取得して、前記第２基準信号に対するジッタ除去、同期化、及び拡張を行うための第２クロックチップと、を含み、
    前記マスターケースの基準信号生成回路は、いずれかの前記ケースの前記第１クロックチップに接続されて、前記第１基準信号を出力し、
    前記マスターケースの基準信号生成回路は、いずれかの前記ケースの前記第２クロックチップに接続されて、前記第２基準信号を出力し、
    前記マスターケースの基準信号生成回路といずれかの前記第１クロックチップとの間の電気的接続距離と、前記マスターケースの基準信号生成回路といずれかの前記第２クロックチップとの間の電気的接続距離とは等しい
    ことを特徴とする請求項９に記載のマルチケースカスケードシステム。
  11. 第１同期バッファおよび第２同期バッファをさらに含み、前記第１同期バッファおよび前記第２同期バッファは、前記マスターケースの前記プログラマブルゲートアレイにそれぞれ接続され、
    前記第１同期バッファは、前記マスターケースのプログラマブルゲートアレイが前記第１同期バッファを介していずれかの前記第１クロックチップを配置するように、いずれかの前記第１クロックチップにそれぞれ接続され、
    前記第２同期バッファは、前記マスターケースのプログラマブルゲートアレイが前記第２同期バッファを介していずれかの前記第２クロックチップを配置するように、いずれかの前記第２クロックチップにそれぞれ接続される
    ことを特徴とする請求項１０に記載のマルチケースカスケードシステム。
JP2023517327A 2020-09-25 2020-11-06 クロックソース回路、ケース、及びマルチケースカスケードシステム Active JP7472402B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN202011021236.5 2020-09-25
CN202011021236.5A CN112350718B (zh) 2020-09-25 2020-09-25 时钟源电路、机箱及多机箱级联***
PCT/CN2020/127103 WO2022062094A1 (zh) 2020-09-25 2020-11-06 时钟源电路、机箱及多机箱级联***

Publications (2)

Publication Number Publication Date
JP2023541206A true JP2023541206A (ja) 2023-09-28
JP7472402B2 JP7472402B2 (ja) 2024-04-22

Family

ID=74360348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023517327A Active JP7472402B2 (ja) 2020-09-25 2020-11-06 クロックソース回路、ケース、及びマルチケースカスケードシステム

Country Status (4)

Country Link
JP (1) JP7472402B2 (ja)
KR (1) KR20230058135A (ja)
CN (1) CN112350718B (ja)
WO (1) WO2022062094A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114415779A (zh) * 2021-12-17 2022-04-29 苏州华兴源创科技股份有限公司 机箱触发信号控制方法及机箱控制***

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6831490B1 (en) * 2000-07-18 2004-12-14 Hewlett-Packard Development Company, L.P. Clock synchronization circuit and method
US7366939B2 (en) 2005-08-03 2008-04-29 Advantest Corporation Providing precise timing control between multiple standardized test instrumentation chassis
GB2480311A (en) * 2010-05-13 2011-11-16 Univ Bangor Optical OFDM synchronisation using clock signal transmitted outside OFDM symbol frequency band
CN102013970B (zh) * 2010-12-23 2013-07-10 北京北方烽火科技有限公司 时钟同步方法、装置及基站时钟设备
CN104836573B (zh) * 2015-04-30 2017-07-28 北京空间机电研究所 一种超大面阵cmos相机多路高速信号的同步时钟***
CN105306047B (zh) * 2015-10-27 2018-08-10 中国电子科技集团公司第四十一研究所 一种同步时钟参考源及同步时钟参考产生方法
CN106788853B (zh) * 2017-01-26 2018-12-07 华为技术有限公司 一种时钟同步装置及方法
CN107547161B (zh) * 2017-07-03 2019-11-08 新华三技术有限公司 一种时钟同步方法和装置
CN108494399A (zh) * 2018-03-22 2018-09-04 苏州瑞迈斯医疗科技有限公司 一种时钟分配装置及pet***
CN110932839B (zh) 2018-09-20 2023-09-22 中兴通讯股份有限公司 一种网卡、时间同步方法、设备及计算机存储介质
CN209489030U (zh) * 2018-10-30 2019-10-11 北京金风科创风电设备有限公司 主控机箱和电力电子控制***

Also Published As

Publication number Publication date
JP7472402B2 (ja) 2024-04-22
CN112350718A (zh) 2021-02-09
WO2022062094A1 (zh) 2022-03-31
CN112350718B (zh) 2023-06-27
KR20230058135A (ko) 2023-05-02

Similar Documents

Publication Publication Date Title
KR100528379B1 (ko) 클록신호분배시스템
EP1562294B1 (en) Fractional frequency divider circuit and data transmission apparatus using the same
US6359479B1 (en) Synchronizing data transfers between two distinct clock domains
KR101090573B1 (ko) 클록 환승 장치 및 시험 장치
US5914996A (en) Multiple clock frequency divider with fifty percent duty cycle output
JPS63238714A (ja) クロック供給システム
KR100195855B1 (ko) 소수배 시스템에 있어서 클록 동기 체계
US6731142B1 (en) Circuit for providing clock signals with low skew
JPH11510629A (ja) デジタルシステムにおけるクロック信号分配および同期化
JP7472402B2 (ja) クロックソース回路、ケース、及びマルチケースカスケードシステム
US10261539B2 (en) Separate clock synchronous architecture
JP4155062B2 (ja) クロック整形器とこれを用いた電子機器
US6177845B1 (en) Frequency-providing circuit
JP4289868B2 (ja) 半導体メモリカード、その制御方法及び半導体メモリカード用インターフェース装置
JP2005167317A (ja) 発振器、周波数逓倍器、及び試験装置
JPH04140812A (ja) 情報処理システム
US20130176063A1 (en) Semiconductor apparatus
JP7493915B2 (ja) 共通基準信号に対するマルチチップタイミングアライメント
CN116505928B (zh) 应用于tx时钟的缓冲器电路
JP7488104B2 (ja) タイミング同期回路
US7555083B2 (en) Synchronizing circuit for stably generating an output signal
JP2962255B2 (ja) クロック系の冗長構成における位相制御方式
KR100286695B1 (ko) 피엘엘 기준클럭 인가장치
KR100280210B1 (ko) 에이티엠 교환 시스템에서의 클럭 발생/분배 장치 및 방법
JPH0738398A (ja) クロック切替回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230315

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20240115

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240123

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240315

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240326

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240410

R150 Certificate of patent or registration of utility model

Ref document number: 7472402

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150