KR20230058135A - 클럭 소스 회로, 섀시 및 멀티 섀시 캐스케이드 시스템 - Google Patents

클럭 소스 회로, 섀시 및 멀티 섀시 캐스케이드 시스템 Download PDF

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KR20230058135A
KR20230058135A KR1020237010495A KR20237010495A KR20230058135A KR 20230058135 A KR20230058135 A KR 20230058135A KR 1020237010495 A KR1020237010495 A KR 1020237010495A KR 20237010495 A KR20237010495 A KR 20237010495A KR 20230058135 A KR20230058135 A KR 20230058135A
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장슝 니
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쑤저우 에이치와이씨 테크놀로지 코포레이션 리미티드
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Abstract

본 발명은 클럭 소스 회로（10）, 섀시（20）및 멀티 섀시 캐스케이드 시스템（30）에 관한 것이다. 당해 클럭 소스 회로（10）는 레퍼런스 신호 생성 회로（110）, 클럭 신호 생성 회로（120）, 프로그래머블 게이트 어레이（130） 및 동기화 신호 생성 회로（140）를 포함한다. 당해 클럭 소스 회로（10）가 동작하는 경우, 슬롯（22）에 제1 레퍼런스 신호, 제2 레퍼런스 신호, 제1 클럭 신호, 제1 트리거 신호 및 동기화 신호를 제공하여, 클럭 소스 보드의 기능을 구현할 수 있다. 당해 클럭 소스 회로（10）는 회로 형태로 클럭 소스 보드의 기능을 구현함으로써, 클럭 소스 보드가 점용하는 공간을 절약하여 섀시（20）의 집적화를 향상시킬 수 있다.

Description

클럭 소스 회로, 섀시 및 멀티 섀시 캐스케이드 시스템
본 발명은 클럭 회로 기술 분야에 관한 것으로, 특히 클럭 소스 회로, 섀시(Chassis) 및 멀티 섀시 캐스케이드 시스템에 관한 것이다.
PXIe 섀시란 pcie(peripheral component interconnect express, 고속 직렬 컴퓨터 확장 버스 표준)의 통신 방식으로 확장 측정을 수행하는 섀시를 의미한다. PXIe 섀시는 일반적으로 복수의 슬롯 및 백 플레이트를 포함하며, 백 플레이트를 통해 각 슬롯 사이의 전기적 연결을 구현한다.
종래 기술에서 PXIe 섀시에는 일반적으로 시스템 타이밍 슬롯이 마련되어 있다. 시스템 타이밍 슬롯은 클럭 소스 보드를 삽입하도록 구성될 수 있다. 클럭 소스 보드는 PXIe 섀시의 기타 슬롯에 대해 클럭 신호를 제공한다.
발명자는 종래 기술을 실시하는 과정에서 클럭 소스 보드가 점용하는 공간이 비교적 커서 PXIe 섀시의 집적화에 불리하다는 것을 발견했다.
이에 기초하여, 종래 기술에서 클럭 소스 보드 점용 공간이 비교적 커 PXIe 섀시의 집적화에 불리한 문제에 있어서, 클럭 소스 회로, 섀시 및 멀티 섀시 캐스케이드 시스템을 제공할 필요가 있다.
클럭 소스 회로에 있어서, 클럭 소스 회로는 섀시의 슬롯과 연결되도록 구성되고,
상기 슬롯에 연결되어 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 생성하여, 상기 슬롯에 전송하도록 구성된 레퍼런스 신호 생성 회로;
상기 레퍼런스 신호 생성 회로와 상기 슬롯 사이에 연결되어, 상기 제1 레퍼런스 신호 및 상기 제2 레퍼런스 신호를 취득하고, 제1 클럭 신호를 생성하여 상기 슬롯에 전송하도록 구성된 클럭 신호 생성 회로;
상기 레퍼런스 신호 생성 회로 및 상기 클럭 신호 생성 회로와 연결되고, 또한 상기 슬롯과 연결되어, 상기 제1 레퍼런스 신호, 상기 제2 레퍼런스 신호 및 상기 제1 클럭 신호를 취득하며, 제1 트리거 신호 및 소스 동기화 신호를 생성하고, 상기 제1 트리거 신호를 상기 슬롯에 전송하도록 구성된 프로그래머블 게이트 어레이; 및
상기 프로그래머블 게이트 어레이와 상기 슬롯 사이에 연결되어 상기 소스 동기화 신호를 취득하고, 동기화 신호를 생성하여 상기 슬롯에 전송하도록 구성된 동기화 신호 생성 회로를 포함한다.
그 중의 일 실시예에 있어서, 상기 레퍼런스 신호 생성 회로는,
제1 펄스 신호를 출력하도록 구성된 항온조 제어 수정 발진기(oven controlled crystal oscillator, OCXO); 및
상기 항온조 제어 수정 발진기와 연결되어 상기 제1 펄스 신호를 취득하고, 상기 제1 레퍼런스 신호 및 상기 제2 레퍼런스 신호를 생성하도록 구성된 제1 클럭 생성기를 포함한다.
그 중의 일 실시예에 있어서, 상기의 클럭 소스 회로는,
제1 클럭 칩으로서, 상기 제1 클럭 칩의 입력단은 제1 케이블을 통해 상기 레퍼런스 신호 생성 회로에 연결되고, 상기 제1 클럭 칩의 출력단은 상기 슬롯 및 상기 클럭 신호 생성 회로와 연결되어 상기 제1 레퍼런스 신호를 취득하며, 상기 제1 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행하도록 구성된 제1 클럭 칩; 및
제2 클럭 칩으로서, 상기 제2 클럭 칩의 입력단은 제2 케이블을 통해 상기 레퍼런스 신호 생성 회로와 연결되고, 상기 제2 클럭 칩의 출력단은 상기 슬롯 및 상기 클럭 신호 생성 회로에 연결되어 상기 제2 레퍼런스 신호를 취득하며, 상기 제2 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행하도록 구성된 제2 클럭 칩을 더 포함한다.
그 중의 일 실시예에 있어서, 상기 제1 케이블의 길이는 상기 제2 케이블 길이와 동일하다.
그 중의 일 실시예에 있어서, 상기 클럭 신호 생성 회로는,
상기 레퍼런스 신호 생성 회로와 상기 슬롯 사이에 연결되어 상기 제1 레퍼런스 신호 및 상기 제2 레퍼런스 신호를 취득하며, 제1 클럭 신호를 생성하여 상기 슬롯에 전송하도록 구성된 제2 클럭 생성기; 및
상기 제2 클럭 생성기에 연결되어 상기 제2 클럭 생성기에 제2 펄스 신호를 출력하도록 구성된 전압 제어 발진기(voltage-controlled oscillator, VCO)를 구비한다.
그 중의 일 실시예에 있어서, 상기 제1 레퍼런스 신호의 위상은 상기 제2 레퍼런스 신호의 위상과 동일하다.
그 중의 일 실시예에 있어서, 상기 섀시는 복수의 슬롯을 포함하며, 상기 제1 레퍼런스 신호 및 상기 제2 레퍼런스 신호의 상기 레퍼런스 신호 생성 회로부터 임의의 상기 슬롯까지의 전송 거리는 모두 동일하다.
섀시에 있어서,
복수의 슬롯, 및
상기의 임의의 일 실시예에 기재된 클럭 소스 회로를 포함하며, 상기 클럭 소스 회로는 복수의 상기 슬롯과 연결된다.
멀티 섀시 캐스케이드 시스템에 있어서, 복수의 상기의 실시예에 기재된 섀시를 포함하며, 복수의 상기 섀시는 하나의 마스터 섀시 및 복수의 슬레이브 섀시를 포함하며;
상기 마스터 섀시와 상기 슬레이브 섀시는 상기 마스터 섀시의 레퍼런스 신호 생성 회로를 공유한다.
그 중의 일 실시예에 있어서, 상기 클럭 소스 회로는, 제1 클럭 칩으로서, 상기 제1 클럭 칩의 입력단은 제1 케이블을 통해 상기 레퍼런스 신호 생성 회로와 연결되고, 상기 제1 클럭 칩의 출력단은 상기 슬롯 및 상기 클럭 신호 생성 회로와 연결되어 상기 제1 레퍼런스 신호를 취득하며, 상기 제1 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행하도록 구성된 제1 클럭 칩; 및 제2 클럭 칩으로서, 상기 제2 클럭 칩의 입력단은 제2 케이블을 통해 상기 레퍼런스 신호 생성 회로에 연결되고, 상기 제2 클럭 칩의 출력단은 상기 슬롯 및 상기 클럭 신호 생성 회로에 연결되어 상기 제2 레퍼런스 신호를 취득하며, 상기 제2 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행하도록 구성된 제2 클럭 칩을 더 포함하며;
상기 마스터 섀시의 레퍼런스 신호 생성 회로는 임의의 상기 섀시의 상기 제1 클럭 칩에 연결되어 상기 제1 레퍼런스 신호를 출력하고, 상기 마스터 섀시의 레퍼런스 신호 생성 회로는 임의의 상기 섀시의 상기 제2 클럭 칩에 연결되어 상기 제2 레퍼런스 신호를 출력하며;
상기 마스터 섀시의 레퍼런스 신호 생성 회로와 임의의 상기 제1 클럭 칩 사이의 전기적 연결 거리 및 상기 마스터 섀시의 레퍼런스 신호 생성 회로와 임의의 상기 제2 클럭 칩 사이의 전기적 연결 거리는 동일하다.
그 중의 일 실시예에 있어서, 상기의 멀티 섀시 캐스케이드 시스템은, 제1 동기화 버퍼 및 제2 동기화 버퍼를 더 포함하며, 상기 제1 동기화 버퍼 및 상기 제2 동기화 버퍼는 각각 상기 마스터 섀시의 상기 프로그래머블 게이트 어레이와 연결되고;
상기 제1 동기화 버퍼는 각각 임의의 상기 제1 클럭 칩에 연결됨으로써, 상기 마스터 섀시의 프로그래머블 게이트 어레이로 하여금 상기 제1 동기화 버퍼를 통해 임의의 상기 제1 클럭 칩을 구성하도록 하며;
상기 제2 동기화 버퍼는 각각 임의의 상기 제2 클럭 칩에 연결됨으로써, 상기 마스터 섀시의 프로그래머블 게이트 어레이로 하여금 상기 제2 동기화 버퍼를 통해 임의의 상기 제2 클럭 칩을 구성하도록 한다.
상기 클럭 소스 회로는, 섀시의 슬롯과 연결되고, 레퍼런스 신호 생성 회로, 클럭 신호 생성 회로, 프로그래머블 게이트 어레이 및 동기화 신호 생성 회로를 포함한다. 당해 클럭 소스 회로가 동작하는 경우, 레퍼런스 신호 생성 회로는 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 생성하여 슬롯 및 클럭 신호 생성 회로에 전송할 수 있다. 클럭 신호 생성 회로는 제1 레퍼런스 신호 및 제2 레퍼런스 신호에 기반하여 제1 클럭 신호를 생성하여 슬롯에 전송할 수 있다. 프로그래머블 게이트 어레이는 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호를 취득하고, 제1 트리거 신호 및 소스 동기화 신호를 생성하며, 제1 트리거 신호를 슬롯에 전송할 수 있다. 동기화 신호 생성 회로는 소스 동기화 신호를 취득하고, 동기화 신호를 생성하여 슬롯에 전송할 수 있다. 이로써, 당해 클럭 소스 회로는, 슬롯에 대해 제1 레퍼런스 신호, 제2 레퍼런스 신호, 제1 클럭 신호, 제1 트리거 신호 및 동기화 신호를 제공하여, 클럭 소스 보드의 기능을 구현할 수 있다. 당해 클럭 소스 회로는 회로 형태로 클럭 소스 보드의 기능을 구현함으로써, 클럭 소스 보드가 점용하는 공간을 절약하여, 섀시의 집적화를 향상시킬 수 있다.
본 발명의 실시예 또는 종래 기술의 기술 방안을 더 명확히 설명하기 위하여, 이하에서는 실시예 또는 종래 기술의 설명에 필요한 도면을 간단히 소개하는 바, 아래의 설명 중의 도면은 단지 본 발명의 일부 실시예일 뿐, 본 기술분야의 통상의 기술자에 있어서 발명적 노력을 하지 않고 이러한 도면에 따라 기타 도면을 얻을 수 있음은 분명한 것이다.
도 1은 본 발명의 일 실시예 중의 클럭 소스 회로의 구성 모식도이다.
도 2는 본 발명의 다른 일 실시예 중의 클럭 소스 회로의 구성 모식도이다.
도 3은 본 발명의 또 다른 일 실시예 중의 클럭 소스 회로의 구성 모식도이다.
도 4는 본 발명의 일 실시예 중의 섀시의 회로 구성의 모식도이다.
도 5는 본 발명의 일 실시예 중의 멀티 섀시 캐스케이드 시스템의 연결 관계의 모식도이다.
도 6은 본 발명의 다른 일 실시예 중의 멀티 섀시 캐스케이드 시스템의 연결 관계의 모식도이다.
여기서, 각 도면의 부호가 나타내는 의미는 각각 아래와 같다.
10, 클럭 소스 회로; 110, 레퍼런스 신호 생성 회로; 112, 항온조 제어 수정 발진기; 114, 제1 클럭 생성기; 120, 클럭 신호 생성 회로; 122, 제2 클럭 생성기; 124, 전압 제어 발진기; 130, 프로그래머블 게이트 어레이; 140, 동기화 신호 생성 회로; 150, 제1 클럭 칩; 152, 제1 케이블; 160, 제2 클럭 칩; 162, 제2 케이블; 170, 제1 동기화 버퍼; 180, 제2 동기화 버퍼; 20, 섀시; 22, 슬롯; 30, 멀티 섀시 캐스케이드 시스템; 32, 마스터 섀시; 34, 슬레이브 섀시.
본 발명의 상기 목적, 특징 및 이점을 더 명확하고 이해하기 쉽게 하기 위하여, 이하에서는 도면을 참조하여 본 발명의 구체적인 실시 방식을 상세하게 설명한다. 아래의 설명에서 본 발명의 충분한 이해를 쉽게 하기 위하여 많은 구체적인 세부 사항을 설명한다. 그러나 본 발명은 여기서 설명하는 것과 다른 많은 기타 방식으로 실시될 수 있으며, 본 기술분야의 통상의 기술자라면 본 발명의 기술적 의미를 위반하지 않고 유사한 개선을 수행할 수 있으므로, 본 발명은 아래에 개시되는 구체적인 실시예에 제한되지 않는다.
본 명세서에서 대상에 대해 언급된 예를 들어 “제1”, “제2” 등과 같은 일련 번호 자체는 단지 설명하는 대상을 구분하기 위해 사용되는 것일 뿐, 어떠한 순서 또는 기술적 의미를 가지지 않는다. 본 발명에 언급되는 “연결”, “접속”은 특별한 설명이 없는 한, 직접 및 간접적 연결(접속)을 모두 포함한다. 본 발명의 설명에 있어서, 이해해야 할 점이라면, 용어인 “상”, “하”, “전”, “후”, “좌”, “우”, “연직”, “수평”, “위”, “밑”, “내”, “외”, “시계 방향”, “반 시계 방향” 등이 나타내는 방위 또는 위치 관계는 도면에 도시된 방위 또는 위치 관계인 바, 단지 본 발명의 설명의 편의 및 설명의 간소화를 위한 것일 뿐, 지시하는 장치 또는 요소가 반드시 특정 방위를 갖거나, 특정 방위로 구성되거나 작동되는 것을 나타내거나 암시하는 것이 아니므로, 본 발명에 대한 제한으로 이해해서는 안된다.
본 발명에 있어서, 별도의 명확한 규정 및 제한이 없는 한, 제1 구성이 제2 구성의 “위” 또는 “아래”에 있다는 것은, 제1 구성과 제2 구성이 직접 접촉하거나, 또는 제1 구성과 제2 구성이 중간 매체를 통해 간접적으로 접촉할 수 있다. 또한, 제1 구성이 제2 구성의 “위”, “상방” 및 “상측”에 있는 것은, 제1 구성이 제2 구성의 바로 위 또는 경사진 위에 있거나, 또는 단지 제1 구성의 수평 높이가 제2 구성보다 높은 것을 나타낼 수 있다. 제1 구성이 제2 구성의 “아래”, “하방” 및 “하측”에 있는 것은, 제1 구성이 제2 구성의 바로 아래 또는 경사진 아래에 있거나, 또는 단지 제1 구성의 수평 높이가 제2 구성보다 낮은 것을 나타낼 수 있다.
본 발명은 클럭 소스 회로 및 당해 클럭 소스 회로를 포함하는 섀시 및 멀티 섀시 캐스케이드 시스템을 제공한다. 당해 클럭 소스 회로는, 회로 형태로 클럭 소스 보드의 기능을 구현함으로써, 클럭 소스 보드가 점용하는 공간을 절약하여, 섀시의 집적화를 향상시킬 수 있다. 본 발명의 각 실시예 중에 있어서, 두 전자 장치 및/또는 회로 사이의 연결은 모두 전기적 연결을 나타낸다. 여기서의 전기적 연결이란, 연결을 통해 두 전자 장치 및/또는 회로 사이가 전기 신호의 전송을 수행할 수 있도록 하는 것을 의미한다.
일 실시예에 있어서, 도 1에 도시된 바와 같이 본 발명은 섀시(20)의 슬롯(22)에 연결됨으로써 섀시(20)의 슬롯(22)에 다양한 클럭 신호를 제공하기 위한 클럭 소스 회로(10)를 제공한다. 당해 클럭 소스 회로(10)는 레퍼런스 신호 생성 회로(110), 클럭 신호 생성 회로(120), 프로그래머블 게이트 어레이(130) 및 동기화 신호 생성 회로(140)를 포함한다.
레퍼런스 신호 생성 회로(110)는 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 생성하도록 구성된다. 레퍼런스 신호 생성 회로(110)는 슬롯(22)에 연결되어, 생성한 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 슬롯(22)에 전송할 수 있다. 제1 레퍼런스 신호 및 제2 레퍼런스 신호는 클럭 신호의 일종으로서, 레퍼런스 클럭을 제공하는 데 사용된다. 본 발명의 실시예에 있어서, 제1 레퍼런스 신호 및 제2 레퍼런스 신호는 주파수가 서로 다른 펄스 신호일 수 있다. 예를 들면, 제1 레퍼런스 신호의 주파수는 10MHz일 수 있고, 제2 레퍼런스 신호의 주파수는 100MHz일 수 있다.
클럭 신호 생성 회로(120)는 레퍼런스 신호 생성 회로(110)와 슬롯(22) 사이에 연결된다. 다시 말하면, 클럭 신호 생성 회로(120)의 입력단은 레퍼런스 신호 생성 회로(110)에 연결됨으로써 레퍼런스 신호 생성 회로(110)가 생성한 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 취득할 수 있다. 클럭 신호 생성 회로(120)는 제1 레퍼런스 신호 및 제2 레퍼런스 신호에 기반하여 제1 클럭 신호를 생성하도록 구성될 수 있다. 제1 클럭 신호는 정확한 타이밍에 사용되며, 빠르게 전환되는 LVPECL(Low Voltage PosiTIve Emitter-Couple Logic, 저전압 포지티브 이미터 결합 로직)을 제공할 수 있다. 클럭 신호 생성 회로(120)의 출력단은 슬롯(22)과 연결됨으로써 제1 클럭 신호를 슬롯(22)에 출력할 수 있다.
프로그래머블 게이트 어레이(130)(FPGA, Field-Programmable Gate Array)는 레퍼런스 신호 생성 회로(110)와 연결되어 레퍼런스 신호 생성 회로(110)가 생성한 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 취득한다. 프로그래머블 게이트 어레이(130)는 또한 클럭 신호 생성 회로(120)와 연결되어, 클럭 신호 생성 회로(120)가 생성한 제1 클럭 신호를 취득한다. 프로그래머블 게이트 어레이(130)는 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호를 취득한 후, 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호에 기반하여 제1 트리거 신호 및 소스 동기화 신호를 생성할 수 있다. 여기서, 제1 트리거 신호는 프로그래머블 게이트 어레이(130)부터 슬롯(22)까지의 정보 전달 및 트리거를 구현하는데 사용된다. 예를 들면, 도 1에 도시된 실시예에 있어서, 프로그래머블 게이트 어레이(130)는 슬롯(22)과 상호 작용을 수행할 필요가 있는 경우, 슬롯(22)에 제1 트리거 신호를 송신할 수 있다. 슬롯(22)은 제1 트리거 신호를 취득한 후, 프로그래머블 게이트 어레이(130)에 제2 트리거 신호를 송신할 수 있다. 즉 제2 트리거 신호는 제1 트리거 신호의 피드백 신호이다. 프로그래머블 게이트 어레이(130)는 또한 슬롯(22)과 연결됨으로써 생성한 제1 트리거 신호를 슬롯(22)에 출력하고, 슬롯(22)이 피드백한 제2 트리거 신호를 취득한다.
동기화 신호 생성 회로(140)는 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이에 연결된다. 다시 말하면, 동기화 신호 생성 회로(140)의 입력단은 프로그래머블 게이트 어레이(130)와 연결되어, 프로그래머블 게이트 어레이(130)가 생성하여 출력한 소스 동기화 신호를 취득할 수 있다. 동기화 신호 생성 회로(140)는 소스 동기화 신호를 취득한 후, 소스 동기화 신호에 기반하여 동기화 신호를 생성할 수 있다. 동기화 신호 생성 회로(140)의 출력단은 슬롯(22)과 연결됨으로써 생성한 동기화 신호를 슬롯(22)에 출력한다. 동기화 신호는 제1 레퍼런스 신호와 제2 레퍼런스 신호의 위상 관계를 정의할 수 있다. 본 발명의 실시예에 있어서, 동기화 신호 생성 회로(140)는 모델 번호가 ADCLK954인 클럭 분배기일 수 있다.
본 발명의 클럭 소스 회로(10)가 동작하는 경우, 레퍼런스 신호 생성 회로(110)는 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 생성하여 슬롯(22) 및 클럭 신호 생성 회로(120)에 전송할 수 있다. 클럭 신호 생성 회로(120)는 제1 레퍼런스 신호 및 제2 레퍼런스 신호에 기반하여 제1 클럭 신호를 생성하여 슬롯(22)에 전송할 수 있다. 프로그래머블 게이트 어레이(130)는 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호를 취득하고, 제1 트리거 신호 및 소스 동기화 신호를 생성하여 제1 트리거 신호를 슬롯(22)에 전송할 수 있다. 동기화 신호 생성 회로(140)는 소스 동기화 신호를 취득하고, 동기화 신호를 생성하여 슬롯(22)에 전송할 수 있다. 이로써, 당해 클럭 소스 회로(10)는, 슬롯(22)에 대해 제1 레퍼런스 신호, 제2 레퍼런스 신호, 제1 클럭 신호, 제1 트리거 신호 및 동기화 신호를 제공하고, 슬롯(22)이 제1 트리거 신호에 기반하여 피드백한 제2 트리거 신호를 취득함으로써, 클럭 소스 보드의 기능을 구현할 수 있다. 당해 클럭 소스 회로(10)는 회로 형태로 클럭 소스 보드의 기능을 구현함으로써, 클럭 소스 보드가 점용하는 공간을 절약하여 섀시(20)의 집적화를 향상시킬 수 있다.
주의할 점이라면, 상술한 실시예에 있어서, 이해를 용이하게 하기 위하여, 슬롯(22)을 도입하여 본 발명의 클럭 소스 회로(10)의 연결 방식 및 동작 과정을 설명하였다. 그러나, 실제 적용에 있어서, 본 발명의 클럭 소스 회로(10)는 섀시(20)의 슬롯(22)을 구비하지 않을 수 있다. 다시 말하면, 슬롯(22)은 본 발명의 클럭 소스 회로(10)의 환경적 요소인 바, 슬롯(22)의 도입 여부를 본 발명의 클럭 소스 회로(10)에 대한 보호 범위의 제한으로 이해해서는 안된다.
일 실시예에 있어서, 도 2 도시된 바와 같이, 본 발명의 클럭 소스 회로(10)의 레퍼런스 신호 생성 회로(110)는 항온조 제어 수정 발진기(112) 및 제1 클럭 생성기(114)를 포함할 수 있다.
구체적으로, 항온조 제어 수정 발진기(112)(OCXO, Oven Controlled Crystal Oscillator)는 안정적인 제1 펄스 신호를 출력하도록 구성된 항온조 제어 수정 발진기이다. 당해 제1 펄스 신호는 제1 클럭 생성기(114)에 대해 기준을 제공하는 데 사용된다.
제1 클럭 생성기(114)는 항온조 제어 수정 발진기(112)에 연결되어, 제1 펄스 신호를 취득하고, 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 생성하도록 구성된다. 제1 클럭 생성기(114) 내에는 두 개의 위상 동기 루프(PLL, Phase Locked Loop)가 마련될 수 있다. 두 개의 위상 동기 루프가 마련된 제1 클럭 생성기(114)는 제1 펄스 신호에 기반하여 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 생성할 수 있으며, 제1 레퍼런스 신호와 제2 레퍼런스 신호는 위상이 동일하다. 본 발명의 실시예에 있어서, 제1 클럭 생성기(114)는 모델 번호가 LMK03318인 저잡음 클럭 생성기일 수 있다. 제1 레퍼런스 신호의 주파수는 제1 펄스 신호의 주파수와 동일하다. 제2 레퍼런스 신호는 차동 신호일 수 있다. 예를 들면, 항온조 제어 수정 발진기(112)는 제1 클럭 생성기(114)에 주파수가 10MHz인 제1 펄스 신호를 출력할 수 있다. 제1 클럭 생성기(114)가 생성한 제1 레퍼런스 신호의 주파수는 10MHz이고, 제1 클럭 생성기(114)가 생성한 제2 레퍼런스 신호의 주파수는 100MHz이다. 제1 레퍼런스 신호는 양호한 호환성을 갖는다. 제2 레퍼런스 신호는 고주파 기준 클럭 신호인 바, 지터가 작고, 안정성과 정확도가 높다. 항온조 제어 수정 발진기(112)를 통해 제1 클럭 생성기(114)에 제1 펄스 신호를 출력함으로써, 제1 클럭 생성기(114)의 출력 주파수를 더 정확하고 안정되게 할 수 있다.
일 실시예에 있어서, 여전히 도 2에 도시된 바를 참조하면, 본 발명의 클럭 소스 회로(10)는 제1 클럭 칩(150) 및 제2 클럭 칩(160)을 더 포함할 수 있다.
구체적으로, 제1 클럭 칩(150)은 레퍼런스 신호 생성 회로(110)와 슬롯(22) 사이에 연결되고, 또한 레퍼런스 신호 생성 회로(110)와 클럭 신호 생성 회로(120) 사이에 연결될 수 있으며, 레퍼런스 신호 생성 회로(110)가 생성한 제1 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행하도록 구성될 수 있다. 여기서, 제1 레퍼런스 신호의 확장이란, 하나의 제1 레퍼런스 신호를 기반으로 위상과 주파수 등이 모두 동일한 복수의 제1 레퍼런스 신호를 복제하여 얻는 것을 의미한다. 레퍼런스 신호 생성 회로(110)가 제1 레퍼런스 신호를 생성한 후에, 제1 레퍼런스 신호는 제1 클럭 칩(150)을 통해 복수의 제1 레퍼런스 신호로 확장되어 슬롯(22) 및 클럭 신호 생성 회로(120)에 출력된다.
제2 클럭 칩(160)도 레퍼런스 신호 생성 회로(110)와 슬롯(22) 사이에 연결되고, 또한 레퍼런스 신호 생성 회로(110)와 클럭 신호 생성 회로(120) 사이에 연결되며, 레퍼런스 신호 생성 회로(110)가 생성한 제2 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행하도록 구성된다. 여기서, 제2 레퍼런스 신호의 확장이란, 하나의 제2 레퍼런스 신호를 기반으로 위상과 주파수 등이 모두 동일한 복수의 제2 레퍼런스 신호를 복제하여 얻는 것을 의미한다. 레퍼런스 신호 생성 회로(110)가 제2 레퍼런스 신호를 생성한 후에, 제2 레퍼런스 신호는 제2 클럭 칩(160)을 통해 복수의 제2 레퍼런스 신호로 확장되어 슬롯(22) 및 클럭 신호 생성 회로(120)에 출력된다.
더 구체적으로, 제1 클럭 칩(150)의 입력단은 제1 케이블(152)을 통해 레퍼런스 신호 생성 회로(110)와 연결될 수 있으며, 즉 제1 클럭 칩(150)의 입력단은 제1 케이블(152)을 통해 제1 클럭 생성기(114)와 연결될 수 있다. 제1 클럭 칩(150)의 출력단은 슬롯(22) 및 클럭 신호 생성 회로(120)와 연결될 수 있다. 제2 클럭 칩(160)의 입력단은 제2 케이블(162)을 통해 레퍼런스 신호 생성 회로(110)와 연결될 수 있으며, 즉 제2 클럭 칩(160)의 입력단은 제2 케이블(162)을 통해 제1 클럭 생성기(114)와 연결될 수 있다. 제2 클럭 칩(160)의 출력단은 슬롯(22) 및 클럭 신호 생성 회로(120)와 연결될 수 있다. 본 발명의 실시예에 있어서, 제1 케이블(152)과 제2 케이블(162)은 동일한 길이의 동축 케이블일 수 있다. 제1 케이블(152)의 길이는 제2 케이블(162)의 길이와 동일하여, 제1 레퍼런스 신호 및 제2 레퍼런스 신호가 전송 과정에서 지연이 없도록 보장할 수 있다. 본 발명의 실시예에 있어서, 제1 클럭 칩(150) 및 제2 클럭 칩(160)은 모델 번호가 LMK04808인 클럭 칩일 수 있으며, 당해 클럭 칩은 클럭 신호에 대해 지터 제거, 동기화 및 확장을 수행하는 기능을 갖는다.
도 2에 도시된 실시예에 있어서, 프로그래머블 게이트 어레이(130)와 레퍼런스 신호 생성 회로(110) 및 클럭 신호 생성 회로(120) 사이의 연결 관계는 도시되지 않았다는 점을 이해해야한다. 본 발명의 실시예의 설명에 따르면, 제1 클럭 칩(150)은 레퍼런스 신호 생성 회로(110)와 프로그래머블 게이트 어레이(130) 사이에 연결될 수도 있다. 다시 말하면, 제1 클럭 칩(150)의 입력단은 제1 케이블(152)을 통해 레퍼런스 신호 생성 회로(110)와 연결되는 바, 즉 제1 케이블(152)을 통해 제1 클럭 생성기(114)와 연결된다. 제1 클럭 칩(150)의 출력단은 프로그래머블 게이트 어레이(130)와 연결됨으로써, 프로그래머블 게이트 어레이(130)에 의해 취득된 제1 레퍼런스 신호가 이미 지터 제거 및 동기화된 것이 되도록 한다. 마찬가지로, 제2 클럭 칩(160)도 레퍼런스 신호 생성 회로(110)와 프로그래머블 게이트 어레이(130) 사이에 연결된다. 다시 말하면, 제2 클럭 칩(160)의 입력단은 제2 케이블(162)을 통해 레퍼런스 신호 생성 회로(110)와 연결되는 바, 즉 제2 케이블(162)을 통해 제1 클럭 생성기(114)와 연결된다. 제2 클럭 칩(160)의 출력단은 프로그래머블 게이트 어레이(130)와 연결됨으로써, 프로그래머블 게이트 어레이(130)에 의해 취득된 제2 레퍼런스 신호가 이미 지터 제거 및 동기화된 것이 되도록 한다.
일 실시예에 있어서, 여전히 도 2에 도시된 바를 참조하면, 본 발명의 클럭 소스 회로(10)의 클럭 신호 생성 회로(120)는 제2 클럭 생성기(122) 및 전압 제어 발진기(124)를 포함한다.
구체적으로, 전압 제어 발진기(124)(VCXO, Voltage-Controlled Crystal Oscillator)는 전압을 통해 수정 진동의 주파수 출력을 제어하는 수정 발진기이다. 본 발명의 실시예에 있어서, 전압 제어 발진기(124)는 제2 펄스 신호를 출력하도록 구성된다. 전압 제어 발진기(124)는 제2 클럭 생성기(122)와 연결됨으로써, 제2 펄스 신호를 제2 클럭 생성기(122)에 출력할 수 있다. 당해 제2 펄스 신호는 제2 클럭 생성기(122)에 대해 기준을 제공하는 데 사용된다.
제2 클럭 생성기(122)는 전압 제어 발진기(124)와 연결되며, 제2 펄스 신호를 취득하도록 구성된다. 제2 클럭 생성기(122)는 또한 레퍼런스 신호 생성 회로(110)와 슬롯(22) 사이에 연결됨으로써, 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 취득한다. 제2 클럭 생성기(122)는 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제2 펄스 신호에 기반하여 제1 클럭 신호를 생성하며, 제1 클럭 신호를 슬롯(22)에 출력할 수 있다. 본 발명의 실시예에 있어서, 제2 클럭 생성기(122)는 모델 번호가 HMC7044인 클럭 생성기일 수 있다. 도 2에 도시되지 않은 실시예에 있어서, 본 발명의 설명에 따르면, 제2 클럭 생성기(122)는 또한 프로그래머블 게이트 어레이(130)와 연결되어, 제1 클럭 신호를 프로그래머블 게이트 어레이(130)에 출력할 수 있다. 제1 클럭 신호는 정확한 타이밍에 사용될 수 있으며, 빠르게 전환되는 LVPECL을 제공할 수 있다.
일 실시예에 있어서, 본 발명의 클럭 소스 회로(10)에 적용되는 섀시(20)는 복수의 슬롯(22)을 포함할 수 있다. 여기서의 복수는 하나 이상의 정수를 의미한다. 본 발명의 실시예에 있어서, 섀시(20)가 복수의 슬롯(22)을 포함하는 경우, 제1 레퍼런스 신호 및 제2 레퍼런스 신호의 레퍼런스 신호 생성 회로(110)부터 임의의 슬롯(22)까지의 전송 거리가 동일하다.
구체적으로, 섀시(20)가 복수의 슬롯(22)을 포함하는 경우, 제1 레퍼런스 신호를 레퍼런스 신호 생성 회로(110)에서 각각의 슬롯(22)에 전송할 필요가 있다. 제2 레퍼런스 신호도 레퍼런스 신호 생성 회로(110)에서 각각의 슬롯(22)에 전송할 필요가 있다. 본 발명의 실시예에 있어서, 제1 레퍼런스 신호를 레퍼런스 신호 생성 회로(110)에서 각각의 슬롯(22)에 전송하는 전송 거리가 모두 동일하며, 또한 제2 레퍼런스 신호를 레퍼런스 신호 생성 회로(110)에서 각각의 슬롯(22)에 전송하는 전송 거리와 같다.
일 실시예에 있어서, 도 3에 도시된 바와 같이 본 발명의 클럭 소스 회로(10)의 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이는 또한 제3 트리거 신호를 통해 상호 작용한다.
구체적으로, 본 발명의 실시예에 있어서, 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이에서 제3 트리거 신호만을 선택하여 상호 작용을 수행하는 경우, 더이상 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호를 슬롯(22)에 출력하지 않는다. 이 경우, 레퍼런스 신호 생성 회로(110)는 제1 레퍼런스 신호를 생성한 후에, 제1 클럭 칩(150)을 통해 확장시키며, 제1 레퍼런스 신호를 제2 클럭 생성기(122) 및 프로그래머블 게이트 어레이(130)에 출력한다. 레퍼런스 신호 생성 회로(110)는 제2 레퍼런스 신호를 생성한 후에, 제2 클럭 칩(160)을 통해 확장시키며, 제2 레퍼런스 신호를 제2 클럭 생성기(122) 및 프로그래머블 게이트 어레이(130)에 출력한다. 제2 클럭 생성기(122)는 제1 레퍼런스 신호와 제2 레퍼런스 신호 및 제2 펄스 신호에 기반하여 제1 클럭 신호를 생성하여, 프로그래머블 게이트 어레이(130)에 출력할 수 있다. 프로그래머블 게이트 어레이(130)는 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호에 기반하여 업링크 신호를 생성하여, 슬롯(22)에 출력한다. 슬롯(22)은 업링크 신호를 취득한 후에, 다운링크 신호를 생성하여 프로그래머블 게이트 어레이(130)에 피드백한다. 도 3에 도시된 실시예에 있어서, 당해 업링크 신호와 다운링크 신호를 병합하여 제3 트리거 신호로 표기한다. 제3 트리거 신호는 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이의 상호 작용도 어느 정도 구현할 수 있다. 제3 트리거 신호와 비교하면, 제1 트리거 신호 및 제2 트리거 신호를 통해 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이의 상호 작용을 수행할 경우, 상호 작용 속도가 더 빠르고, 안정성도 더 높다.
주의할 점이라면, 본 발명의 클럭 소스 회로(10)가 동작하는 경우, 한편으로는, 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이는 제1 트리거 신호 및 제2 트리거 신호만을 통해 상호 작용을 수행할 수 있다. 다른 한편으로는, 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이는 제3 트리거 신호만을 통해 상호 작용을 수행할 수도 있다. 또 다른 한편으로는, 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이는 제1 트리거 신호 및 제2 트리거 신호를 통해 상호 작용을 수행할 뿐만 아니라, 제3 트리거 신호를 통해서도 상호 작용을 수행할 수 있다.
이하 도 3을 참조하여, 하나의 구체적인 실시예를 통해, 본 발명의 클럭 소스 회로(10)의 동작 과정을 설명한다.
본 발명의 클럭 소스 회로(10)가 동작하는 경우, 항온조 제어 수정 발진기(112)는10MHz의 제1 펄스 신호를 안정적으로 출력하여, 제1 클럭 생성기(114)에 대해 기준을 제공하여, 제1 클럭 생성기(114)의 출력 주파수가 더 정확하고 안정적으로 되도록 한다. 제1 클럭 생성기(114)는 모델 번호가 LMK03318인 클럭 생성기일 수 있으며, 두 개의 위상 동기 루프를 포함할 수 있다. 두 개의 위상 동기 루프는 제1 클럭 생성기(114)의 출력 신호의 위상이 입력 신호의 위상과 동일하도록 한다. 제1 클럭 생성기(114)는 주파수가 10MHz인 제1 레퍼런스 신호 및 주파수가 100MHz인 제2 레퍼런스 신호를 동시에 출력한다. 여기서, 제2 레퍼런스 신호는 차동 신호인 바, 클럭 소스 회로(10)의 노이즈 저항 능력을 향상시킬 수 있다.
제1 레퍼런스 신호는 제1 케이블(152)을 통해 제1 클럭 칩(150)에 전송된다. 제2 레퍼런스 신호는 제2 케이블(162)을 통해 제2 클럭 칩(160)에 전송된다. 제1 케이블(152)과 제2 케이블(162)는 동일한 길이의 동축 케이블이므로, 제1 레퍼런스 신호 및 제2 레퍼런스 신호의 전송에 지연이 없도록 보장할 수 있다. 제1 클럭 칩(150) 및 제2 클럭 칩(160)은 모델 번호가 LMK04808인 클럭 칩일 수 있다.
섀시(20)는 복수의 슬롯(22)을 포함할 수 있다. 제1 클럭 칩(150)은 제1 레퍼런스 신호를 취득한 후에, 제1 레퍼런스 신호에 대해 위상 조정을 수행함으로써, 지터를 제거한다. 이와 동시에, 제1 클럭 칩(150)은 또한 제1 레퍼런스 신호에 대해 동기화 및 확장을 수행함으로써, 제1 레퍼런스 신호를 복수개로 분할하여, 섀시(20)의 복수의 슬롯(22), 제2 클럭 생성기(122) 및 프로그래머블 게이트 어레이(130)에 각각 전송할 수 있다. 제2 클럭 칩(160)은 제2 레퍼런스 신호를 취득한 후에, 제2 레퍼런스 신호에 대해 위상 조정을 수행함으로써, 지터를 제거한다. 이와 동시에, 제2 클럭 칩(160)은 또한 제2 레퍼런스 신호에 대해 동기화 및 확장을 수행함으로써, 제2 레퍼런스 신호를 복수개로 분할하여, 섀시(20)의 복수의 슬롯(22), 제2 클럭 생성기(122) 및 프로그래머블 게이트 어레이(130)에 각각 전송할 수 있다.
각 슬롯(22)에 전송된 제1 레퍼런스 신호 및 제2 레퍼런스 신호는 레퍼런스 클럭을 제공하는 데 사용된다. 여기서, 제1 레퍼런스 신호는 주파수가 10MHz인 저지터 레퍼런스 신호이다. 본 발명의 실시예에 있어서, 제1 클럭 칩(150)에서 임의의 슬롯(22)까지의 배선 길이가 모두 동일함으로써, 각각의 슬롯(22)이 수신한 제1 레퍼런스 신호의 위상이 동일하도록 보장한다. 낮은 주파수의 제1 레퍼런스 신호는 양호한 호환성을 갖는다. 제2 레퍼런스 신호는 주파수가 100MHz인 고주파 기준 클럭이다. 제2 레퍼런스 신호의 위상은 제1 레퍼런스 신호의 위상과 정확하게 정열된다. 제2 레퍼런스 신호는 제1 레퍼런스 신호의 지터보다 더 새롭다. 마찬가지로, 제2 클럭 칩(160)에서 임의의 슬롯(22)까지의 배선 길이가 모두 동일함으로써, 각각의 슬롯(22)이 수신한 제2 레퍼런스 신호의 위상이 동일하도록 보장한다.
제2 클럭 생성기(122)는 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 전압 제어 발진기(124)가 송신한 제2 펄스 신호를 각각 수신하고, 제1 클럭 신호를 생성하여 섀시(20)의 각 슬롯(22)에 전송한다. 제1 클럭 신호는 정확한 타이밍에 사용되며, 빠르게 전환되는 LVPECL을 제공한다. 제1 클럭 신호도 프로그래머블 게이트 어레이(130)에 전송된다. 제2 클럭 생성기(122)는 모델 번호가 HMC7044인 클럭 생성기일 수 있다.
프로그래머블 게이트 어레이(130)는 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호를 취득한 후에, 고속 고품질의 트리거 신호인 제1 트리거 신호를 생성한다. 프로그래머블 게이트 어레이(130)는 제1 트리거 신호를 섀시(20)의 각 슬롯(22)에 전송한다. 슬롯(22)은 제1 트리거 신호를 수신한 후에, 제2 트리거 신호를 프로그래머블 게이트 어레이(130)에 피드백함으로써, 슬롯(22)과 프로그래머블 게이트 어레이(130) 사이의 상호 작용을 구현한다.
프로그래머블 게이트 어레이(130)는 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호를 취득한 후에, 또한 소스 동기화 신호를 생성한다. 프로그래머블 게이트 어레이(130)는 소스 동기화 신호를 동기화 신호 생성 회로(140)에 전송한다. 동기화 신호 생성 회로(140)는 소스 동기화 신호를 동기화 신호로 변환하여, 각 슬롯(22)에 전송한다. 동기화 신호는 제1 레퍼런스 신호 및 제2 레퍼런스 신호의 위상 관계를 정립할 수 있다. 동기화 신호 생성 회로(140)는 모델 번호가 ADCLK954인 클럭 분배기일 수 있다.
일 실시예에 있어서, 도 4에 도시된 바와 같이 본 발명은 복수의 슬롯(22) 및 상기의 임의의 한 실시예 중의 클럭 소스 회로(10)를 포함하는 섀시(20)를 더 제공한다.
구체적으로, 클럭 소스 회로(10)는 슬롯(22)과의 연결에 사용된다. 클럭 소스 회로(10)는 레퍼런스 신호 생성 회로(110), 클럭 신호 생성 회로(120), 프로그래머블 게이트 어레이(130) 및 동기화 신호 생성 회로(140)를 포함할 수 있다. 레퍼런스 신호 생성 회로(110)는 슬롯(22)과 연결되어 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 생성하여, 슬롯(22)에 전송한다. 클럭 신호 생성 회로(120)는 레퍼런스 신호 생성 회로(110)와 슬롯(22) 사이에 연결되어, 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 취득하고, 제1 클럭 신호를 생성하여 슬롯(22)에 전송하도록 구성된다. 프로그래머블 게이트 어레이(130)는 레퍼런스 신호 생성 회로(110) 및 클럭 신호 생성 회로(120)와 연결된다. 프로그래머블 게이트 어레이(130)는 또한 슬롯(22)과 연결되어 제1 레퍼런스 신호, 제2 레퍼런스 신호 및 제1 클럭 신호를 취득하고, 제1 트리거 신호 및 소스 동기화 신호를 생성하며, 제1 트리거 신호를 슬롯(22)에 전송한다. 동기화 신호 생성 회로(140)는 프로그래머블 게이트 어레이(130)와 슬롯(22) 사이에 연결되어, 소스 동기화 신호를 취득하고, 동기화 신호를 생성하여 슬롯(22)에 전송한다.
일 실시예에 있어서, 본 발명은 멀티 섀시 캐스케이드 시스템(30)을 더 제공한다. 당해 멀티 섀시 캐스케이드 시스템(30)은 복수의 상기 실시예 중의 섀시(20)를 포함한다. 여기서의 복수는 두 개의 이상의 정수를 의미한다. 여기서, 복수의 섀시(20)는 하나의 마스터 섀시(32) 및 복수의 슬레이브 섀시(34)를 포함한다. 여기서의 복수는 하나의 이상의 정수를 의미한다. 마스터 섀시(32)와 슬레이브 섀시(34)는 마스터 섀시(32)의 레퍼런스 신호 생성 회로(110)를 공유한다.
구체적으로, 임의의 섀시(20)의 경우, 당해 섀시(20) 중의 프로그래머블 게이트 어레이(130)는 당해 섀시(20)의 레퍼런스 신호 생성 회로(110)에 연결됨으로써, 레퍼런스 신호 생성 회로(110)에 명령을 송신하여, 레퍼런스 신호 생성 회로(110)의 동작을 제어할 수 있다. 멀티 섀시 캐스케이드 시스템(30)에 있어서, 복수의 섀시(20)의 프로그래머블 게이트 어레이(130)는 서로 연결됨으로써, 정보의 상호 교환을 구현할 수 있다.
각각의 섀시(20)에는 하나의 딥(DIP) 스위치가 마련될 수 있으며, 사용자는 딥 스위치를 통해, 당해 섀시(20)가 마스터 섀시(32)인지 슬레이브 섀시(34)인지를 결정할 수 있다. 마스터 섀시(32)의 프로그래머블 게이트 어레이(130)는 마스터 섀시(32)의 레퍼런스 신호 생성 회로(110)의 동작을 제어하여, 마스터 섀시(32)의 클럭 신호 생성 회로(120) 및 프로그래머블 게이트 어레이(130)에 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 제공하며, 슬레이브 섀시(34)의 클럭 신호 생성 회로(120) 및 프로그래머블 게이트 어레이(130)에 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 제공한다. 슬레이브 섀시(34)의 프로그래머블 게이트 어레이(130)는 슬레이브 섀시(34)의 레퍼런스 신호 생성 회로(110)가 동작하지 않도록 제어한다.
일 실시예에 있어서, 도 5에 도시된 바와 같이 본 발명의 멀티 섀시 캐스케이드 시스템(30)에 있어서, 각각의 섀시(20)의 클럭 소스 회로(10)는 제1 클럭 칩(150) 및 제2 클럭 칩(160)을 더 포함한다.
구체적으로, 제1 클럭 칩(150)의 입력단은 제1 케이블(152)을 통해 레퍼런스 신호 생성 회로(110)에 연결되어 제1 레퍼런스 신호를 취득하며, 제1 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행한다. 제1 클럭 칩(150)의 출력단은 슬롯(22)과 클럭 신호 생성 회로(120) 및 프로그래머블 게이트 어레이(130)와 연결된다. 제2 클럭 칩(160)의 입력단은 제2 케이블(162)을 통해 레퍼런스 신호 생성 회로(110)에 연결되어 제2 레퍼런스 신호를 취득하고, 제2 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행한다. 제2 클럭 칩(160)의 출력단은 슬롯(22)과 클럭 신호 생성 회로(120) 및 프로그래머블 게이트 어레이(130)와 연결된다. 다시 말하면, 각각의 섀시(20)의 슬롯(22), 클럭 신호 생성 회로(120) 및 프로그래머블 게이트 어레이(130)에 의해 취득된 제1 레퍼런스 신호는 모두 제1 클럭 칩(150)이 출력한 것이다. 슬롯(22), 클럭 신호 생성 회로(120) 및 프로그래머블 게이트 어레이(130)에 의해 취득된 제2 레퍼런스 신호는 모두 제2 클럭 칩(160)이 출력한 것이다.
도 5에 도시된 바와 같이, 레퍼런스 신호 생성 회로(110)는 항온조 제어 수정 발진기(112) 및 항온조 제어 수정 발진기(112)에 연결된 제1 클럭 생성기(114)를 포함할 수 있으며, 제1 클럭 생성기(114)는 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 출력하도록 구성될 수 있다. 따라서, 각 슬레이브 섀시(34)의 제1 클럭 칩(150)은 각각 마스터 섀시(32)의 제1 클럭 생성기(114)와 연결되어 제1 레퍼런스 신호를 취득하여, 당해 슬레이브 섀시(34)의 슬롯(22), 클럭 신호 생성 회로(120) 및 프로그래머블 게이트 어레이(130)에 출력할 수 있다. 각 슬레이브 섀시(34)의 제2 클럭 칩(160)은 각각 마스터 섀시(32)의 제1 클럭 생성기(114)에 연결되어 제2 레퍼런스 신호를 취득하여, 당해 슬레이브 섀시(34)의 슬롯(22), 클럭 신호 생성 회로(120) 및 프로그래머블 게이트 어레이(130)에 출력할 수 있다. 이와 동시에, 마스터 섀시(32)의 제1 클럭 칩(150)도 마스터 섀시(32)의 제1 클럭 생성기(114)에 연결되며, 제1 레퍼런스 신호를 취득하도록 구성된다. 마스터 섀시(32)의 제2 클럭 칩(160)도 마스터 섀시(32)의 제1 클럭 생성기(114)에 연결되며, 제2 레퍼런스 신호를 취득하도록 구성된다.
본 발명의 실시예에 있어서, 마스터 섀시(32)의 레퍼런스 신호 생성 회로(110)와 임의의 제1 클럭 칩(150) 사이의 전기적 연결 거리 및 마스터 섀시(32)의 레퍼런스 신호 생성 회로(110)와 임의의 제2 클럭 칩(160) 사이의 전기적 연결 거리는 동일하다. 다시 말하면, 마스터 섀시(32)의 제1 클럭 생성기(114)와 임의의 제1 클럭 칩(150) 사이의 배선 거리 및 마스터 섀시(32)의 제1 클럭 생성기(114)와 임의의 제2 클럭 칩(160) 사이의 배선 거리는 모두 동일하다.
일 실시예에 있어서, 도 6에 도시된 바와 같이, 본 발명의 멀티 섀시 캐스케이드 시스템(30)은 제1 동기화 버퍼(170) 및 제2 동기화 버퍼(180)를 더 포함한다.
제1 동기화 버퍼(170)는 마스터 섀시(32)의 프로그래머블 게이트 어레이(130)에 연결되어, 프로그래머블 게이트 어레이(130)의 제어를 받는다. 제1 동기화 버퍼(170)는 또한 임의의 섀시(20)의 제1 클럭 칩(150)에 연결되어, 모든 제1 클럭 칩(150)을 구성하는데 사용됨으로써, 각 섀시(20)의 제1 레퍼런스 신호가 동일한 위상에 위치하도록 한다. 제2 동기화 버퍼(180)는 마스터 섀시(32)의 프로그래머블 게이트 어레이(130)와 연결되어, 프로그래머블 게이트 어레이(130)의 제어를 받는다. 제2 동기화 버퍼(180)는 또한 임의의 섀시(20)의 제2 클럭 칩(160)과 연결되며, 모든 제2 클럭 칩(160)을 구성하는데 사용됨으로써, 각 섀시(20)의 제2 레퍼런스 신호가 동일한 위상에 위치하도록 한다.
본 발명의 멀티 섀시 캐스케이드 시스템(30)에 따라, 본 발명은 멀티 섀시 캐스케이드 시스템(30)의 제어 방법을 더 제공한다. 당해 제어 방법은 당해 멀티 섀시 캐스케이드 시스템(30) 중의 각각의 섀시(20)에 적용되며, 아래의 단계를 포함한다.
S100에 있어서, 제1 입력 명령 및 제2 입력 명령 중의 하나를 포함하는 입력 명령을 취득한다.
S210에 있어서, 입력 명령이 제1 입력 명령인 경우, 프로그래머블 게이트 어레이(130)가 레퍼런스 신호 생성 회로(110)의 동작을 제어하여, 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 출력하도록 한다.
S220에 있어서, 입력 명령이 제2 입력 명령인 경우, 프로그래머블 게이트 어레이(130)가 레퍼런스 신호 생성 회로(110)가 동작을 중단하도록 제어한다.
구체적으로, 여기서의 입력 명령은 사용자가 딥 스위치를 통해 입력한 제어 명령일 수 있다. 사용자가 딥 스위치를 통해 명령을 입력한 후, 섀시(20)가 마스터 섀시(32)인지 슬레이브 섀시(34)인지를 결정할 수 있다. 본 발명의 실시예에 있어서, 제1 입력 명령을 수신한 섀시(20)가 마스터 섀시(32)이고, 제2 입력 명령을 수신한 섀시(20)가 슬레이브 섀시(34)이다. 따라서, 제1 입력 명령을 수신한 마스터 섀시(32)의 프로그래머블 게이트 어레이(130)는 레퍼런스 신호 생성 회로(110) 동작을 제어하여, 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 출력한다. 제2 입력 명령을 수신한 슬레이브 섀시(34)의 프로그래머블 게이트 어레이(130)는 레퍼런스 신호 생성 회로(110)가 동작을 중단하도록 제어하고, 마스터 섀시(32)로부터의 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 취득한다.
또한, 단계 S210은 구체적으로 입력 명령이 제1 입력 명령인 경우, 프로그래머블 게이트 어레이(130)가 레퍼런스 신호 생성 회로(110)의 동작을 제어하여, 제1 레퍼런스 신호를 제1 클럭 칩(150)에 출력하고, 제2 레퍼런스 신호를 제2 클럭 칩(160)에 출력하도록 하는 단계를 포함한다.
단계 S220는 구체적으로 입력 명령인 제2 입력 명령인 경우, 프로그래머블 게이트 어레이(130)가 레퍼런스 신호 생성 회로(110)가 동작을 중단하도록 제어하며, 제1 클럭 칩(150)을 통해 마스터 섀시(32)의 제1 레퍼런스 신호를 취득하고, 제2 클럭 칩(160)을 통해 마스터 섀시(32)의 제2 레퍼런스 신호를 취득하는 것을 포함한다.
구체적으로, 즉 각각의 섀시(20)의 제1 클럭 칩(150) 및 제2 클럭 칩(160)은 모두 마스터 섀시(32)의 레퍼런스 신호 생성 회로(110)와 연결된다. 각각의 섀시(20)의 제1 클럭 칩(150)은 모두 마스터 섀시(32)의 레퍼런스 신호 생성 회로(110)가 출력한 제1 레퍼런스 신호를 취득한다. 각각의 섀시(20)의 제2 클럭 칩(160)은 모두 마스터 섀시(32)의 레퍼런스 신호 생성 회로(110)가 출력한 제2 레퍼런스 신호를 취득한다.
또한, 단계 S220 뒤에 이하의 단계를 더 포함한다.
S300에 있어서, 입력 명령이 제1 명령인 경우, 프로그래머블 게이트 어레이(130)는 제1 동기화 버퍼(170)가 각 제1 클럭 칩(150)을 구성하도록 제어하고, 제2 동기화 버퍼(180)가 각 제2 클럭 칩(160)을 구성하도록 제어한다.
구체적으로, 섀시(20)가 마스터 섀시(32)인 경우, 마스터 섀시(32)의 프로그래머블 게이트 어레이(130)는 마스터 섀시(32)의 제1 동기화 버퍼(170)가 각 섀시(20)의 제1 클럭 칩(150)을 구성하도록 제어한다. 마스터 섀시(32)의 프로그래머블 게이트 어레이(130)는 마스터 섀시(32)의 제2 동기화 버퍼(180)가 각 섀시(20)의 제2 클럭 칩(160)을 구성하도록 제어한다
이하 도 6을 참조하여, 하나의 구체적인 실시예를 통해, 본 발명의 멀티 섀시 캐스케이드 시스템(30)의 동작 과정을 설명한다.
멀티 섀시 캐스케이드 시스템(30)은 복수의 캐스케이드의 섀시(20)를 포함한다. 각 섀시(20)의 백 플레이트에는 하나의 딥 스위치가 마련될 수 있으며, 사용자는 딥 스위치를 통해 당해 섀시(20)가 마스터 섀시(32)인지 슬레이브 섀시(34)인지를 정의할 수 있다.
멀티 섀시 캐스케이드 시스템(30)이 동작하는 경우, 각각의 섀시(20)의 프로그래머블 게이트 어레이(130)는 딥 스위치를 판독하여, 당해 섀시(20)가 마스터 섀시(32)인지 슬레이브 섀시(34)인지를 판단한다. 슬레이브 섀시(34)인 경우, 프로그래머블 게이트 어레이(130)는 자신의 레퍼런스 신호 생성 회로(110)가 동작을 중단하도록 제어한다. 마스터 섀시(32)인 경우, 프로그래머블 게이트 어레이(130)는 자신의 레퍼런스 신호 생성 회로(110)가 동작하도록 제어한다.
마스터 섀시(32)의 레퍼런스 신호 생성 회로(110)가 동작하는 경우, 복수의 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 송신하며, 동일한 길이의 동축 케이블을 통해 각각의 섀시(20)의 제1 클럭 칩(150) 및 제2 클럭 칩(160)에 전송한다. 이와 동시에, 마스터 섀시(32)의 프로그래머블 게이트 어레이(130)는 또한 제1 동기화 버퍼(170)를 통해 각 제1 클럭 칩(150)을 구성하며, 제2 동기화 버퍼(180)를 통해 각 제2 클럭 칩(160)을 구성하여, 각 섀시(20) 중의 제1 클럭 칩(150) 및 제2 클럭 칩(160)이 동작하도록 한다. 각 섀시(20) 중의 제1 클럭 칩(150) 및 제2 클럭 칩(160)이 동작하는 경우, 슬롯(22)에 제1 레퍼런스 신호, 제2 레퍼런스 신호, 제1 클럭 신호 및 제1 트리거 신호를 출력하고, 슬롯(22)이 피드백한 제2 트리거 신호를 취득할 수 있다.
이상에서 설명된 실시예의 기술적 특징들은 임의로 조합될 수 있고, 설명의 간략화를 위해, 상기 실시예의 각 기술적 특징들의 모든 가능한 조합을 설명하지는 않았지만, 이들의 기술적 특징의 조합 간에 모순이 없는 한, 본 명세서의 범위에 속하는 것으로 간주되어야 한다.
전술한 실시예는 단지 본 발명의 특정 실시예를 나타내며, 그에 대한 설명은 비교적 구체적이고 상세하지만, 본 발명의 범위를 제한하는 것으로 이해되어서는 안된다. 본 기술분야의 통상의 기술자에 있어서, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 다양한 변형 및 수정을 행할 수 있을 것이며, 이들은 모두 본 발명의 보호범위에 속한다. 따라서, 본 발명의 보호 범위는 첨부된 특허 청구 범위에 의해 결정된다.

Claims (11)

  1. 섀시(Chassis)의 슬롯과 연결되도록 구성되는 클럭 소스 회로에 있어서,
    레퍼런스 신호 생성 회로 - 상기 레퍼런스 신호 생성 회로는 상기 슬롯과 연결되어 제1 레퍼런스 신호 및 제2 레퍼런스 신호를 생성하고, 상기 슬롯에 전송함 -;
    클럭 신호 생성 회로 - 상기 클럭 신호 생성 회로는 상기 레퍼런스 신호 생성 회로와 상기 슬롯 사이에 연결되며, 상기 제1 레퍼런스 신호 및 상기 제2 레퍼런스 신호를 취득하고, 제1 클럭 신호를 생성하여 상기 슬롯에 전송하도록 구성됨 -;
    프로그래머블 게이트 어레이 - 상기 프로그래머블 게이트 어레이는 상기 레퍼런스 신호 생성 회로 및 상기 클럭 신호 생성 회로와 연결되고, 또한 상기 슬롯과 연결되어, 상기 제1 레퍼런스 신호, 상기 제2 레퍼런스 신호 및 상기 제1 클럭 신호를 취득하고, 제1 트리거 신호 및 소스 동기화 신호를 생성하며, 상기 제1 트리거 신호를 상기 슬롯에 전송함 -; 및
    동기화 신호 생성 회로 - 상기 동기화 신호 생성 회로는 상기 프로그래머블 게이트 어레이와 상기 슬롯 사이에 연결되어, 상기 소스 동기화 신호를 취득하고, 동기화 신호를 생성하여 상기 슬롯에 전송함 -
    를 포함하는, 클럭 소스 회로.
  2. 제1항에 있어서,
    상기 레퍼런스 신호 생성 회로는,
    항온조 제어 수정 발진기 - 상기 항온조 제어 수정 발진기는 제1 펄스 신호를 출력하도록 구성됨 -; 및
    제1 클럭 생성기 - 상기 제1 클럭 생성기는 상기 항온조 제어 수정 발진기와 연결되어, 상기 제1 펄스 신호를 취득하고, 상기 제1 레퍼런스 신호 및 상기 제2 레퍼런스 신호를 생성함 -
    를 포함하는, 클럭 소스 회로.
  3. 제1항에 있어서,
    제1 클럭 칩 - 상기 제1 클럭 칩의 입력단은 제1 케이블을 통해 상기 레퍼런스 신호 생성 회로와 연결되고, 상기 제1 클럭 칩의 출력단은 상기 슬롯 및 상기 클럭 신호 생성 회로와 연결되어, 상기 제1 레퍼런스 신호를 취득하며, 상기 제1 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행함 -; 및
    제2 클럭 칩 - 상기 제2 클럭 칩의 입력단은 제2 케이블을 통해 상기 레퍼런스 신호 생성 회로와 연결되고, 상기 제2 클럭 칩의 출력단은 상기 슬롯 및 상기 클럭 신호 생성 회로와 연결되어, 상기 제2 레퍼런스 신호를 취득하며, 상기 제2 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행함 -
    을 더 포함하는, 클럭 소스 회로.
  4. 제3항에 있어서,
    상기 제1 케이블의 길이는 상기 제2 케이블 길이와 동일한, 클럭 소스 회로.
  5. 제1항에 있어서,
    상기 클럭 신호 생성 회로는,
    제2 클럭 생성기 - 상기 제2 클럭 생성기는 상기 레퍼런스 신호 생성 회로와 상기 슬롯 사이에 연결되어, 상기 제1 레퍼런스 신호 및 상기 제2 레퍼런스 신호를 취득하고, 제1 클럭 신호를 생성하여 상기 슬롯에 전송함 -; 및
    전압 제어 발진기(voltage-controlled oscillator, VCO) - 상기 전압 제어 발진기는 상기 제2 클럭 생성기와 연결되어, 상기 제2 클럭 생성기에 제2 펄스 신호를 출력함 -
    를 포함하는, 클럭 소스 회로.
  6. 제1항에 있어서,
    상기 제1 레퍼런스 신호의 위상은 상기 제2 레퍼런스 신호의 위상과 동일한, 클럭 소스 회로.
  7. 제1항에 있어서,
    상기 섀시는 복수의 슬롯을 포함하며, 상기 제1 레퍼런스 신호 및 상기 제2 레퍼런스 신호의 상기 레퍼런스 신호 생성 회로부터 임의의 상기 슬롯까지의 전송 거리는 모두 동일한, 클럭 소스 회로.
  8. 섀시에 있어서,
    복수의 슬롯; 및
    제1항 내지 제7항 중 어느 한 항의 클럭 소스 회로
    를 포함하고,
    상기 클럭 소스 회로는 복수의 상기 슬롯과 연결되는, 섀시.
  9. 멀티 섀시 캐스케이드 시스템으로서,
    복수의 제8항의 섀시를 포함하고, 복수의 상기 섀시는 하나의 마스터 섀시 및 복수의 슬레이브 섀시를 포함하며;
    상기 마스터 섀시와 상기 슬레이브 섀시는 상기 마스터 섀시의 레퍼런스 신호 생성 회로를 공유하는, 멀티 섀시 캐스케이드 시스템.
  10. 제9항에 있어서,
    상기 클럭 소스 회로는,
    제1 클럭 칩 - 상기 제1 클럭 칩의 입력단은 제1 케이블을 통해 상기 레퍼런스 신호 생성 회로와 연결되고, 상기 제1 클럭 칩의 출력단은 상기 슬롯 및 상기 클럭 신호 생성 회로와 연결되어, 상기 제1 레퍼런스 신호를 취득하고, 상기 제1 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행함 -; 및
    제2 클럭 칩 - 상기 제2 클럭 칩의 입력단은 제2 케이블을 통해 상기 레퍼런스 신호 생성 회로와 연결되고, 상기 제2 클럭 칩의 출력단은 상기 슬롯 및 상기 클럭 신호 생성 회로와 연결되어, 상기 제2 레퍼런스 신호를 취득하고, 상기 제2 레퍼런스 신호에 대해 지터 제거, 동기화 및 확장을 수행함 -
    을 포함하며;
    상기 마스터 섀시의 레퍼런스 신호 생성 회로는 임의의 상기 섀시의 상기 제1 클럭 칩과 연결되어, 상기 제1 레퍼런스 신호를 출력하고, 상기 마스터 섀시의 레퍼런스 신호 생성 회로는 임의의 상기 섀시의 상기 제2 클럭 칩과 연결되어, 상기 제2 레퍼런스 신호를 출력하며;
    상기 마스터 섀시의 레퍼런스 신호 생성 회로와 임의의 상기 제1 클럭 칩 사이의 전기적 연결 거리 및 상기 마스터 섀시의 레퍼런스 신호 생성 회로와 임의의 상기 제2 클럭 칩 사이의 전기적 연결 거리는 동일한, 멀티 섀시 캐스케이드 시스템.
  11. 제10항에 있어서,
    제1 동기화 버퍼 및 제2 동기화 버퍼를 더 포함하고,
    상기 제1 동기화 버퍼 및 상기 제2 동기화 버퍼는 각각 상기 마스터 섀시의 상기 프로그래머블 게이트 어레이와 연결되고;
    상기 제1 동기화 버퍼는 각각 임의의 상기 제1 클럭 칩에 연결됨으로써, 상기 마스터 섀시의 프로그래머블 게이트 어레이로 하여금 상기 제1 동기화 버퍼를 통해 임의의 상기 제1 클럭 칩을 구성하도록 하며,
    상기 제2 동기화 버퍼는 각각 임의의 상기 제2 클럭 칩에 연결됨으로써, 상기 마스터 섀시의 프로그래머블 게이트 어레이로 하여금 상기 제2 동기화 버퍼를 통해 임의의 상기 제2 클럭 칩을 구성하도록 하는, 멀티 섀시 캐스케이드 시스템.
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