JP2023156435A - 半導体デバイスおよび方法 - Google Patents
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- H01L2224/05611—Tin [Sn] as principal constituent
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- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
- H01L2224/05624—Aluminium [Al] as principal constituent
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05639—Silver [Ag] as principal constituent
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05644—Gold [Au] as principal constituent
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05647—Copper [Cu] as principal constituent
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05655—Nickel [Ni] as principal constituent
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- H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05657—Cobalt [Co] as principal constituent
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05666—Titanium [Ti] as principal constituent
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- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
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- H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05684—Tungsten [W] as principal constituent
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- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
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- H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/0805—Shape
- H01L2224/08057—Shape in side view
- H01L2224/08058—Shape in side view being non uniform along the bonding area
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
- H01L2224/081—Disposition
- H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
- H01L2224/091—Disposition
- H01L2224/0918—Disposition being disposed on at least two different sides of the body, e.g. dual array
- H01L2224/09181—On opposite sides of the body
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/271—Manufacture and pre-treatment of the layer connector preform
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/2902—Disposition
- H01L2224/29026—Disposition relative to the bonding area, e.g. bond pad, of the semiconductor or solid-state body
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
- H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
- H01L2224/29001—Core members of the layer connector
- H01L2224/29099—Material
- H01L2224/29186—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
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- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8034—Bonding interfaces of the bonding area
- H01L2224/80357—Bonding interfaces of the bonding area being flush with the surface
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- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/8036—Bonding interfaces of the semiconductor or solid state body
- H01L2224/80379—Material
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
- H01L2224/808—Bonding techniques
- H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
- H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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Abstract
【課題】より適切な半導体デバイス等を提供する。【解決手段】いくつかの半導体デバイスおよび製造方法が開示される。例では、半導体デバイスは、プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む第1の半導体構造を含む。半導体デバイスはまた、ダイナミック・ランダムアクセス・メモリ(DRAM)セルのアレイを含む第2の半導体構造と、複数の第2の接合接点を含む第2の接合層とを含む。半導体デバイスは、第1の接合層と第2の接合層との接合界面をさらに含む。第1の接合接点は、接合界面において第2の接合接点と接触している。【選択図】図4A
Description
[関連出願の相互参照]
本願は、2019年4月15日に出願された「INTEGRATION OF THREE-DIMENSIONAL NAND MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS」と題する国際出願第PCT/CN2019/082607号に対する優先権の利益を主張するものであり、その全体は参照により本明細書に組み込まれる。
本願は、2019年4月15日に出願された「INTEGRATION OF THREE-DIMENSIONAL NAND MEMORY DEVICES WITH MULTIPLE FUNCTIONAL CHIPS」と題する国際出願第PCT/CN2019/082607号に対する優先権の利益を主張するものであり、その全体は参照により本明細書に組み込まれる。
本開示の実施形態は、半導体デバイスおよびその製造方法に関する。
現代のモバイルデバイス(例えば、スマートフォン、タブレットなど)では、アプリケーションプロセッサ、ダイナミック・ランダムアクセス・メモリ(DRAM)、フラッシュメモリ、Bluetooth、Wi-Fi、全地球測位システム(GPS)、周波数変調(FM)無線機、ディスプレイなどのための様々なコントローラ、およびベースバンドプロセッサなどの様々な機能を有効にするために、複数の複雑なシステムオンチップ(SOC)が使用され、これらは個別のチップとして形成される。例えば、アプリケーションプロセッサは、典型的には、中央処理装置(CPU)、グラフィック処理装置(GPU)、オンチップメモリ、加速機能ハードウェア、および他のアナログ構成要素を含み、サイズが大きい。
半導体デバイスおよびその製造方法の実施形態が本明細書に開示される。
より適切な半導体デバイス等を提供する。
一例に係る半導体デバイスは、半導体デバイスであって、プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを有する第1の半導体構造と、ダイナミック・ランダムアクセス・メモリ(DRAM)セルのアレイと、複数の第2の接合接点を含む第2の接合層とを有する第2の半導体構造と、前記第1の接合層と前記第2の接合層との間の接合界面であって、前記第1の接合接点が前記接合界面で前記第2の接合接点と接触している接合界面と、を備える。
一例に係る方法は、半導体デバイスを形成するための方法であって、第1のウェハ上に複数の第1の半導体構造を形成することであって、前記第1の半導体構造の少なくとも1つは、プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを有する、複数の第1の半導体構造を形成することと、第2のウェハ上に複数の第2の半導体構造を形成することであって、前記第2の半導体構造の少なくとも1つは、ダイナミック・ランダムアクセス・メモリ(DRAM)セルのアレイと、複数の第2の接合接点を含む第2の接合層とを有する、複数の第2の半導体構造を形成することと、前記第1の半導体構造の前記少なくとも1つが前記第2の半導体構造の前記少なくとも1つに接合されるように、face-to-face方式で前記第1のウェハと前記第2のウェハとを接合することであって、前記第1の半導体構造の前記第1の接合接点が前記第2の半導体構造の前記第2の接合接点に接合界面で接触するように、前記第1のウェハと前記第2のウェハとを接合することと、複数のダイに前記接合された第1および第2のウェハをダイシングすることであって、前記ダイの少なくとも1つが、前記接合された第1および第2の半導体構造を含むように、前記接合された第1および第2のウェハをダイシングすることと、を含む。
別の例に係る方法は、半導体デバイスを形成するための方法であって、第1のウェハ上に複数の第1の半導体構造を形成することであって、前記第1の半導体構造の少なくとも1つは、プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを有する、複数の第1の半導体構造を形成することと、複数の第1のダイに前記第1のウェハをダイシングすることであって、前記第1のダイの少なくとも1つが前記第1の半導体構造の前記少なくとも1つを含むように、前記第1のウェハをダイシングすることと、第2のウェハ上に複数の第2の半導体構造を形成することであって、前記第2の半導体構造の少なくとも1つは、ダイナミック・ランダムアクセス・メモリ(DRAM)セルのアレイと、複数の第2の接合接点を含む第2の接合層とを有する、複数の第2の半導体構造を形成することと、複数の第2のダイに前記第2のウェハをダイシングすることであって、前記第2のダイの少なくとも1つが前記第2の半導体構造の前記少なくとも1つを含むように、前記第2のウェハをダイシングすることと、前記第1の半導体構造が前記第2の半導体構造に接合されるように、face-to-face方式で前記第1のダイと前記第2のダイとを接合することであって、前記第1の半導体構造の前記第1の接合接点が前記第2の半導体構造の前記第2の接合接点に接合界面で接触するように、前記第1のダイと前記第2のダイとを接合することと、を含む。
より適切な半導体デバイス等が提供される。
本明細書に組み込まれ、本明細書の一部を形成する添付の図面は、本開示の実施形態を示し、説明と共に、本開示の原理を説明し、当業者が本開示を作成および使用することを可能にするのにさらに役立つ。
いくつかの実施形態による、例示的な半導体デバイスの断面の概略図を示す。
いくつかの実施形態による、別の例示的な半導体デバイスの断面の概略図を示す。
いくつかの実施形態による、プロセッサおよびSRAMを有する例示的な半導体構造の概略的な平面図を示す。
いくつかの実施形態による、DRAMおよび周辺回路を有する例示的な半導体構造の概略的な平面図を示す。
いくつかの実施形態による、プロセッサ、SRAM、および周辺回路を有する例示的な半導体構造の概略的な平面図を示す。
いくつかの実施形態による、DRAMを有する例示的な半導体構造の概略的な平面図を示す。
いくつかの実施形態による、例示的な半導体デバイスの断面を示す。
いくつかの実施形態による、別の例示的な半導体デバイスの断面を示す。
いくつかの実施形態による、さらに別の例示的な半導体デバイスの断面を示す。
いくつかの実施形態による、さらに別の例示的な半導体デバイスの断面図を示す。
いくつかの実施形態による、プロセッサ、SRAM、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。
いくつかの実施形態による、プロセッサ、SRAM、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。
いくつかの実施形態による、DRAM、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。
いくつかの実施形態による、DRAM、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。
いくつかの実施形態による、DRAM、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。
いくつかの実施形態による、例示的な半導体デバイスを形成するための製造プロセスを示す。
いくつかの実施形態による、例示的な半導体デバイスを形成するための製造プロセスを示す。
いくつかの実施形態による、例示的な半導体構造を接合およびダイシングするための製造プロセスを示す。
いくつかの実施形態による、例示的な半導体構造を接合およびダイシングするための製造プロセスを示す。
いくつかの実施形態による、例示的な半導体構造を接合およびダイシングするための製造プロセスを示す。
いくつかの実施形態による、例示的な半導体構造をダイシングおよび接合するための製造プロセスを示す。
いくつかの実施形態による、例示的な半導体構造をダイシングおよび接合するための製造プロセスを示す。
いくつかの実施形態による、例示的な半導体構造をダイシングおよび接合するための製造プロセスを示す。
いくつかの実施形態による、半導体デバイスを形成するための例示的な方法のフローチャートである。
いくつかの実施形態による、半導体デバイスを形成するための別の例示的な方法のフローチャートである。
本開示の実施形態について、図面を参照しながら説明する。
[開示の概略]
一例では、半導体デバイスは、プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む第1の半導体構造を含む。半導体デバイスはまた、DRAMセルのアレイを含む第2の半導体構造と、複数の第2の接合接点を含む第2の接合層とを含む。半導体デバイスは、第1の接合層と第2の接合層との接合界面をさらに含む。第1の接合接点は、接合界面において第2の接合接点と接触している。
一例では、半導体デバイスは、プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む第1の半導体構造を含む。半導体デバイスはまた、DRAMセルのアレイを含む第2の半導体構造と、複数の第2の接合接点を含む第2の接合層とを含む。半導体デバイスは、第1の接合層と第2の接合層との接合界面をさらに含む。第1の接合接点は、接合界面において第2の接合接点と接触している。
別の例では、半導体デバイスを形成するための方法が開示される。第1のウェハには、複数の第1の半導体構造が形成されている。第1の半導体構造の少なくとも1つは、プロセッサと、SRAMセルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む。複数の第2の半導体構造が第2のウェハ上に形成される。第2の半導体構造の少なくとも1つは、DRAMセルのアレイと、複数の第2の接合接点を含む第2の接合層とを含む。第1の半導体構造のうちの少なくとも1つが第2の半導体構造のうちの少なくとも1つに接合されるように、第1のウェハおよび第2のウェハがface-to-face方式で接合される。第1の半導体構造の第1の接合接点は、接合界面において第2の半導体構造の第2の接合接点と接触している。接合された第1のウェハと第2のウェハは、複数のダイにダイシングされる。ダイのうちの少なくとも1つは、接合された第1の半導体構造と第2の半導体構造を含む。
さらに別の例では、半導体デバイスを形成するための方法が開示される。第1のウェハには、複数の第1の半導体構造が形成されている。第1の半導体構造の少なくとも1つは、プロセッサと、SRAMセルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む。第1のウェハは、第1のダイのうちの少なくとも1つが第1の半導体構造のうちの少なくとも1つを含むように、複数の第1のダイにダイシングされる。複数の第2の半導体構造が第2のウェハ上に形成される。第2の半導体構造の少なくとも1つは、DRAMセルのアレイと、複数の第2の接合接点を含む第2の接合層とを含む。第2のウェハは、第2のダイのうちの少なくとも1つが第2の半導体構造のうちの少なくとも1つを含むように、複数の第2のダイにダイシングされる。第1のダイおよび第2のダイは、第1の半導体構造が第2の半導体構造に接合されるように、face-to-face方式で接合される。第1の半導体構造の第1の接合接点は、接合界面において第2の半導体構造の第2の接合接点と接触している。
[実施の形態]
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識する。本開示が様々な他の用途にも使用できることは、当業者にとって明白である。
特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者は、本開示の精神および範囲から逸脱することなく、他の構成および配置を使用できることを認識する。本開示が様々な他の用途にも使用できることは、当業者にとって明白である。
本明細書における「一実施形態(one embodiment)」、「実施形態(an embodiment)」、「例示的な実施形態(an example embodiment)」、「いくつかの実施形態(some embodiments)」などの言及は、記載された実施形態が特定の特徴、構造、または特性を含み得るが、すべての実施形態が必ずしも特定の特徴、構造、または特性を含むとは限らない旨を示すことに留意されたい。さらに、そのような語句は、必ずしも同じ実施形態を指すとは限らない。さらに、特定の特徴、構造、または特性が実施形態に関連して記載されている場合、明示的に記載されているか否かにかかわらず、他の実施形態に関連させてそのような特徴、構造、または特性を実現させることは、当業者の認識の範囲内である。
一般に、用語は、文脈での使用から少なくとも部分的に理解され得る。例えば、本明細書で使用される「1つまたは複数」という用語は、文脈に少なくとも部分的に依拠して、任意の特徴、構造、または特性を単数の意味で説明するために使用されることがあり、または特徴、構造、または特性の組み合わせを複数の意味で説明するために使用されることがある。同様に、「a」、「an」、または「the」などの用語は、文脈に少なくとも部分的に依拠して、単数形の用法を伝えるか、または複数形の用法を伝えると理解されてもよい。さらに、「に基づく」という用語は、必ずしも排他的な要因のセットを伝えることを意図しているのではないと理解でき、むしろ同様に、文脈に少なくとも部分的に依拠して、必ずしも明示的に説明されていない追加の要因の存在を可能にし得る。
本開示における「上に(on)」、「上方に(above)」、および「上方に(over)」の意味は、「上に(on)」が何かの「直接上に」を意味するだけでなく、間に中間的な特徴部または層を備える何かの「上に(on)」という意味も含み、「上方に(above)」または「上方に(over)」は何かの「上方に(above)」または「上方に(over)」という意味を意味するだけでなく、間に中間的な特徴部または層を備える(すなわち、何かの上に直接)のではない何かの「上方に(above)」または「上方に(over)」であるという意味も含むことができるように、最も広く解釈されるべきであることは容易に理解されるべきである。
さらに、「真下(beneath)」、「下方(below)」、「下方(lower)」、「上方(above)」、「上方(upper)」などの空間的に相対的な用語は、本明細書では、図に示すように、1つの要素または特徴と別の要素または特徴との関係を説明するための説明を容易にするために使用され得る。空間的に相対的な用語は、図に示す向きに加えて、使用中または動作中のデバイスの異なる向きを包含することを意図している。装置は、他の方向に向けられてもよく(90度または他の向きに回転されてもよく)、本明細書で使用される空間的に相対的な記述子は、それに応じて同様に解釈されてもよい。
本明細書で使用される場合、「基板」という用語は、後続の材料層がその上に追加される材料を指す。基板自体をパターニングすることができる。基板の上に加えられる材料は、パターニングされてもよく、またはパターニングされないままであってもよい。さらに、基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの広範囲の半導体材料を含むことができる。あるいは、基板は、ガラス、プラスチック、またはサファイアウェハなどの非導電性材料から作製することができる。
本明細書で使用される場合、「層」という用語は、厚さを有する領域を含む材料部分を指す。層は、下にあるもしくは上にある構造の全体にわたって延在することができ、または下にあるもしくは上にある構造の範囲よりも小さい範囲を有することができる。さらに、層は、連続的な構造の厚さよりも薄い厚さを有する均一または不均一な連続的な構造の領域であり得る。例えば、層は、連続的な構造の上面と底面との間にある任意の対の水平面の間に、または上面と底面に、位置することができる。層は、水平方向、垂直方向、および/またはテーパ面に沿って延びることができる。基板は、層とすることができ、その中に1つまたは複数の層を含むことができ、および/またはその上、その上方、および/またはその下方に1つまたは複数の層を有することができる。層は複数の層を含むことができる。例えば、相互接続層は、1つまたは複数の導体および接触層(相互接続線および/またはビア接点が形成される)ならびに1つまたは複数の誘電体層を含むことができる。
本明細書で使用される場合、「約」という用語は、対象の半導体デバイスに関連する特定の技術ノードに基づいて異なり得る所与の量の値を示す。特定の技術ノードに基づいて、「約」という用語は、例えば、値の10~30%(例えば、値の±10%、±20%、または±30%)の範囲内で変化する所与の量の値を示すことができる。
本明細書で使用される場合、「ウェハ」は、半導体デバイスをその中および/または上に構築するための半導体材料のピースであり、ダイに分離される前に様々な製造プロセスを受けることができる。
最新のプロセッサ(「マイクロプロセッサ」としても知られる)が開発されてより世代が進むにつれて、キャッシュサイズは、プロセッサ性能向上のためにますます重要な役割を果たすようになっている。場合によっては、キャッシュはマイクロプロセッサのチップ内のチップ・リアル・エステートの半分またはそれ以上さえをも占有した。また、キャッシュからプロセッサ・コア・ロジックへの抵抗容量(RC)の遅延が顕著になり、性能が低下する可能性がある。さらに、プロセッサを外部メインメモリに電気的に接続するために、バス・インターフェース・ユニットが必要である。しかし、バス・インターフェース・ユニット自体は、追加のチップエリアを占有し、メインメモリへのその電気的接続は、金属ルーティングのための追加の領域を必要とし、追加のRC遅延を導入する。
本開示による様々な実施形態は、より良好なキャッシュの性能(より高い効率でのより高速なデータ転送)、より広いデータ帯域幅、より少ないバス・インターフェース・ユニット、およびより高速なメモリインターフェース速度を達成するために、接合チップ上に集積されたプロセッサコア、キャッシュ、およびメインメモリを有する半導体デバイスを提供する。本明細書で開示される半導体デバイスは、プロセッサコアおよびSRAM(例えば、キャッシュとして)を有する第1の半導体構造と、周辺に分布した長距離の金属ルーティングの代わりに、または従来のスルー・シリコン・ビア(TSV)の代わりに、多数の短距離の垂直の金属相互接続を有する第1の半導体構造に接合されたDRAM(例えば、メインメモリとして)を有する第2の半導体構造とを含むことができる。いくつかの実施形態では、キャッシュモジュールをより小さいキャッシュ領域に分割し、接合接点設計に従ってランダムに分散させることができる。
結果として、プロセッサウェハおよびDRAMウェハの製造プロセスからの相互作用の影響が少ないこと、ならびに既知の良好なハイブリッド接合歩留まりのために、より高い歩留まりでより短い製造サイクル時間を達成することができる。ミリメートルまたはセンチメートルレベルからマイクロメートルレベルなど、プロセッサとDRAMとの間のより短い接続距離は、より速いデータ転送速度でプロセッサの性能を改善し、より広い帯域幅でプロセッサ・コア・ロジックの効率を改善し、システムの速度を改善することができる。
図1Aは、いくつかの実施形態による、例示的な半導体デバイス100の断面の概略図を示す。半導体デバイス100は、接合チップの例を表しているものである。半導体デバイス100の構成要素(例えば、プロセッサ/SRAMおよびDRAM)は、異なる基板上に別々に形成され、次いで接合されて接合チップを形成することができる。半導体デバイス100は、プロセッサおよびSRAMセルのアレイを含む第1の半導体構造102を含むことができる。いくつかの実施形態では、第1の半導体構造102内のプロセッサおよびSRAMセルアレイは、相補型金属酸化膜半導体(CMOS)技術を使用する。プロセッサおよびSRAMセルアレイの両方は、高速を達成するために高度な論理プロセス(例えば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nmなどの技術ノード)で実装することができる。
プロセッサは、限定はしないが、CPU、GPU、デジタル信号プロセッサ(DSP)、テンソル処理ユニット(TPU)、視覚処理ユニット(VPU)、ニューラル処理ユニット(NPU)、相乗処理ユニット(SPU)、物理処理ユニット(PPU)、および画像信号プロセッサ(ISP)を含む専用プロセッサを含むことができる。プロセッサはまた、アプリケーションプロセッサ、ベースバンドプロセッサなどの複数の専用プロセッサを組み合わせるSoCを含むことができる。半導体デバイス100がモバイルデバイス(例えば、スマートフォン、タブレット、眼鏡、腕時計、仮想現実/拡張現実ヘッドセット、ラップトップコンピュータなど)で使用されるいくつかの実施形態では、アプリケーションプロセッサは、オペレーティングシステム環境で動作するアプリケーションを処理し、ベースバンドプロセッサは、第二世代(2G)、第三世代(3G)、第四世代(4G)、第五世代(5G)、第六世代(6G)セルラー通信などのセルラー通信を処理する。
プロセッサに加えて他の処理ユニット(「論理回路」としても知られる)、例えば、第2の半導体構造104のDRAMの1つ以上のコントローラおよび/または周辺回路の全体もしくは一部も、第1の半導体構造102に形成され得る。コントローラは、組み込みシステムにおける特定の動作を処理することができる。半導体デバイス100がモバイルデバイスで使用されるいくつかの実施形態では、各コントローラは、例えば、セルラー通信(例えば、Bluetooth通信、Wi-Fi通信、FMラジオなど)、電力管理、ディスプレイ駆動、測位およびナビゲーション、タッチスクリーン、カメラ以外の通信など、モバイルデバイスの特定の動作を処理することができる。したがって、半導体デバイス100の第1の半導体構造102は、いくつか例を挙げると、Bluetoothコントローラ、Wi-Fiコントローラ、FMラジオコントローラ、電力コントローラ、ディスプレイコントローラ、GPSコントローラ、タッチ・スクリーン・コントローラ、カメラコントローラをさらに含むことができ、それらの各々は、モバイルデバイス内の対応する構成要素の動作を制御するように構成される。
いくつかの実施形態では、半導体デバイス100の第1の半導体構造102は、第2の半導体構造104のDRAMの周辺回路の全体または一部をさらに含む。周辺回路(制御および感知回路としても知られる)は、DRAMの動作を容易にするために使用される任意の適切なデジタル、アナログ、および/または混合信号回路を含むことができる。例えば、周辺回路は、入力/出力バッファ、デコーダ(例えば、行デコーダおよび列デコーダ)、センス増幅器、または回路の任意の能動もしくは受動構成要素(例えば、トランジスタ、ダイオード、抵抗器、またはキャパシタ)のうちの1つまたは複数を含むことができる。
SRAMは、論理回路(例えば、プロセッサおよび周辺回路)の同じ基板上に統合され、より広いバスおよびより高い動作速度を可能にし、これは「オンダイSRAM」としても知られている。SRAMのメモリコントローラは、周辺回路の一部として組み込むことができる。いくつかの実施形態では、各SRAMセルは、データのビットを正または負の電荷として記憶するための複数のトランジスタと、それへのアクセスを制御する1つまたは複数のトランジスタとを含む。一例では、各SRAMセルは、6つのトランジスタ(例えば、金属酸化物半導体電界効果トランジスタ(MOSFET))、例えば、データのビットを記憶するための4つのトランジスタと、データへのアクセスを制御するための2つのトランジスタとを有する。SRAMセルは、論理回路(例えば、プロセッサおよび周辺回路)によって占有されていないエリア内に位置することができ、したがって、余分な空間を形成する必要がない。オンダイSRAMは、1つもしくは複数のキャッシュ(例えば、命令キャッシュまたはデータキャッシュ)および/またはデータバッファとして使用される半導体デバイス100の高速の動作を有効にすることができる。
半導体デバイス100はまた、DRAMセルのアレイを含む第2の半導体構造104を含むことができる。すなわち、第2の半導体構造104は、DRAMメモリデバイスとすることができる。DRAMは、メモリセルの定期的なリフレッシュを必要とする。DRAMをリフレッシュするためのメモリコントローラは、上述したコントローラおよび周辺回路の他の例として組み込むことができる。いくつかの実施形態では、各DRAMセルは、データのビットを正または負の電荷として記憶するためのキャパシタと、それへのアクセスを制御する1つまたは複数のトランジスタとを含む。一例では、各DRAMセルは1トランジスタ1キャパシタ(1T1C)セルである。
図1Aに示すように、半導体デバイス100は、第1の半導体構造102と第2の半導体構造104との間に垂直に接合界面106をさらに含む。以下で詳細に説明するように、第1の半導体構造102と第2の半導体構造104は、第1の半導体構造102と第2の半導体構造104の一方を製造するサーマルバジェットが第1の半導体構造102と第2の半導体構造104の他方を製造するプロセスを限定しないように、別々に(いくつかの実施形態では並列に)製造することができる。さらに、接合界面106を介した、多数の相互接続(例えば、接合接点)が形成されて、プリント回路基板(PCB)などの回路基板上の長距離(例えば、ミリメートルまたはセンチメートルレベル)であるチップツーチップ・データ・バスとは対照的な、第1の半導体構造102と第2の半導体構造104との間の直接的な短距離(例えば、ミクロンレベル)である電気接続を成し、それにより、チップインターフェースの遅延を排除し、消費電力を低減した高速I/Oスループットを達成することができる。第2の半導体構造104内のDRAMと第1の半導体構造102内のプロセッサとの間、ならびに第2の半導体構造104内のDRAMと第1の半導体構造102内のSRAMとの間のデータ転送は、接合界面106を介する相互接続(例えば、接合接点)を介して実行され得る。第1の半導体構造102と第2の半導体構造104を垂直に集積化することで、チップサイズを小さくすることができ、メモリセル密度を高くすることができる。さらに、「統合された」チップとして、複数の個別のチップ(例えば、様々なプロセッサ、コントローラ、およびメモリ)を単一の接合チップ(例えば、半導体デバイス100)に統合することにより、より速いシステム速度およびより小さいPCBのサイズも達成することができる。
積層された第1の半導体構造102と第2の半導体構造104の相対的な位置は限定されないことが理解される。図1Bは、いくつかの実施形態による、別の例示的な半導体デバイス101の断面の概略図を示す。DRAMセルのアレイを含む第2の半導体構造104がプロセッサおよびSRAMセルのアレイを含む第1の半導体構造102の上方にある図1Aの半導体デバイス100とは異なり、図1Bの半導体デバイス101では、プロセッサおよびSRAMセルのアレイを含む第1の半導体構造102は、DRAMセルのアレイを含む第2の半導体構造104の上方にある。それにもかかわらず、いくつかの実施形態によれば、接合界面106は、半導体デバイス101内の第1の半導体構造102と第2の半導体構造104との間に垂直に形成され、第1の半導体構造102および第2の半導体構造104は、接合(例えば、ハイブリッド接合)によって垂直に接合される。第2の半導体構造104内のDRAMと第1の半導体構造102内のプロセッサとの間のデータ転送、ならびに第2の半導体構造104内のDRAMと第1の半導体構造102内のSRAMとの間のデータ転送は、接合界面106を介する相互接続(例えば、接合接点)を介して実行され得る。
図2Aは、いくつかの実施形態による、プロセッサおよびSRAMを有する例示的な半導体構造200の概略的な平面図を示す。半導体構造200は、第1の半導体構造102の一例であってもよい。半導体構造200は、SRAM204と同じ基板上にプロセッサ202を含むことができ、SRAM204と同じ論理プロセスを使用して製造することができる。プロセッサ202は、いくつか例を挙げると、CPU、GPU、DSP、アプリケーションプロセッサ、ベースバンドプロセッサのうちの1つまたは複数を含むことができる。SRAM204は、プロセッサ202の外部に配置することができる。例えば、図2AはSRAM204の例示的なレイアウトを示し、SRAMセルのアレイがプロセッサ202の外部にある半導体構造200内の複数の別個の領域に分散されている。すなわち、SRAM204によって形成されたキャッシュモジュールは、より小さなキャッシュ領域に分割され、半導体構造200内のプロセッサ202の外部に分散することができる。一例では、キャッシュ領域の分散は、接合接点の設計、例えば接合接点なしでエリアを占有することに基づき得る。別の例では、キャッシュ領域の分布はランダムであってもよい。これにより、追加のチップエリアを占有することなく、より多くの内部キャッシュ(例えば、オンダイSRAMを使用する)をプロセッサ202の周囲に配置することができる。
図2Bは、いくつかの実施形態による、DRAMおよび周辺回路を有する例示的な半導体構造201の概略的な平面図を示す。半導体構造201は、第2の半導体構造104の一例であってもよい。半導体構造201は、DRAM206の周辺回路と同じ基板上にDRAM206を含むことができる。半導体構造201は、例えば、行デコーダ208、列デコーダ210、および任意の他の適切なデバイスを含む、DRAM206を制御および感知するためのすべての周辺回路を含むことができる。図2Bは、周辺回路(例えば、行デコーダ208、列デコーダ210)およびDRAM206の例示的なレイアウトを示し、周辺回路(例えば、行デコーダ208、列デコーダ210)およびDRAM206は、同じ平面上の異なる領域に形成される。例えば、DRAM206の外部に周辺回路(例えば、行デコーダ208、列デコーダ210)が形成されていてもよい。
半導体構造200および201のレイアウトは、図2Aおよび図2Bの例示的なレイアウトに限定されないことが理解される。いくつかの実施形態では、DRAM206の周辺回路の一部(例えば、行デコーダ208、列デコーダ210、および任意の他の適切なデバイスのうちの1つまたは複数)は、プロセッサ202およびSRAM204を有する半導体構造200内にあってもよい。すなわち、いくつかの他の実施形態によれば、DRAM206の周辺回路は、半導体構造200および201の両方に分散されてもよい。いくつかの実施形態では、周辺回路(例えば、行デコーダ208、列デコーダ210)およびDRAM206(例えば、DRAMセルのアレイ)の少なくともいくつかは、互いに積層される、すなわち異なる平面で積層される。例えば、周辺回路の上下にDRAM206(例えば、DRAMセルのアレイ)を形成し、チップサイズをより小さくしてもよい。同様に、いくつかの実施形態では、SRAM204の少なくとも一部(例えば、SRAMセルのアレイ)およびプロセッサ202は、互いに積み重ねられる、すなわち異なる平面に積み重ねられる。例えば、SRAM204(例えば、SRAMセルのアレイ)は、チップサイズをさらに縮小するためにプロセッサ202の上方または下方に形成されてもよい。
図3Aは、いくつかの実施形態による、プロセッサ、SRAM、および周辺回路を有する例示的な半導体構造300の概略的な平面図を示す。半導体構造300は、第1の半導体構造102の一例であってもよい。半導体構造300は、SRAM204および周辺回路(例えば、行デコーダ208、列デコーダ210)と同じ基板上にプロセッサ202を含むことができ、SRAM204および周辺回路と同じ論理プロセスを使用して製造される。プロセッサ202は、いくつか例を挙げると、CPU、GPU、DSP、アプリケーションプロセッサ、ベースバンドプロセッサのうちの1つまたは複数を含むことができる。SRAM204および周辺回路(例えば、行デコーダ208、列デコーダ210)の両方をプロセッサ202の外部に配置することができる。例えば、図3AはSRAM204の例示的なレイアウトを示し、SRAMセルのアレイがプロセッサ202の外部にある半導体構造300内の複数の別個の領域に分散されている。半導体構造300は、例えば、行デコーダ208、列デコーダ210、および任意の他の適切なデバイスを含む、DRAM206を制御および感知するためのすべての周辺回路を含むことができる。図3Aは、周辺回路(例えば、行デコーダ208、列デコーダ210)およびSRAM204がプロセッサ202の外側の同じ平面上の異なる領域に形成される周辺回路(例えば、行デコーダ208、列デコーダ210)の例示的なレイアウトを示す。いくつかの実施形態では、周辺回路(例えば、行デコーダ208、列デコーダ210)、SRAM204(例えば、SRAMセルのアレイ)、およびプロセッサ202の少なくともいくつかは、互いに積み重ねられる、すなわち異なる平面に積み重ねられることが理解される。例えば、SRAM204(例えば、SRAMセルのアレイ)を周辺回路の上下に形成し、チップサイズをより小さくしてもよい。
図3Bは、いくつかの実施形態による、DRAMを有する例示的な半導体構造301の概略的な平面図を示す。半導体構造301は、第2の半導体構造104の一例であってもよい。すべての周辺回路(例えば、行デコーダ208、列デコーダ210)を半導体構造301から(例えば、半導体構造300に)遠ざけることによって、半導体構造301内のDRAM206のサイズ(例えば、DRAMセルの数)を大きくすることができる。
図4Aは、いくつかの実施形態による、例示的な半導体デバイス400の断面を示す。図1Aに関して上述した半導体デバイス100の一例として、半導体デバイス400は、第1の半導体構造402と、第1の半導体構造402の上に積層された第2の半導体構造404とを含む接合チップである。いくつかの実施形態によれば、第1の半導体構造402と第2の半導体構造404は、間の接合界面406で接合される。図4Aに示すように、第1の半導体構造402は、シリコン(例えば、単結晶シリコン、c-Si)、シリコンゲルマニウム(SiGe)、ヒ化ガリウム(GaAs)、ゲルマニウム(Ge)、シリコン・オン・インシュレータ(SOI)、または任意の他の適切な材料を含むことができる基板408を含むことができる。
半導体デバイス400の第1の半導体構造402は、基板408の上方にデバイス層410を含むことができる。半導体デバイス400内の構成要素の空間的関係をさらに示すために、図4Aではx軸およびy軸が追加されていることに留意されたい。基板408は、x方向(横方向または幅の方向)に横方向に延びる2つの横方向面(例えば、上面および底面)を有する。本明細書で使用される場合、1つの構成要素(例えば、層またはデバイス)が半導体デバイス(例えば、半導体デバイス400)の別の構成要素(例えば、層またはデバイス)の「上」、「上方」、または「下方」であるかどうかは、基板がy方向において半導体デバイスの最も低い平面に位置するとき、y方向(垂直方向または厚さの方向)において半導体デバイスの基板(例えば、基板408)に対して判定される。空間的な関係を説明するため同一概念が本開示全体にわたって適用される。
いくつかの実施形態では、デバイス層410は、基板408上のプロセッサ412と、基板408上およびプロセッサ412の外側のSRAMセルのアレイ414とを含む。いくつかの実施形態では、デバイス層410は、基板408上およびプロセッサ412の外側に周辺回路416をさらに含む。例えば、周辺回路416は、以下で詳細に説明するように、半導体デバイス400のDRAMを制御および感知するための周辺回路の一部または全部であってもよい。いくつかの実施形態では、プロセッサ412は、詳細に上述したように、任意の適切な専用プロセッサおよび/またはSoCを形成する複数のトランジスタ418を含む。いくつかの実施形態では、トランジスタ418はまた、例えば、半導体デバイス400のキャッシュおよび/またはデータバッファとして使用されるSRAMセルのアレイ414を形成する。例えば、SRAMセルのアレイ414は、プロセッサ412の内部命令キャッシュおよび/またはデータキャッシュとして機能することができる。SRAMセルのアレイ414は、第1の半導体構造402内の複数の別個の領域に分散することができる。いくつかの実施形態では、トランジスタ418は、周辺回路416、すなわち、入力/出力バッファ、デコーダ(例えば、行デコーダおよび列デコーダ)、およびセンス増幅器を含むがこれらに限定されない、DRAMの動作を容易にするために使用される任意の適切なデジタル、アナログ、ならびに/または混合信号制御および感知回路をさらに形成する。
トランジスタ418は、基板408「上」に形成することができ、トランジスタ418の全体または一部は、基板408内に(例えば、基板408の上面の下方)および/または基板408上に直接形成される。分離領域(例えば、シャロー・トレンチ・アイソレーション(STI))およびドープ領域(例えば、トランジスタ418のソース領域およびドレイン領域)も基板408内に形成することができる。いくつかの実施形態によれば、トランジスタ418は、高度な論理プロセス(例えば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nmなどの技術ノード)で高速である。
いくつかの実施形態では、半導体デバイス400の第1の半導体構造402は、プロセッサ412およびSRAMセルのアレイ414(および存在する場合は周辺回路416)との間で電気信号を転送するために、デバイス層410の上方に相互接続層420をさらに含む。相互接続層420は、横方向相互接続線および垂直相互接続アクセス(ビア)接点を含む複数の相互接続(本明細書では「接点」とも呼ばれる)を含むことができる。本明細書で使用される場合、「相互接続」という用語は、ミドルエンドオブライン(MEOL)の相互接続およびバックエンドオブライン(BEOL)の相互接続などの任意の適切なタイプの相互接続を広く含むことができる。相互接続層420は、相互接続線およびビア接点が形成され得る1つまたは複数の層間誘電体(ILD)層(「金属間誘電体(IMD)層」としても知られる)をさらに含むことができる。すなわち、相互接続層420は、複数のILD層内に相互接続線およびビア接点を含むことができる。相互接続層420内の相互接続線およびビア接点は、タングステン(W)、コバルト(Co)、銅(Cu)、アルミニウム(Al)、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。相互接続層420内のILD層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率(low-k)誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、デバイス層410内のデバイスは、相互接続層420内の相互接続を介して互いに電気的に接続される。例えば、SRAMセルのアレイ414は、相互接続層420を介してプロセッサ412に電気的に接続されてもよい。
図4Aに示すように、半導体デバイス400の第1の半導体構造402は、接合界面406において、かつ相互接続層420およびデバイス層410(プロセッサ412およびSRAMセルのアレイ414を含む)の上方に接合層422をさらに含むことができる。接合層422は、複数の接合接点424と、接合接点424を電気的に絶縁する誘電体とを含むことができる。接合接点424は、W、Co、Cu、Al、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。接合層422の残りのエリアは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合接点424および接合層422内の周囲の誘電体は、ハイブリッド接合に使用することができる。
同様に、図4Aに示すように、半導体デバイス400の第2の半導体構造404はまた、接合界面406および第1の半導体構造402の接合層422の上方に、接合層426を含むことができる。接合層426は、複数の接合接点428と、接合接点428を電気的に絶縁する誘電体とを含むことができる。接合接点428は、W、Co、Cu、Al、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。接合層426の残りのエリアは、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、低k誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体で形成することができる。接合接点428および接合層426内の周囲の誘電体は、ハイブリッド接合に使用することができる。いくつかの実施形態によれば、接合接点428は、接合界面406で接合接点424と接触している。
上述したように、第2の半導体構造404は、接合界面406において第1の半導体構造402の上部に対面させて接合することができる。いくつかの実施形態では、接合界面406は、直接接合技術(例えば、はんだまたは接着剤などの中間層を使用せずに表面間の接合を形成する)であり、金属-金属接合および誘電体-誘電体接合を同時に得ることができるハイブリッド接合(「金属/誘電体ハイブリッド接合」としても知られる)の結果として、接合層422と426との間に配置される。いくつかの実施形態では、接合界面406は、接合層422および426が出会い接合される場所である。実際には、接合界面406は、第1の半導体構造402の接合層422の上面および第2の半導体構造404の接合層426の底面を含む特定の厚さを有する層とすることができる。
いくつかの実施形態では、半導体デバイス400の第2の半導体構造404は、電気信号を転送するために接合層426の上方に相互接続層430をさらに含む。相互接続層430は、MEOL相互接続およびBEOL相互接続などの複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層430内の相互接続はまた、ビット線接点およびワード線接点などのローカルな相互接続を含む。相互接続層430は、相互接続ラインおよびビア接点が形成され得る1つまたは複数のILD層をさらに含むことができる。相互接続層430内の相互接続線およびビア接点は、W、Co、Cu、Al、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。相互接続層430内のILD層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低k誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。
半導体デバイス400の第2の半導体構造404は、相互接続層430および接合層426の上方にデバイス層432をさらに含むことができる。いくつかの実施形態では、デバイス層432は、相互接続層430および接合層426の上方にDRAMセルのアレイ450を含む。いくつかの実施形態では、各DRAMセル450は、DRAM選択トランジスタ436およびキャパシタ438を含む。DRAMセル450は、1つのトランジスタおよび1つのキャパシタからなる1T1Cセルとすることができる。DRAMセル450は、2T1Cセル、3T1Cセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、DRAM選択トランジスタ436は、半導体層434「上」に形成され、DRAM選択トランジスタ436の全体または一部は、半導体層434内に(例えば、半導体層434の上面の下方)および/または半導体層434上に直接形成される。分離領域(例えば、STI)およびドープ領域(例えば、DRAM選択トランジスタ436のソース領域およびドレイン領域)も半導体層434内に形成することができる。いくつかの実施形態では、キャパシタ438はDRAM選択トランジスタ436の下方に配置される。いくつかの実施形態によれば、各キャパシタ438は、その一方がそれぞれのDRAM選択トランジスタ436の一方のノードに電気的に接続されている2つの電極を含む。いくつかの実施形態によれば、各DRAM選択トランジスタ436の別のノードは、DRAMのビット線440に電気的に接続される。各キャパシタ438の別の電極は、共通プレート442、例えば共通グランドに電気的に接続することができる。DRAMセル450の構造および構成は、図4Aの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。例えば、キャパシタ438は、プレーナキャパシタ、スタックキャパシタ、マルチフィンキャパシタ、シリンダキャパシタ、トレンチキャパシタ、または基板キャパシタであってもよい。
いくつかの実施形態では、第2の半導体構造404は、デバイス層432の上方に配置された半導体層434をさらに含む。半導体層434は、DRAMセルのアレイ450の上方で、それと接触することができる。半導体層434は、DRAM選択トランジスタ436がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層434は単結晶シリコンを含む。いくつかの実施形態では、半導体層434は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことができる。半導体層434はまた、分離領域およびドープ領域を(例えば、DRAM選択トランジスタ436のソースおよびドレインとして)含むことができる。
図4Aに示すように、半導体デバイス400の第2の半導体構造404は、半導体層434の上方にパッドアウト相互接続層444をさらに含むことができる。パッドアウト相互接続層444は、1つまたは複数のILD層に相互接続、例えばコンタクトパッド446を含むことができる。パッドアウト相互接続層444および相互接続層430は、半導体層434の両側に形成することができる。いくつかの実施形態では、パッドアウト相互接続層444内の相互接続は、例えばパッドアウト目的のために、半導体デバイス400と外部回路との間で電気信号を転送することができる。
いくつかの実施形態では、第2の半導体構造404は、パッドアウト相互接続層444と相互接続層430および420とを電気的に接続するために、半導体層434を貫通して延在する1つまたは複数の接点448をさらに含む。結果として、プロセッサ412およびSRAMセルのアレイ414(およびもしあれば周辺回路416)は、相互接続層430および420ならびに接合接点428および424を介してDRAMセルのアレイ450に電気的に接続することができる。さらに、プロセッサ412、SRAMセルのアレイ414、およびDRAMセルのアレイ450は、接点448およびパッドアウト相互接続層444を介して外部回路に電気的に接続することができる。
図4Bは、いくつかの実施形態による、別の例示的な半導体デバイス401の断面図を示す。図1Bに関して上述した半導体デバイス101の一例として、半導体デバイス401は、第2の半導体構造403と、第2の半導体構造403の上方に積層された第1の半導体構造405とを含む接合チップである。図4Aで上述した半導体デバイス400と同様に、半導体デバイス401は、プロセッサおよびSRAMを含む第1の半導体構造405とDRAMを含む第2の半導体構造403とが別々に形成され、接合界面407でface-to-face方式で接合される接合チップの例を表す。プロセッサおよびSRAMを含む第1の半導体構造402が、DRAMを含む第2の半導体構造404の下にある、図4Aで上述した半導体デバイス400とは異なり、図4Bの半導体デバイス401は、DRAMを含む第2の半導体構造403の上方に配置された、プロセッサ及びSRAMを含む第1の半導体構造405を含む。半導体デバイス400および401の両方における同様の構造(例えば、材料、製造プロセス、機能など)の詳細は、以下で繰り返され得ないことが理解される。
半導体デバイス401の第2の半導体構造403は、基板409と、基板409の上方のデバイス層411とを含むことができる。デバイス層411は、基板409上にDRAMセルのアレイ449を含むことができる。いくつかの実施形態では、各DRAMセル449は、DRAM選択トランジスタ413およびキャパシタ415を含む。DRAMセル449は、1つのトランジスタおよび1つのキャパシタからなる1T1Cセルとすることができる。DRAMセル449は、2T1Cセル、3T1Cセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、DRAM選択トランジスタ413は基板409「上」に形成され、DRAM選択トランジスタ413の全体または一部は、基板409内および/または基板409上に直接形成される。いくつかの実施形態では、キャパシタ415は、DRAM選択トランジスタ413の上方に配置される。いくつかの実施形態によれば、各キャパシタ415は、その一方がそれぞれのDRAM選択トランジスタ413の一方のノードに電気的に接続されている2つの電極を含む。いくつかの実施形態によれば、各DRAM選択トランジスタ413の別のノードは、DRAMのビット線417に電気的に接続される。各キャパシタ415の別の電極は、共通プレート419、例えば共通グランドに電気的に接続することができる。DRAMセル449の構造および構成は、図4Bの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。
いくつかの実施形態では、半導体デバイス401の第2の半導体構造403はまた、DRAMセルのアレイ449との間で電気信号を転送するために、デバイス層411の上方に相互接続層421を含む。相互接続層421は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層421内の相互接続はまた、ビット線接点およびワード線接点などのローカルな相互接続を含む。いくつかの実施形態では、半導体デバイス401の第2の半導体構造403は、接合界面407、ならびに相互接続層421およびデバイス層411の上方に、接合層423をさらに含む。接合層423は、複数の接合接点425と、接合接点425を取り囲み、電気的に絶縁する誘電体とを含むことができる。
図4Bに示すように、半導体デバイス401の第1の半導体構造405は、接合界面407に、また接合層423の上方に、別の接合層451を含む。接合層451は、複数の接合接点427と、接合接点427を取り囲み、電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態によれば、接合接点427は、接合界面407で接合接点425と接触している。いくつかの実施形態では、半導体デバイス401の第1の半導体構造405は、電気信号を転送するために接合層451の上方に相互接続層429をも含む。相互接続層429は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。
半導体デバイス401の第1の半導体構造405は、相互接続層429および接合層451の上方にデバイス層431をさらに含むことができる。いくつかの実施形態では、デバイス層431は、相互接続層429および接合層451の上方のプロセッサ435と、相互接続層429および接合層451の上方で、プロセッサ435の外側のSRAMセルのアレイ437とを含む。いくつかの実施形態では、デバイス層431は、相互接続層429および接合層451の上方で、プロセッサ435の外側に周辺回路439をさらに含む。例えば、周辺回路439は、DRAMセルのアレイ449を制御および感知するための周辺回路の一部または全体であってもよい。いくつかの実施形態では、デバイス層431内のデバイスは、相互接続層429内の相互接続を介して互いに電気的に接続される。例えば、SRAMセルのアレイ437は、相互接続層429を介してプロセッサ435に電気的に接続されてもよい。
いくつかの実施形態では、プロセッサ435は、任意の適切な専用プロセッサおよび/またはSoCを形成する複数のトランジスタ441を含む。トランジスタ441は、半導体層433の「上に」形成することができ、トランジスタ441の全体または一部は、半導体層433内におよび/または半導体層433上に直接形成される。分離領域(例えば、STI)およびドープ領域(例えば、トランジスタ441のソース領域およびドレイン領域)も半導体層433内に形成することができる。トランジスタ441は、SRAMセルのアレイ437(および、もしあれば周辺回路439)を形成することができる。いくつかの実施形態によれば、トランジスタ441は、高度な論理プロセス(例えば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nmなどの技術ノード)で高速である。
いくつかの実施形態では、第1の半導体構造405は、デバイス層431の上方に配置された半導体層433をさらに含む。半導体層433は、プロセッサ435およびSRAMセルのアレイ437の上方でそれと接触することができる。半導体層433は、トランジスタ441がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層433は単結晶シリコンを含む。いくつかの実施形態では、半導体層433は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことができる。半導体層433はまた、分離領域およびドープ領域を含むことができる。
図4Bに示すように、半導体デバイス401の第1の半導体構造405は、半導体層433の上方にパッドアウト相互接続層443をさらに含むことができる。パッドアウト相互接続層443は、1つまたは複数のILD層に相互接続、例えばコンタクトパッド445を含むことができる。いくつかの実施形態では、パッドアウト相互接続層443内の相互接続は、例えばパッドアウト目的のために、半導体デバイス401と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第1の半導体構造405は、パッドアウト相互接続層443と相互接続層429および421とを電気的に接続するために半導体層433を貫通して延在する1つまたは複数の接点447をさらに含む。結果として、プロセッサ435およびSRAMセルのアレイ437(およびもしあれば周辺回路439)はまた、相互接続層429および421、ならびに接合接点427および425を介してDRAMセルのアレイ449に電気的に接続することができる。さらに、プロセッサ435、SRAMセルのアレイ437、およびDRAMセルのアレイ449は、接点447およびパッドアウト相互接続層443を介して外部回路に電気的に接続することができる。
図5Aは、いくつかの実施形態による、さらに別の例示的な半導体デバイス500の断面図を示す。図4Aで上述した半導体デバイス400と同様に、半導体デバイス500は、プロセッサ512およびSRAMセルのアレイ514を有する第1の半導体構造502と、第1の半導体構造502の上方にDRAMセルのアレイ536を有する第2の半導体構造504とを含む接合チップの例を表している。周辺回路416が第1の半導体構造402内にあるが第2の半導体構造404内にはない、図4Aで上述した半導体デバイス400とは異なり、周辺回路538は、DRAMセルのアレイ536が形成される第2の半導体構造504内に形成される。図4Aで上述した半導体デバイス400と同様に、半導体デバイス500の第1の半導体構造502および第2の半導体構造504は、図5Aに示すように、接合界面506でface-to-face方式で接合される。半導体デバイス400および500の両方における同様の構造(例えば、材料、製造プロセス、機能など)の詳細は、以下では繰り返され得ないことが理解される。
半導体デバイス500の第1の半導体構造502は、基板508の上方にデバイス層510を含むことができる。いくつかの実施形態では、デバイス層510は、基板508上のプロセッサ512と、基板508上およびプロセッサ512の外側のSRAMセルのアレイ514とを含む。いくつかの実施形態では、プロセッサ512は、詳細に上述したように、任意の適切な専用プロセッサおよび/またはSoCを形成する複数のトランジスタ518を含む。いくつかの実施形態では、トランジスタ518はまた、例えば、半導体デバイス500のキャッシュおよび/またはデータバッファとして使用されるSRAMセルのアレイ514を形成する。
いくつかの実施形態では、半導体デバイス500の第1の半導体構造502はまた、プロセッサ512とSRAMセルのアレイ514との間で電気信号を転送するために、デバイス層510の上方に相互接続層520を含む。相互接続層520は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、半導体デバイス500の第1の半導体構造502は、接合界面506において、かつ相互接続層520およびデバイス層510(プロセッサ512およびSRAMセルのアレイ514を含む)の上方に接合層522をさらに含む。接合層522は、複数の接合接点524と、接合接点524を取り囲み、電気的に絶縁する誘電体とを含むことができる。
同様に、図5Aに示すように、半導体デバイス500の第2の半導体構造504はまた、接合界面506および第1の半導体構造502の接合層522の上方に、接合層526を含むことができる。接合層526は、複数の接合接点528と、接合接点528を電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態によれば、接合接点528は、接合界面506で接合接点524と接触している。いくつかの実施形態では、半導体デバイス500の第2の半導体構造504は、電気信号を転送するために接合層526の上方に相互接続層530をも含む。相互接続層530は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。
半導体デバイス500の第2の半導体構造504は、相互接続層530および接合層526の上方にデバイス層532をさらに含むことができる。いくつかの実施形態では、デバイス層532は、相互接続層530および接合層526の上方にDRAMセルのアレイ536を含む。いくつかの実施形態では、各DRAMセル536は、DRAM選択トランジスタ540およびキャパシタ542を含む。DRAMセル536は、1つのトランジスタおよび1つのキャパシタからなる1T1Cセルとすることができる。DRAMセル536は、2T1Cセル、3T1Cセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、DRAM選択トランジスタ540は、半導体層534「上」に形成され、DRAM選択トランジスタ540の全体または一部は、半導体層534内に(例えば、半導体層534の上面の下方)および/または半導体層534上に直接形成される。分離領域(例えば、STI)およびドープ領域(例えば、DRAM選択トランジスタ540のソース領域およびドレイン領域)も半導体層534内に形成することができる。いくつかの実施形態では、キャパシタ542はDRAM選択トランジスタ540の下方に配置される。いくつかの実施形態によれば、各キャパシタ542は、その一方がそれぞれのDRAM選択トランジスタ540の一方のノードに電気的に接続されている2つの電極を含む。いくつかの実施形態によれば、各DRAM選択トランジスタ540の別のノードは、DRAMのビット線544に電気的に接続される。各キャパシタ542の別の電極は、共通プレート546、例えば共通グランドに電気的に接続することができる。DRAMセル536の構造および構成は、図5Aの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。
いくつかの実施形態では、デバイス層532は、相互接続層530および接合層526の上方で、DRAMセルのアレイ536の外側にある周辺回路538をさらに含む。例えば、周辺回路538は、DRAMセルのアレイ536を制御および感知するための周辺回路の一部または全体であってもよい。いくつかの実施形態では、周辺回路538は、入力/出力バッファ、デコーダ(例えば、行デコーダおよび列デコーダ)、およびセンス増幅器を含むがこれらに限定されないDRAMセルのアレイ536の動作を容易にするために使用される、任意の適切なデジタル、アナログ、ならびに/または混合信号制御および感知回路を形成する、複数のトランジスタ548を含む。周辺回路538およびDRAMセルのアレイ536は、相互接続層530の相互接続を介して電気的に接続することができる。
いくつかの実施形態では、第2の半導体構造504は、デバイス層532の上方に配置された半導体層534をさらに含む。半導体層534は、DRAMセルのアレイ536の上方で、それと接触することができる。半導体層534は、トランジスタ548およびDRAM選択トランジスタ540がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層534は単結晶シリコンを含む。いくつかの実施形態では、半導体層534は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことができる。半導体層534はまた、分離領域およびドープ領域を含むことができる。
図5Aに示すように、半導体デバイス500の第2の半導体構造504は、半導体層534の上にパッドアウト相互接続層550をさらに含むことができる。パッドアウト相互接続層550は、1つまたは複数のILD層に相互接続、例えばコンタクトパッド552を含む。いくつかの実施形態では、パッドアウト相互接続層550内の相互接続は、例えばパッドアウト目的のために、半導体デバイス500と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第2の半導体構造504は、パッドアウト相互接続層550と相互接続層530および520とを電気的に接続するために半導体層534を貫通して延在する1つまたは複数の接点554をさらに含む。結果として、プロセッサ512およびSRAMセルのアレイ514は、相互接続層530および520ならびに接合接点528および524を介してDRAMセルのアレイ536に電気的に接続することができる。さらに、プロセッサ512、SRAMセルのアレイ514、およびDRAMセルのアレイ536は、接点554およびパッドアウト相互接続層550を介して外部回路に電気的に接続することができる。
図5Bは、いくつかの実施形態による、さらに別の例示的な半導体デバイス501の断面図を示す。図1Bに関して上述した半導体デバイス101の一例として、半導体デバイス501は、第2の半導体構造503と、第2の半導体構造503の上に積層された第1の半導体構造505とを含む接合チップである。図5Aで上述した半導体デバイス500と同様に、半導体デバイス501は、プロセッサおよびSRAMを含む第1の半導体構造505と、周辺回路およびDRAMを含む第2の半導体構造503とが別々に形成され、接合界面507でface-to-face方式で接合される接合チップの例を表す。プロセッサおよびSRAMを含む第1の半導体構造502が、周辺回路およびDRAMを含む第2の半導体構造504の下にある、図5Aで上述した半導体デバイス500とは異なり、図5Bの半導体デバイス501は、周辺回路およびDRAMを含む第2の半導体構造503の上方に配置された、プロセッサ及びSRAMを含む第1の半導体構造505を含む。半導体デバイス500および501の両方における同様の構造(例えば、材料、製造プロセス、機能など)の詳細は、以下では繰り返され得ないことが理解される。
半導体デバイス501の第2の半導体構造503は、基板509と、基板509の上方のデバイス層511とを含むことができる。デバイス層511は、基板509上にDRAMセルのアレイ513を含むことができる。いくつかの実施形態では、各DRAMセル513は、DRAM選択トランジスタ517およびキャパシタ519を含む。DRAMセル513は、1つのトランジスタおよび1つのキャパシタからなる1T1Cセルとすることができる。DRAMセル513は、2T1Cセル、3T1Cセルなどの任意の適切な構成であってもよいことが理解される。いくつかの実施形態では、DRAM選択トランジスタ517は基板509「上」に形成され、DRAM選択トランジスタ517の全体または一部は基板509内および/または基板509上に直接形成される。いくつかの実施形態では、キャパシタ519は、DRAM選択トランジスタ517の上方に配置される。いくつかの実施形態によれば、各キャパシタ519は、その一方がそれぞれのDRAM選択トランジスタ517の一方のノードに電気的に接続されている2つの電極を含む。いくつかの実施形態によれば、各DRAM選択トランジスタ517の別のノードは、DRAMのビット線521に電気的に接続される。各キャパシタ519の別の電極は、共通プレート523、例えば共通グランドに電気的に接続することができる。DRAMセル513の構造および構成は、図5Bの例に限定されず、任意の適切な構造および構成を含み得ることが理解される。
いくつかの実施形態では、デバイス層511は、基板509上およびDRAMセルのアレイ513の外側に周辺回路515をさらに含む。例えば、周辺回路515は、DRAMセルのアレイ513を制御および感知するための周辺回路の一部または全体であってもよい。いくつかの実施形態では、周辺回路515は、入力/出力バッファ、デコーダ(例えば、行デコーダおよび列デコーダ)、およびセンス増幅器を含むがこれらに限定されないDRAMセルのアレイ513の動作を容易にするために使用される、任意の適切なデジタル、アナログ、ならびに/または混合信号制御および感知回路を形成する、複数のトランジスタ525を含む。
いくつかの実施形態では、半導体デバイス501の第2の半導体構造503はまた、DRAMセルのアレイ513との間で電気信号を転送するために、デバイス層511の上方に相互接続層527を含む。相互接続層527は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。いくつかの実施形態では、相互接続層527内の相互接続はまた、ビット線接点およびワード線接点などのローカルな相互接続を含む。周辺回路515およびDRAMセルのアレイ513は、相互接続層527の相互接続を介して電気的に接続することができる。いくつかの実施形態では、半導体デバイス501の第2の半導体構造503は、接合界面507、ならびに相互接続層527およびデバイス層511の上方に、接合層529をさらに含む。接合層529は、複数の接合接点531と、接合接点531を取り囲み、電気的に絶縁する誘電体とを含むことができる。
図5Bに示すように、半導体デバイス501の第1の半導体構造505は、接合界面507に、また接合層529の上方に、別の接合層533を含む。接合層533は、複数の接合接点535と、接合接点535を取り囲み、電気的に絶縁する誘電体とを含むことができる。いくつかの実施形態によれば、接合接点535は、接合界面507で接合接点531と接触している。いくつかの実施形態では、半導体デバイス501の第1の半導体構造505は、電気信号を転送するために接合層533の上方に相互接続層537をも含む。相互接続層537は、相互接続線およびビア接点を含む複数の相互接続を含むことができる。
半導体デバイス501の第1の半導体構造505は、相互接続層537および接合層533の上方にデバイス層539をさらに含むことができる。いくつかの実施形態では、デバイス層539は、相互接続層537および接合層533の上方のプロセッサ543と、相互接続層537および接合層533の上方かつプロセッサ543の外側のSRAMセルのアレイ545とを含む。いくつかの実施形態では、デバイス層539内のデバイスは、相互接続層537内の相互接続を介して互いに電気的に接続される。例えば、SRAMセルのアレイ545は、相互接続層537を介してプロセッサ543に電気的に接続されてもよい。
いくつかの実施形態では、プロセッサ543は、任意の適切な専用プロセッサおよび/またはSoCを形成する複数のトランジスタ547を含む。トランジスタ547は、半導体層541の「上に」形成することができ、トランジスタ547の全体または一部は、半導体層541内におよび/または半導体層541上に直接形成される。分離領域(例えば、STI)およびドープ領域(例えば、トランジスタ547のソース領域およびドレイン領域)も半導体層541内に形成することができる。トランジスタ547はまた、SRAMセルのアレイ545を形成することができる。いくつかの実施形態によれば、トランジスタ547は、高度な論理プロセス(例えば、90nm、65nm、45nm、32nm、28nm、20nm、16nm、14nm、10nm、7nm、5nm、3nmなどの技術ノード)で高速である。
いくつかの実施形態では、第1の半導体構造505は、デバイス層539の上方に配置された半導体層541をさらに含む。半導体層541は、プロセッサ543およびSRAMセルのアレイ545の上方でそれと接触することができる。半導体層541は、トランジスタ547がその上に形成される薄くされた基板とすることができる。いくつかの実施形態では、半導体層541は単結晶シリコンを含む。いくつかの実施形態では、半導体層541は、ポリシリコン、アモルファスシリコン、SiGe、GaAs、Ge、または任意の他の適切な材料を含むことができる。半導体層541はまた、分離領域およびドープ領域を含むことができる。
図5Bに示すように、半導体デバイス501の第1の半導体構造505は、半導体層541の上方にパッドアウト相互接続層549をさらに含むことができる。パッドアウト相互接続層549は、1つまたは複数のILD層に相互接続、例えばコンタクトパッド551を含むことができる。いくつかの実施形態では、パッドアウト相互接続層549内の相互接続は、例えばパッドアウト目的のために、半導体デバイス501と外部回路との間で電気信号を転送することができる。いくつかの実施形態では、第1の半導体構造505は、パッドアウト相互接続層549と相互接続層537および527とを電気的に接続するために半導体層541を貫通して延在する1つまたは複数の接点553をさらに含む。結果として、プロセッサ543およびSRAMセルのアレイ545は、相互接続層537および527ならびに接合接点535および531を介してDRAMセルのアレイ513に電気的に接続することができる。さらに、プロセッサ543、SRAMセルのアレイ545、およびDRAMセルのアレイ513は、接点553およびパッドアウト相互接続層549を介して外部回路に電気的に接続することができる。
図6Aおよび図6Bは、いくつかの実施形態による、プロセッサ、SRAM、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。図7A~図7Cは、いくつかの実施形態による、DRAM、および周辺回路を有する例示的な半導体構造を形成するための製造プロセスを示す。図8Aおよび図8Bは、いくつかの実施形態による、例示的な半導体デバイスを形成するための製造プロセスを示す。図9A~図9Cは、いくつかの実施形態による、例示的な半導体構造を接合およびダイシングするための製造プロセスを示す。図10A~図10Cは、いくつかの実施形態による、例示的な半導体構造をダイシングおよび接合するための製造プロセスを示す。図11は、いくつかの実施形態による、半導体デバイスを形成するための例示的な方法1100のフローチャートである。図12は、いくつかの実施形態による、半導体デバイスを形成するための別の例示的な方法1200のフローチャートである。図6A、図6B、図7A~図7C、図8A、図8B、図9A~図9C、図10A~図10C、図11、および図12に示す半導体デバイスの例は、それぞれ図4A、図4B、図5A、および図5Bに示す半導体デバイス400、401、500、501を含む。図6A、図6B、図7A~図7C、図8A、図8B、図9A~図9C、図10A~図10C、図11、および図12を一緒に説明する。方法1100および1200に示される動作は網羅的なものではないこと、および図示された動作のいずれかの前、後、または間に、他の動作も実行できることが理解される。さらに、動作のいくつかは、同時に、または図11および図12に示す順序とは異なる順序で実行されてもよい。
図6Aおよび図6Bに示すように、プロセッサと、SRAMセルのアレイと、周辺回路と、複数の第1の接合接点を含む第1の接合層とを含む第1の半導体構造が形成される。図7A~図7Cに示すように、DRAMセルのアレイ、周辺回路、および複数の第2の接合接点を含む第2の接合層を含む第2の半導体構造が形成される。図8Aおよび図8Bに示すように、第1の半導体構造および第2の半導体構造は、第1の接合接点が接合界面で第2の接合接点と接触するように、face-to-face方式で接合される。
図11を参照すると、方法1100は動作1102で開始し、それにおいては複数の第1の半導体構造が第1のウェハ上に形成される。第1の半導体構造の少なくとも1つは、プロセッサと、SRAMセルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む。第1のウェハはシリコンウェハとすることができる。いくつかの実施形態では、複数の第1の半導体構造を形成するために、プロセッサおよびSRAMセルのアレイが第1のウェハ上に形成される。いくつかの実施形態では、プロセッサおよびSRAMセルのアレイを形成するために、複数のトランジスタが第1のウェハ上に形成される。いくつかの実施形態では、複数の第1の半導体構造を形成するために、DRAMセルのアレイの周辺回路も第1のウェハ上に形成される。
図9Aに示すように、複数の第1の半導体構造906が第1のウェハ902上に形成される。第1のウェハ902は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第1のウェハ902の各ショットは、1つ以上の第1の半導体構造906を含む。図6Aおよび図6Bは、第1の半導体構造906の形成の一例を示す。
図6Aに示すように、複数のトランジスタ604がシリコン基板602(第1のウェハ902の一部として、例えばシリコンウェハ)上に形成される。トランジスタ604は、フォトリソグラフィ、乾式/湿式エッチング、薄膜堆積、熱成長、注入、化学機械研磨(CMP)、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばトランジスタ604のソース領域および/またはドレイン領域として機能するイオン注入および/または熱拡散によってシリコン基板602内に形成される。いくつかの実施形態では、分離領域(例えば、STI)もまた、乾式/湿式エッチングおよび薄膜堆積によってシリコン基板602内に形成される。トランジスタ604は、シリコン基板602上にデバイス層606を形成することができる。いくつかの実施形態では、デバイス層606は、プロセッサ608、SRAMセルのアレイ610、および周辺回路612を含む。
方法1100は、図11に示すように、動作1104に進み、これにおいて、第1の相互接続層が、プロセッサおよびSRAMセルのアレイの上方に形成される。第1の相互接続層は、1つまたは複数のILD層において、第1の複数の相互接続を含むことができる。図6Bに示すように、相互接続層614は、プロセッサ608およびSRAMセルのアレイ610を含むデバイス層606の上方に形成することができる。相互接続層614は、デバイス層606との電気的接続を行うために、複数のILD層内にMEOLおよび/またはBEOLの相互接続を含むことができる。いくつかの実施形態では、相互接続層614は、複数のプロセスで形成された複数のILD層および相互接続をその中に含む。例えば、相互接続層614内の相互接続は、化学蒸着(CVD)、物理蒸着(PVD)、原子層堆積(ALD)、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、CMP、乾式/湿式エッチング、または任意の他の適切なプロセスを含むことができる。ILD層は、CVD、PVD、ALD、またはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図6Bに示すILD層および相互接続は、集合的に相互接続層614と呼ぶことができる。
方法1100は、図11に示すように、動作1106に進み、これにおいて、第1の相互接続層の上方に第1の接合層が形成される。第1の接合層は、複数の第1の接合接点を含むことができる。図6Bに示すように、接合層616が相互接続層614の上方に形成される。接合層616は、誘電体によって囲まれた複数の接合接点618を含むことができる。いくつかの実施形態では、CVD、PVD、ALD、またはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって、相互接続層614の上面に、誘電体層が堆積される。次に、パターニング工程を使用して誘電体層を貫通する接点ホールを最初にパターニングすること(例えば、誘電体層内の誘電体材料のフォトリソグラフィおよび乾式/湿式エッチング)によって、接合接点618を、誘電体層を貫通し、相互接続層614内の相互接続に接触させて、形成することができる。接点ホールには、導体(例えば、銅)を充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前にバリア層、接着層、および/またはシード層を堆積することを含む。
方法1100は、図11に示すように、動作1108に進み、これにおいて、複数の第2の半導体構造が第2のウェハ上に形成される。第2の半導体構造の少なくとも1つは、DRAMセルのアレイと、複数の第2の接合接点を含む第2の接合層とを含む。第2のウェハはシリコンウェハとすることができる。いくつかの実施形態では、複数の第2の半導体構造を形成するために、DRAMセルのアレイが第2のウェハ上に形成される。いくつかの実施形態では、DRAMセルのアレイを形成するために、複数のトランジスタが第2のウェハ上に形成され、複数のキャパシタがトランジスタの少なくともいくつかの上方に接触して形成される。いくつかの実施形態では、複数の第2の半導体構造を形成するために、DRAMセルのアレイの周辺回路も第2のウェハ上に形成される。
図9Aに示すように、複数の第2の半導体構造908が第2のウェハ904上に形成される。第2のウェハ904は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第2のウェハ904の各ショットは、1つ以上の第2の半導体構造908を含む。図7A~図7Cは、第2の半導体構造908の形成の一例を示す。
図7Aに示すように、複数のトランジスタ704がシリコン基板702(第2のウェハ904の一部として、例えばシリコンウェハ)上に形成される。トランジスタ704は、フォトリソグラフィ、乾式/湿式エッチング、薄膜堆積、熱成長、注入、CMP、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。いくつかの実施形態では、ドープ領域は、例えばトランジスタ704のソース領域および/またはドレイン領域として機能するイオン注入および/または熱拡散によってシリコン基板702内に形成される。いくつかの実施形態では、分離領域(例えば、STI)もまた、乾式/湿式エッチングおよび薄膜堆積によってシリコン基板702内に形成される。
図7Bに示すように、複数のキャパシタ706がトランジスタ704の少なくともいくつか、すなわちDRAM選択トランジスタの上方に、それに接触して形成される。各キャパシタ706は、例えば、キャパシタ706の一方の電極をそれぞれのDRAM選択トランジスタの一方のノードに電気的に接続することによって、1T1Cメモリセルを形成するためにそれぞれのDRAM選択トランジスタと位置合わせされるようにフォトリソグラフィによってパターニングすることができる。いくつかの実施形態では、DRAM選択トランジスタおよびキャパシタ706を電気的に接続するために、ビット線707および共通プレート709も形成される。キャパシタ706は、フォトリソグラフィ、乾式/湿式エッチング、薄膜堆積、熱成長、注入、CMP、および任意の他の適切なプロセスを含むがこれらに限定されない複数のプロセスによって形成することができる。これにより、DRAMセルのアレイ710(DRAM選択トランジスタおよびキャパシタ706をそれぞれ有する)と、周辺回路711(DRAM選択トランジスタ以外のトランジスタ704を有する)とを含むデバイス層708が、形成される。
方法1100は、図11に示すように、動作1110に進み、これにおいて、第2の相互接続層がDRAMセルのアレイの上方に形成される。第2の相互接続層は、1つまたは複数のILD層において、第2の複数の相互接続を含むことができる。図7Cに示すように、相互接続層714は、DRAMセルのアレイ710の上方に形成することができる。相互接続層714は、DRAMセルのアレイ710(および存在する場合は周辺回路711)との電気的接続を行うために、複数のILD層内にMEOLおよび/またはBEOLの相互接続を含むことができる。いくつかの実施形態では、相互接続層714は、複数のプロセスで形成された複数のILD層および相互接続をその中に含む。例えば、相互接続層714内の相互接続は、CVD、PVD、ALD、電気めっき、無電解めっき、またはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって堆積された導電性材料を含むことができる。相互接続を形成するための製造プロセスはまた、フォトリソグラフィ、CMP、乾式/湿式エッチング、または任意の他の適切なプロセスを含むことができる。ILD層は、CVD、PVD、ALD、またはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって堆積された誘電体材料を含むことができる。図7Cに示すILD層および相互接続は、集合的に相互接続層714と呼ぶことができる。
方法1100は、図11に示すように、動作1112に進み、これにおいて、第2の接合層が第2の相互接続層の上に形成される。第2の接合層は、複数の第2の接合接点を含むことができる。図7Cに示すように、接合層716が相互接続層714の上方に形成される。接合層716は、誘電体によって囲まれた複数の接合接点718を含むことができる。いくつかの実施形態では、CVD、PVD、ALD、またはそれらの任意の組み合わせを含むがこれらに限定されない1つまたは複数の薄膜堆積プロセスによって、相互接続層714の上面に、誘電体層が堆積される。次に、パターニング工程を使用して誘電体層を貫通する接点ホールを最初にパターニングすること(例えば、誘電体層内の誘電体材料のフォトリソグラフィおよび乾式/湿式エッチング)によって、接合接点718を、誘電体層を貫通し、相互接続層714内の相互接続に接触させて、形成することができる。接点ホールには、導体(例えば、銅)を充填することができる。いくつかの実施形態では、接点ホールを充填することは、導体を堆積する前に接着(接着)層、バリア層、および/またはシード層を堆積することを含む。
方法1100は、図11に示すように、動作1114に進み、これにおいて、第1の半導体構造のうちの少なくとも1つが第2の半導体構造のうちの少なくとも1つに接合されるように、第1のウェハおよび第2のウェハがface-to-face方式で接合される。第1の半導体構造の第1の接合接点は、接合界面において第2の半導体構造の第2の接合接点と接触している。接合はハイブリッド接合とすることができる。いくつかの実施形態では、第2の半導体構造は、接合後に第1の半導体構造の上方にある。いくつかの実施形態では、第1の半導体構造は、接合後に第2の半導体構造の上方にある。
図9Bに示すように、第1のウェハ902および第2のウェハ904は、第1の半導体構造906の少なくとも一つが接合界面909で第2の半導体構造908の少なくとも一つに接合されるように、face-to-face方式で接合される。図9Bに示すように、第1のウェハ902は接合後に第2のウェハ904の上方にあるが、いくつかの実施形態では、第2のウェハ904は接合後に第1のウェハ902の上方にあってもよいことが理解される。図8Aは、接合された第1の半導体構造906および第2の半導体構造908の形成の一例を示す。
図8Aに示すように、シリコン基板702およびその上に形成された構成要素(例えば、DRAMセルのアレイ710を含むデバイス層712)は、上下逆さまに反転される。下向きの接合層716は、上向きの接合層616と接合され、すなわちface-to-face方式で接合され、それによって(図8Bに示すように)接合界面802を形成する。いくつかの実施形態では、処理プロセス、例えばプラズマ処理、湿式処理、および/または熱処理が、接合前に接合面に適用される。図8Aには示されていないが、シリコン基板602およびその上に形成された構成要素(例えば、プロセッサ608、SRAMセルのアレイ610、および周辺回路612を含むデバイス層606)は、上下を反転させることができ、下向きの接合層616は、上向きの接合層716と接合され、すなわちface-to-face方式で接合され、それによって接合界面802を形成することができる。接合後、接合層716内の接合接点718および接合層616内の接合接点618は、デバイス層712(例えば、その中のDRAMセルのアレイ710)がデバイス層606(例えば、その中のプロセッサ608、SRAMセルのアレイ610、および周辺回路612)に電気的に接続され得るように、整列され、互いに接触する。接合チップでは、デバイス層606(例えば、その中のプロセッサ608、SRAMセルのアレイ610、および周辺回路612)は、デバイス層712(例えば、その中のDRAMセルのアレイ710)の上方または下方のいずれかにあってもよいことが理解される。それにもかかわらず、図8Bに示すように、接合後にデバイス層606(例えば、その中のプロセッサ608、SRAMセルのアレイ610、および周辺回路612)とデバイス層712(例えば、その中のDRAMセルのアレイ710)との間に接合界面802を形成することができる。図8Aのデバイス層712は(図7Cに示すように)周辺回路711を含まないが、いくつかの実施形態では、周辺回路711は、接合チップ内のデバイス層712の一部として含まれてもよいことが理解される。図8Aのデバイス層606は周辺回路612を含むが、いくつかの実施形態では、周辺回路612は、接合チップ内のデバイス層606の一部として含まれなくてもよいことがさらに理解される。
方法1100は、図11に示すように、動作1116に進み、これにおいて、第1のウェハまたは第2のウェハが薄くされて半導体層が形成される。いくつかの実施形態では、接合後の第2の半導体構造の第2のウェハの上方にある第1の半導体構造の第1のウェハは、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後の第1の半導体構造の第1のウェハの上方にある第2の半導体構造の第2のウェハは、半導体層を形成するために薄くされる。
図8Bに示すように、接合チップ上部の基板(例えば、図8Aに示すシリコン基板702)は薄くされ、その結果、薄くされた上部基板は、半導体層804、例えば単結晶シリコン層として、機能することができる。薄くされた基板の厚さは、約200nm~約5μm、例えば200nm~5μm、または約150nm~約50μm、例えば150nm~50μmであり得る。シリコン基板702は、ウェハ研削、乾式エッチング、湿式エッチング、CMP、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって、薄くすることができる。シリコン基板602が接合チップの上部の基板である場合、シリコン基板602を薄くすることによって別の半導体層を形成することができることが理解される。
方法1100は、図11に示すように、動作1118に進み、これにおいて、パッドアウト相互接続層が半導体層の上方に形成される。図8Bに示すように、半導体層804(薄くされた上部基板)の上方にパッドアウト相互接続層806が形成される。パッドアウト相互接続層806は、1つまたは複数のILD層に形成されたパッド接点808などの相互接続を含むことができる。パッド接点808は、W、Co、Cu、Al、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。ILD層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低k誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合および薄化の後、例えば乾式/湿式エッチングとそれに続く導電性材料の堆積によって、半導体層804を通って垂直に延びる接点810が形成される。接点810は、パッドアウト相互接続層806内の相互接続と接触することができる。
方法1100は、図11に示すように、動作1120に進み、これにおいて、接合された第1および第2のウェハがダイシングされて、複数のダイになる。ダイのうちの少なくとも1つは、接合された第1の半導体構造と第2の半導体構造を含む。図9Cに示すように、(図9Bに示すように)接合された第1のウェハ902と第2のウェハ904は、複数のダイ912にダイシングされる。ダイ912の少なくとも一つは、接合された第1の半導体構造906および第2の半導体構造908を含む。いくつかの実施形態では、接合された第1のウェハ902と第2のウェハ904の各ショットは、ウェハ・レーザ・ダイシングおよび/または機械的ダイシング技術を使用してスクライブラインに沿って、接合された第1のウェハ902と第2のウェハ904から切断され、それによってそれぞれのダイ912になる。ダイ912は、接合された第1の半導体構造906および第2の半導体構造908、例えば、図8Bに示すような接合構造を含むことができる。
図9A~図9Cおよび図11に関して上述したようなダイシング前のウェハレベル接合に基づくパッケージング方式の代わりに、図10A~図10Cおよび図12は、いくつかの実施形態による、ダイシング後のダイレベル接合に基づく別のパッケージング方式を示す。図12の方法1200の動作1102、1104、および1106は、図11の方法1100に関して上述されているので、繰り返しはしない。図10Aに示すように、複数の第1の半導体構造1006が第1のウェハ1002上に形成される。第1のウェハ1002は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第1のウェハ1002の各ショットは、1つ以上の第1の半導体構造1006を含む。図6Aおよび図6Bは、第1の半導体構造1006の形成の一例を示す。
方法1200は、図12に示すように、動作1202に進み、これにおいて、第1のダイのうちの少なくとも1つが第1の半導体構造のうちの少なくとも1つを含むように、第1のウェハが複数の第1のダイにダイシングされる。図10Bに示すように、(図10Aに示すような)第1のウェハ1002は、少なくとも1つのダイ1010が第1の半導体構造1006を含むように、複数のダイ1010にダイシングされる。いくつかの実施形態では、第1のウェハ1002の各ショットは、ウェハ・レーザ・ダイシングおよび/または機械的ダイシング技術を使用してスクライブラインに沿って第1のウェハ1002から切断され、それによってそれぞれのダイ1010になる。ダイ1010は、第1の半導体構造1006、例えば、図6Bに示すような構造を含むことができる。
図12の方法1200の動作1108、1110、および1112は、図11の方法1100に関して上述されているので、繰り返しはしない。図10Aに示すように、複数の第2の半導体構造1008が第2のウェハ1004上に形成される。第2のウェハ1004は、スクライブラインによって分離された複数のショットを含むことができる。いくつかの実施形態によれば、第2のウェハ1004の各ショットは、1つ以上の第2の半導体構造1008を含む。図7A~図7Cは、第2の半導体構造1008の形成の一例を示す。
方法1200は、図12に示すように、動作1204に進み、これにおいて、第2のダイのうちの少なくとも1つが第2の半導体構造のうちの少なくとも1つを含むように、第2のウェハが複数の第2のダイにダイシングされる。図10Bに示すように、(図10Aに示すような)第2のウェハ1004は、少なくとも1つのダイ1012が第2の半導体構造1008を含むように、複数のダイ1012にダイシングされる。いくつかの実施形態では、第2のウェハ1004の各ショットは、ウェハ・レーザ・ダイシングおよび/または機械的ダイシング技術を使用してスクライブラインに沿って第2のウェハ1004から切断され、それによってそれぞれのダイ1012になる。ダイ1012は、第2の半導体構造1008、例えば、図7Cに示すような構造を含むことができる。
方法1200は、図12に示すように、動作1206に進み、これにおいて、第1の半導体構造が第2の半導体構造に接合されるように、第1のダイおよび第2のダイがface-to-face方式で接合される。第1の半導体構造の第1の接合接点は、接合界面において第2の半導体構造の第2の接合接点と接触している。図10Cに示すように、第1の半導体構造1006を含むダイ1010、および第2の半導体構造1008を含むダイ1012は、第1の半導体構造1006が接合界面1014で第2の半導体構造1008に接合されるように、face-to-face方式で接合される。図10Cに示すように、第1の半導体構造1006は接合後に第2の半導体構造1008の上方にあるが、いくつかの実施形態では、第2の半導体構造1008は接合後に第1の半導体構造1006の上方にあってもよいことが理解される。図8Aは、接合された第1の半導体構造1006および第2の半導体構造1008の形成の一例を示す。
方法1200は、図12に示すように、動作1208に進み、これにおいて、第1のウェハまたは第2のウェハが薄くされて半導体層が形成される。いくつかの実施形態では、接合後の第2の半導体構造の第2のウェハの上方にある第1の半導体構造の第1のウェハは、半導体層を形成するために薄くされる。いくつかの実施形態では、接合後の第1の半導体構造の第1のウェハの上方にある第2の半導体構造の第2のウェハは、半導体層を形成するために薄くされる。
図8Bに示すように、接合チップ上部の基板(例えば、図8Aに示すシリコン基板702)は薄くされ、その結果、薄くされた上部基板は、半導体層804、例えば単結晶シリコン層として、機能することができる。薄くされた基板の厚さは、約200nm~約5μm、例えば200nm~5μm、または約150nm~約50μm、例えば150nm~50μmであり得る。シリコン基板702は、ウェハ研削、乾式エッチング、湿式エッチング、CMP、任意の他の適切なプロセス、またはそれらの任意の組み合わせを含むがこれらに限定されないプロセスによって、薄くすることができる。シリコン基板602が接合チップの上部の基板である場合、シリコン基板602を薄くすることによって別の半導体層を形成することができることが理解される。
方法1200は、図12に示すように、動作1210に進み、これにおいて、パッドアウト相互接続層が半導体層の上方に形成される。図8Bに示すように、半導体層804(薄くされた上部基板)の上方にパッドアウト相互接続層806が形成される。パッドアウト相互接続層806は、1つまたは複数のILD層に形成されたパッド接点808などの相互接続を含むことができる。パッド接点808は、W、Co、Cu、Al、ドープされたシリコン、ケイ化物、またはそれらの任意の組み合わせを含むがこれらに限定されない導電性材料を含むことができる。ILD層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低k誘電体、またはそれらの任意の組み合わせを含むがこれらに限定されない誘電体材料を含むことができる。いくつかの実施形態では、接合および薄化の後、例えば乾式/湿式エッチングとそれに続く導電性材料の堆積によって、半導体層804を通って垂直に延びる接点810が形成される。接点810は、パッドアウト相互接続層806内の相互接続と接触することができる。
本開示の一態様によれば、半導体デバイスは、プロセッサと、SRAMセルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む第1の半導体構造を含む。半導体デバイスはまた、DRAMセルのアレイを含む第2の半導体構造と、複数の第2の接合接点を含む第2の接合層とを含む。半導体デバイスは、第1の接合層と第2の接合層との接合界面をさらに含む。第1の接合接点は、接合界面において第2の接合接点と接触している。
いくつかの実施形態では、第1の半導体構造は、基板と、基板上のプロセッサと、基板上およびプロセッサの外側のSRAMセルのアレイと、プロセッサおよびSRAMセルのアレイの上方の第1の接合層とを含む。
いくつかの実施形態では、第2の半導体構造は、第1の接合層の上方の第2の接合層と、第2の接合層の上方のDRAMセルのアレイと、DRAMセルのアレイの上方にあり、DRAMセルのアレイと接触している半導体層とを含む。
いくつかの実施形態では、半導体デバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態では、半導体層は単結晶シリコンを含む。
いくつかの実施形態では、第2の半導体構造は、基板と、基板上のDRAMセルのアレイと、DRAMセルのアレイの上方の第2の接合層とを含む。
いくつかの実施形態では、第1の半導体構造は、第2の接合層の上方の第1の接合層と、第1の接合層の上方のプロセッサと、第1の接合層の上方かつ1つまたは複数のプロセッサの外側にあるSRAMセルのアレイと、プロセッサおよびSRAMセルのアレイの上方にあり、プロセッサおよびSRAMセルのアレイと接触する半導体層とを含む。
いくつかの実施形態では、半導体デバイスは、半導体層の上方にパッドアウト相互接続層をさらに含む。いくつかの実施形態では、半導体層は単結晶シリコンを含む。
いくつかの実施形態では、第1の半導体構造は、DRAMセルのアレイの周辺回路をさらに含む。いくつかの実施形態では、第2の半導体構造は、DRAMセルのアレイの周辺回路をさらに含む。
いくつかの実施形態では、第1の半導体構造は、第1の接合層とプロセッサとの間に垂直に第1の相互接続層を含み、第2の半導体構造は、第2の接合層とDRAMセルのアレイとの間に垂直に第2の相互接続層を含む。
いくつかの実施形態では、プロセッサは、第1および第2の相互接続層ならびに第1および第2の接合接点を介して、DRAMセルのアレイに電気的に接続されている。
いくつかの実施形態では、SRAMセルのアレイは、第1および第2の相互接続層ならびに第1および第2の接合接点を介して、DRAMセルのアレイに電気的に接続されている。
いくつかの実施形態では、SRAMセルのアレイは、第1の半導体構造内の複数の別個の領域に分散される。
いくつかの実施形態では、各DRAMセルはトランジスタおよびキャパシタを含む。
本開示の別の態様によれば、半導体デバイスを形成するための方法が開示される。第1のウェハには、複数の第1の半導体構造が形成されている。第1の半導体構造の少なくとも1つは、プロセッサと、SRAMセルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む。複数の第2の半導体構造が第2のウェハ上に形成される。第2の半導体構造の少なくとも1つは、DRAMセルのアレイと、複数の第2の接合接点を含む第2の接合層とを含む。第1の半導体構造のうちの少なくとも1つが第2の半導体構造のうちの少なくとも1つに接合されるように、第1のウェハおよび第2のウェハがface-to-face方式で接合される。第1の半導体構造の第1の接合接点は、接合界面において第2の半導体構造の第2の接合接点と接触している。接合された第1のウェハと第2のウェハは、複数のダイにダイシングされる。ダイのうちの少なくとも1つは、接合された第1の半導体構造と第2の半導体構造を含む。
いくつかの実施形態では、複数の第1の半導体構造を形成するために、プロセッサおよびSRAMセルのアレイが第1のウェハ上に形成され、第1の相互接続層がプロセッサおよびSRAMセルのアレイの上方に形成され、第1の接合層が第1の相互接続層の上方に形成される。いくつかの実施形態では、プロセッサおよびSRAMセルのアレイを形成するために、複数のトランジスタが第1のウェハ上に形成される。
いくつかの実施形態では、複数の第1の半導体構造を形成するために、DRAMセルのアレイの周辺回路が第1のウェハ上に形成される。
いくつかの実施形態では、複数の第2の半導体構造を形成するために、DRAMセルのアレイが第2のウェハ上に形成され、第2の相互接続層がDRAMセルのアレイの上方に形成され、第2の接合層が第2の相互接続層の上方に形成される。
いくつかの実施形態では、DRAMセルのアレイを形成するために、複数のトランジスタが第2のウェハ上に形成され、複数のキャパシタがトランジスタの少なくともいくつかの上方に接触して形成される。
いくつかの実施形態では、複数の第2の半導体構造を形成するために、DRAMセルのアレイの周辺回路が第2のウェハ上に形成される。
いくつかの実施形態では、第2の半導体構造は、接合後に第1の半導体構造の上方にある。いくつかの実施形態では、接合後、ダイシングの前に、第2のウェハが薄くされて半導体層が形成され、パッドアウト相互接続層が半導体層の上方に形成される。
いくつかの実施形態では、第1の半導体構造は、接合後に第2の半導体構造の上方にある。いくつかの実施形態では、接合後、ダイシングの前に、第1のウェハが薄くされて半導体層が形成され、パッドアウト相互接続層が半導体層の上方に形成される。
いくつかの実施形態では、接合はハイブリッド接合を含む。
本開示のさらに別の態様によれば、半導体デバイスを形成するための方法が開示される。第1のウェハには、複数の第1の半導体構造が形成されている。第1の半導体構造の少なくとも1つは、プロセッサと、SRAMセルのアレイと、複数の第1の接合接点を含む第1の接合層とを含む。第1のウェハは、第1のダイのうちの少なくとも1つが第1の半導体構造のうちの少なくとも1つを含むように、複数の第1のダイにダイシングされる。複数の第2の半導体構造が第2のウェハ上に形成される。第2の半導体構造の少なくとも1つは、DRAMセルのアレイと、複数の第2の接合接点を含む第2の接合層とを含む。第2のウェハは、第2のダイのうちの少なくとも1つが第2の半導体構造のうちの少なくとも1つを含むように、複数の第2のダイにダイシングされる。第1のダイおよび第2のダイは、第1の半導体構造が第2の半導体構造に接合されるように、face-to-face方式で接合される。第1の半導体構造の第1の接合接点は、接合界面において第2の半導体構造の第2の接合接点と接触している。
いくつかの実施形態では、複数の第1の半導体構造を形成するために、プロセッサおよびSRAMセルのアレイが第1のウェハ上に形成され、第1の相互接続層がプロセッサおよびSRAMセルのアレイの上方に形成され、第1の接合層が第1の相互接続層の上方に形成される。いくつかの実施形態では、プロセッサおよびSRAMセルのアレイを形成するために、複数のトランジスタが第1のウェハ上に形成される。
いくつかの実施形態では、複数の第1の半導体構造を形成するために、DRAMセルのアレイの周辺回路が第1のウェハ上に形成される。
いくつかの実施形態では、複数の第2の半導体構造を形成するために、DRAMセルのアレイが第2のウェハ上に形成され、第2の相互接続層がDRAMセルのアレイの上方に形成され、第2の接合層が第2の相互接続層の上方に形成される。
いくつかの実施形態では、DRAMセルのアレイを形成するために、複数のトランジスタが第2のウェハ上に形成され、複数のキャパシタがトランジスタの少なくともいくつかの上方に接触して形成される。
いくつかの実施形態では、複数の第2の半導体構造を形成するために、DRAMセルのアレイの周辺回路が第2のウェハ上に形成される。
いくつかの実施形態では、第2の半導体構造は、接合後に第1の半導体構造の上方にある。いくつかの実施形態では、第2のウェハは、接合後に半導体層を形成するために薄くされ、パッドアウト相互接続層が半導体層の上方に形成される。
いくつかの実施形態では、第1の半導体構造は、接合後に第2の半導体構造の上方にある。いくつかの実施形態では、第1のウェハは、接合後に半導体層を形成するために薄くされ、パッドアウト相互接続層が半導体層の上方に形成される。
いくつかの実施形態では、接合はハイブリッド接合を含む。
特定の実施形態の前述の説明は、本開示の一般的な性質をかなり明らかにするので、他者は、当業者の技術の範囲内の知識を適用することによって、本開示の全般的な概念から逸脱することなく、過度の実験を行うことなく、そのような特定の実施形態を様々な用途に容易に修正および/または適合させることができる。したがって、そのような適合および修正は、本明細書に提示された教示およびガイダンスに基づいて、開示された実施形態の均等物の意味および範囲内にあることが意図されている。本明細書の表現または用語は、本明細書の用語または表現が教示およびガイダンスに照らして当業者によって解釈されるように、限定ではなく説明を目的とするものであることを理解されたい。
本開示の実施形態は、指定された機能およびその関係の実装を示す機能的構成要素を用いて上述されてきた。これらの機能的構成要素の境界は、説明の便宜上、本明細書で任意に定義されている。指定された機能およびそれらの関係が適切に実行される限り、代替の境界を定めることができる。
発明の概要および要約のセクションは、発明者によって企図される、本開示の1つまたは複数でありすべてであることはない例示的な実施形態を記載することができ、したがって、本開示および添付の特許請求の範囲を決して限定することを意図するものではない。
本開示の幅および範囲は、上述の例示的な実施形態のいずれによっても限定されるべきではなく、以下の特許請求の範囲およびそれらの均等物に従ってのみ定められるべきである。
Claims (20)
- 半導体デバイスであって、
プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを有する第1の半導体構造と、
ダイナミック・ランダムアクセス・メモリ(DRAM)セルのアレイと、複数の第2の接合接点を含む第2の接合層とを有する第2の半導体構造と、
前記第1の接合層と前記第2の接合層との間の接合界面であって、前記第1の接合接点が前記接合界面で前記第2の接合接点と接触している接合界面と、を備える、
半導体デバイス。 - 前記第1の半導体構造は、
基板と、
前記基板上の前記プロセッサと、
前記基板上かつ前記プロセッサの外側の前記SRAMセルのアレイと、
前記プロセッサおよび前記SRAMセルのアレイの上方の前記第1の接合層と、を有する、
請求項1に記載の半導体デバイス。 - 前記第2の半導体構造は、
前記第1の接合層の上方の前記第2の接合層と、
前記第2の接合層の上方の前記DRAMセルのアレイと、
前記DRAMセルのアレイの上方にあり、前記DRAMセルのアレイと接触している半導体層と、を有する、
請求項2に記載の半導体デバイス。 - 前記半導体層の上方にパッドアウト相互接続層をさらに備える、
請求項3に記載の半導体デバイス。 - 前記第2の半導体構造は、
基板と、
前記基板上の前記DRAMセルのアレイと、
前記DRAMセルのアレイの上方の前記第2の接合層と、を有する、
請求項1に記載の半導体デバイス。 - 前記第1の半導体構造は、
前記第2の接合層の上方の前記第1の接合層と、
前記第1の接合層の上方の前記プロセッサと、
前記第1の接合層の上方かつ前記プロセッサの外側にある前記SRAMセルのアレイと、
前記プロセッサおよび前記SRAMセルのアレイの上方にあり、前記プロセッサおよび前記SRAMセルのアレイと接触する半導体層と、を有する、
請求項5に記載の半導体デバイス。 - 前記半導体層の上方にパッドアウト相互接続層をさらに備える、
請求項6に記載の半導体デバイス。 - 前記第1の半導体構造または前記第2の半導体構造は、前記DRAMセルのアレイの周辺回路をさらに有する、
請求項1に記載の半導体デバイス。 - 前記第1の半導体構造は、垂直方向における前記第1の接合層と前記プロセッサとの間に第1の相互接続層を有し、
前記第2の半導体構造は、垂直方向における前記第2の接合層と前記DRAMセルのアレイとの間に第2の相互接続層を有し、
前記プロセッサおよび前記SRAMセルのアレイは、前記第1および第2の相互接続層ならびに前記第1および第2の接合接点を介して前記DRAMセルのアレイに電気的に接続される、
請求項1に記載の半導体デバイス。 - 前記SRAMセルのアレイは、前記第1の半導体構造内の複数の別個の領域に分散される、
請求項1に記載の半導体デバイス。 - 半導体デバイスを形成するための方法であって、
第1のウェハ上に複数の第1の半導体構造を形成することであって、前記第1の半導体構造の少なくとも1つは、プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを有する、複数の第1の半導体構造を形成することと、
第2のウェハ上に複数の第2の半導体構造を形成することであって、前記第2の半導体構造の少なくとも1つは、ダイナミック・ランダムアクセス・メモリ(DRAM)セルのアレイと、複数の第2の接合接点を含む第2の接合層とを有する、複数の第2の半導体構造を形成することと、
前記第1の半導体構造の前記少なくとも1つが前記第2の半導体構造の前記少なくとも1つに接合されるように、face-to-face方式で前記第1のウェハと前記第2のウェハとを接合することであって、前記第1の半導体構造の前記第1の接合接点が前記第2の半導体構造の前記第2の接合接点に接合界面で接触するように、前記第1のウェハと前記第2のウェハとを接合することと、
複数のダイに前記接合された第1および第2のウェハをダイシングすることであって、前記ダイの少なくとも1つが、前記接合された第1および第2の半導体構造を含むように、前記接合された第1および第2のウェハをダイシングすることと、を含む、
方法。 - 前記複数の第1の半導体構造を形成することは、
前記プロセッサおよび前記SRAMセルのアレイを前記第1のウェハ上に形成することと、
前記プロセッサおよび前記SRAMセルのアレイの上方に第1の相互接続層を形成することと、
前記第1の相互接続層の上方に前記第1の接合層を形成することと、を含む、
請求項11に記載の方法。 - 前記複数の第2の半導体構造を形成することは、
前記第2のウェハ上に前記DRAMセルのアレイを形成することと、
前記DRAMセルのアレイの上方に第2の相互接続層を形成することと、
前記第2の相互接続層の上方に前記第2の接合層を形成することと、を含む、
請求項11に記載の方法。 - 前記第1のウェハと前記第2のウェハとを接合することの後に、前記第2の半導体構造は、前記第1の半導体構造の上方にあり、
前記方法は、前記第1のウェハと前記第2のウェハとを接合することの後、かつ、前記接合された第1および第2のウェハをダイシングすることの前に、
半導体層を形成するために前記第2のウェハを薄くすることと、
前記半導体層の上方にパッドアウト相互接続層を形成することと、をさらに含む、
請求項11に記載の方法。 - 前記第1のウェハと前記第2のウェハとを接合することの後に、前記第1の半導体構造は、前記第2の半導体構造の上方にあり、
前記方法は、前記接合することの後に、前記第1のウェハと前記第2のウェハとを接合することの後、かつ、前記接合された第1および第2のウェハをダイシングすることの前に、
半導体層を形成するために前記第1のウェハを薄くすることと、
前記半導体層の上方にパッドアウト相互接続層を形成することと、をさらに含む、
請求項11に記載の方法。 - 半導体デバイスを形成するための方法であって、
第1のウェハ上に複数の第1の半導体構造を形成することであって、前記第1の半導体構造の少なくとも1つは、プロセッサと、スタティック・ランダムアクセス・メモリ(SRAM)セルのアレイと、複数の第1の接合接点を含む第1の接合層とを有する、複数の第1の半導体構造を形成することと、
複数の第1のダイに前記第1のウェハをダイシングすることであって、前記第1のダイの少なくとも1つが前記第1の半導体構造の前記少なくとも1つを含むように、前記第1のウェハをダイシングすることと、
第2のウェハ上に複数の第2の半導体構造を形成することであって、前記第2の半導体構造の少なくとも1つは、ダイナミック・ランダムアクセス・メモリ(DRAM)セルのアレイと、複数の第2の接合接点を含む第2の接合層とを有する、複数の第2の半導体構造を形成することと、
複数の第2のダイに前記第2のウェハをダイシングすることであって、前記第2のダイの少なくとも1つが前記第2の半導体構造の前記少なくとも1つを含むように、前記第2のウェハをダイシングすることと、
前記第1の半導体構造が前記第2の半導体構造に接合されるように、face-to-face方式で前記第1のダイと前記第2のダイとを接合することであって、前記第1の半導体構造の前記第1の接合接点が前記第2の半導体構造の前記第2の接合接点に接合界面で接触するように、前記第1のダイと前記第2のダイとを接合することと、を含む、
方法。 - 前記複数の第1の半導体構造を形成することは、
前記第1のウェハ上に前記プロセッサおよび前記SRAMセルのアレイを形成することと、
前記プロセッサおよび前記SRAMセルのアレイの上方に第1の相互接続層を形成することと、
前記第1の相互接続層の上方に前記第1の接合層を形成することと、を含む、
請求項16に記載の方法。 - 前記複数の第2の半導体構造を形成することは、
前記第2のウェハ上に前記DRAMセルのアレイを形成することと、
前記DRAMセルのアレイの上方に第2の相互接続層を形成することと、
前記第2の相互接続層の上方に前記第2の接合層を形成することと、を含む、
請求項16に記載の方法。 - 前記第1のダイと前記第2のダイとを接合することの後に、前記第2の半導体構造は、前記第1の半導体構造の上方にあり、
前記方法は、
前記第1のダイと前記第2のダイとを接合することの後に、半導体層を形成するために前記第2のウェハを薄くすることと、
前記半導体層の上方にパッドアウト相互接続層を形成することと、をさらに含む、
請求項16に記載の方法。 - 前記第1のダイと前記第2のダイとを接合することの後に、前記第1の半導体構造は、前記第2の半導体構造の上方にあり、
前記方法は、
前記第1のダイと前記第2のダイとを接合することの後に、半導体層を形成するために前記第1のウェハを薄くすることと、
前記半導体層の上方にパッドアウト相互接続層を形成することと、をさらに含む、
請求項16に記載の方法。
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