CN108063097A - 一种三层芯片集成方法 - Google Patents
一种三层芯片集成方法 Download PDFInfo
- Publication number
- CN108063097A CN108063097A CN201711378869.XA CN201711378869A CN108063097A CN 108063097 A CN108063097 A CN 108063097A CN 201711378869 A CN201711378869 A CN 201711378869A CN 108063097 A CN108063097 A CN 108063097A
- Authority
- CN
- China
- Prior art keywords
- substrate
- metal
- interconnecting layer
- metal interconnecting
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供了一种三层芯片集成方法,其中,提供一具有第一金属互连层的第一衬底、一具有第二金属互连层的第二衬底和一具有第三金属互连层的第三衬底,包括以下步骤:第一衬底的第一键合面和第二衬底的第二键合面相对设置后进行混合键合;对第二衬底减薄第一预定厚度;在第二衬底中对应第二金属互连层的位置进行第一金属线的引出,引出第一金属线的面作为第四键合面;对第二衬底的第四键合面和第三衬底的第三键合面进行混合键合;对第三衬底减薄第二预定厚度;于第三衬底中对应第三金属互连层的位置进行第二金属线的引出,并于第三衬底表面形成一SiN层;有益效果:可以实现三层芯片集成,从而提高器件性能和集成度。
Description
技术领域
本发明涉及集成芯片制造领域,尤其涉及一种三层芯片集成方法。
背景技术
当前的三维集成电路(3D-IC)技术是通过硅穿孔或者混合键合将两个不同的芯片进行集成,虽然达到了集成器件性能的提高。但随着科技的发展,人们对器件性能和集成度的要求越来越高,两层芯片集成已经不能满足日益膨胀的需求了。
发明内容
针对上述问题,本发明提供了一种三层芯片集成方法,其中,提供一具有第一金属互连层的第一衬底、一具有第二金属互连层的第二衬底和一具有第三金属互连层的第三衬底,包括以下步骤:
步骤S1,所述第一衬底的第一键合面和所述第二衬底的第二键合面相对设置后进行混合键合;
步骤S2,对所述第二衬底减薄第一预定厚度;
步骤S3,在所述第二衬底中对应所述第二金属互连层的位置进行第一金属线的引出,引出所述第一金属线的面作为第四键合面;
步骤S4,对所述第二衬底的所述第四键合面和所述第三衬底的第三键合面进行混合键合;
步骤S5,对所述第三衬底减薄第二预定厚度;
步骤S6,于所述第三衬底中对应所述第三金属互连层的位置进行第二金属线的引出,并于所述第三衬底表面形成一SiN层。
其中,所述步骤S1中的混合键合时,所述第一衬底位于所述第二衬底下方,且所述第一金属互连层对准所述第二金属互连层。
其中,所述步骤S3中所述金属线的引出包括以下步骤:
步骤S31,在所述第二衬底中对应所述第二金属互连层的位置形成接触孔;
步骤S32,于所述接触孔内填充一金属层;
步骤S33,对所述金属层进行研磨,至露出所述第二衬底。
其中,所述步骤S4中的混合键合为将所述第三衬底中的所述第三金属互连层对准所述第一金属线,随后进行键合。
其中,所述第一金属互连层采用铜、镍、锡、锡银合金、锡银铜合金中一种或多种的组合。
其中,所述步骤S6中,所述第二金属线的引出使用硅穿孔工艺。
有益效果:使用本方法,可以实现三层芯片集成,从而提高器件性能和集成度。
附图说明
图1~6本发明各步骤形成的结构示意图;
图7本发明流程图。
具体实施方式
下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例,都属于本发明保护的范围。
需要说明的是,在不冲突的情况下,本发明中的实施例及实施例中的特征可以相互组合。
下面结合附图和具体实施例对本发明作进一步说明,但不作为本发明的限定。
在一个较佳的实施例中,如图7所示,提出了一种三层芯片集成方法,其中,提供一具有第一金属互连层11的第一衬底1、一具有第二金属互连层21的第二衬底2和一具有第三金属互连层31的第三衬底3,包括以下步骤:
步骤S1,所述第一衬底1的第一键合面和所述第二衬底2的第二键合面相对设置后进行混合键合;
步骤S2,对所述第二衬底2减薄第一预定厚度;
步骤S3,在所述第二衬底2中对应所述第二金属互连层21的位置进行第一金属线的引出,引出所述第一金属线的面作为第四键合面;
步骤S4,对所述第二衬底2的所述第四键合面和所述第三衬底3的第三键合面进行混合键合;
步骤S5,对所述第三衬底3减薄第二预定厚度;
步骤S6,于所述第三衬底3中对应所述第三金属互连层31的位置进行第二金属线32的引出,并于所述第三衬底表面形成一SiN层4。
上述技术方案中,在保持芯片体积的同时,大规模提高芯片的功能,不受单个芯片制造工艺的限制;大幅度缩短功能芯片之间的金属互连,减少发热、功耗和延迟等。大幅度提高功能模块之间的带宽,
在一个较佳的实施例中,将第一衬底1的第一金属互连层11对准第二衬底2的第二金属互连层21,进行两个衬底之间的混合键合,得到如图1所示结构。
在一个较佳的实施例中,对第二衬底2的底面进行一定程度的减薄,得到如图2所示的结构。
在一个较佳的实施例中,在减薄后的第二衬底2底面中使用激光钻孔或者深反应离子刻蚀形成接触孔。
接下来,在接触孔内淀积一绝缘层、一阻挡层、一种子层,随后,填镀金属,经研磨后形成第一金属线22,其结构示意图如图3所示。
在一个较佳的实施例中,将第三衬底3中的第三金属互连层31对准上一步中形成的第一金属线22,进行第三衬底3与第二衬底2的混合键合,形成如图4所示结构。
在一个较佳的实施例中,对第三衬底3底部进行一定程度的减薄,得到如图5所示结构。
在一个较佳的实施例中,通过硅穿孔工艺,在第三衬底3中对应第三金属互连层31的位置形成接触孔。
随后,与形成第一金属线22时相同,在接触孔内淀积一绝缘层、一阻挡层、一种子层,随后,填镀金属,经研磨后形成第二金属线32。
最后,在表面形成一SiN层4,形成如图6所示结构。
上述技术方案中,对于两层芯片衬底之间的键合可以采用该技术领域内的常规技术。对于此种常规技术手段,本说明书中不再进行详述。
以上所述仅为本发明较佳的实施例,并非因此限制本发明的实施方式及保护范围,对于本领域技术人员而言,应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案,均应当包含在本发明的保护范围内。
Claims (6)
1.一种三层芯片集成方法,其特征在于,提供一具有第一金属互连层的第一衬底、一具有第二金属互连层的第二衬底和一具有第三金属互连层的第三衬底,包括以下步骤:
步骤S1,所述第一衬底的第一键合面和所述第二衬底的第二键合面相对设置后进行混合键合;
步骤S2,对所述第二衬底减薄第一预定厚度;
步骤S3,在所述第二衬底中对应所述第二金属互连层的位置进行第一金属线的引出,引出所述第一金属线的面作为第四键合面;
步骤S4,对所述第二衬底的所述第四键合面和所述第三衬底的第三键合面进行混合键合;
步骤S5,对所述第三衬底减薄第二预定厚度;
步骤S6,于所述第三衬底中对应所述第三金属互连层的位置进行第二金属线的引出,并于所述第三衬底表面形成一SiN层。
2.根据权利要求1所述的方法,其特征在于,所述步骤S1中的混合键合时,所述第一衬底位于所述第二衬底下方,且所述第一金属互连层对准所述第二金属互连层。
3.根据权利要求1所述的方法,其特征在于,所述步骤S3中所述金属线的引出包括以下步骤:
步骤S31,在所述第二衬底中对应所述第二金属互连层的位置形成接触孔;
步骤S32,于所述接触孔内填充一金属层;
步骤S33,对所述金属层进行研磨,至露出所述第二衬底。
4.根据权利要求1所述的方法,其特征在于,所述步骤S4中的混合键合为将所述第三衬底中的所述第三金属互连层对准所述第一金属线,随后进行键合。
5.根据权利要求1所述的方法,其特征在于,所述第一金属互连层采用铜、镍、锡、锡银合金、锡银铜合金中一种或多种的组合。
6.根据权利要求1所述的方法,其特征在于,所述步骤S6中,所述第二金属线的引出使用硅穿孔工艺。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711378869.XA CN108063097A (zh) | 2017-12-19 | 2017-12-19 | 一种三层芯片集成方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201711378869.XA CN108063097A (zh) | 2017-12-19 | 2017-12-19 | 一种三层芯片集成方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN108063097A true CN108063097A (zh) | 2018-05-22 |
Family
ID=62139703
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201711378869.XA Pending CN108063097A (zh) | 2017-12-19 | 2017-12-19 | 一种三层芯片集成方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN108063097A (zh) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110192269A (zh) * | 2019-04-15 | 2019-08-30 | 长江存储科技有限责任公司 | 三维nand存储器件与多个功能芯片的集成 |
CN110838481A (zh) * | 2018-08-15 | 2020-02-25 | 台湾积体电路制造股份有限公司 | 用于堆叠集成电路的混合接合技术 |
CN113488505A (zh) * | 2019-04-30 | 2021-10-08 | 长江存储科技有限责任公司 | 具有三维相变存储器的三维存储设备 |
US11158604B2 (en) | 2019-04-15 | 2021-10-26 | Yangtze Memory Technologies Co., Ltd. | Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same |
US11367729B2 (en) | 2019-04-30 | 2022-06-21 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having processor and NAND flash memory and methods for forming the same |
US11430766B2 (en) | 2019-04-15 | 2022-08-30 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having processor and dynamic random-access memory and methods for forming the same |
US11694993B2 (en) | 2019-04-15 | 2023-07-04 | Yangtze Memory Technologies Co., Ltd. | Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101241882A (zh) * | 2008-03-21 | 2008-08-13 | 清华大学 | 基于soi圆片的三维集成电路的实现方法 |
CN102169845A (zh) * | 2011-02-22 | 2011-08-31 | 中国科学院微电子研究所 | 一种用于三维封装的多层混合同步键合结构及方法 |
CN104319258A (zh) * | 2014-09-28 | 2015-01-28 | 武汉新芯集成电路制造有限公司 | 一种硅穿孔工艺 |
-
2017
- 2017-12-19 CN CN201711378869.XA patent/CN108063097A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101241882A (zh) * | 2008-03-21 | 2008-08-13 | 清华大学 | 基于soi圆片的三维集成电路的实现方法 |
CN102169845A (zh) * | 2011-02-22 | 2011-08-31 | 中国科学院微电子研究所 | 一种用于三维封装的多层混合同步键合结构及方法 |
CN104319258A (zh) * | 2014-09-28 | 2015-01-28 | 武汉新芯集成电路制造有限公司 | 一种硅穿孔工艺 |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11322481B2 (en) | 2018-08-15 | 2022-05-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid bonding technology for stacking integrated circuits |
CN110838481A (zh) * | 2018-08-15 | 2020-02-25 | 台湾积体电路制造股份有限公司 | 用于堆叠集成电路的混合接合技术 |
US11410972B2 (en) | 2018-08-15 | 2022-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Hybrid bonding technology for stacking integrated circuits |
US11694993B2 (en) | 2019-04-15 | 2023-07-04 | Yangtze Memory Technologies Co., Ltd. | Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same |
US11749641B2 (en) | 2019-04-15 | 2023-09-05 | Yangtze Memory Technologies Co., Ltd. | Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same |
US11158604B2 (en) | 2019-04-15 | 2021-10-26 | Yangtze Memory Technologies Co., Ltd. | Unified semiconductor devices having processor and heterogeneous memories and methods for forming the same |
US11031377B2 (en) | 2019-04-15 | 2021-06-08 | Yangtze Memory Technologies Co., Ltd. | Integration of three-dimensional NAND memory devices with multiple functional chips |
US12002788B2 (en) | 2019-04-15 | 2024-06-04 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having processor and dynamic random-access memory and methods for forming the same |
WO2020211271A1 (en) * | 2019-04-15 | 2020-10-22 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having processor and dynamic random-access memory and methods for forming the same |
US11430766B2 (en) | 2019-04-15 | 2022-08-30 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having processor and dynamic random-access memory and methods for forming the same |
US11923339B2 (en) | 2019-04-15 | 2024-03-05 | Yangtze Memory Technologies Co., Ltd. | Integration of three-dimensional NAND memory devices with multiple functional chips |
US11562985B2 (en) | 2019-04-15 | 2023-01-24 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having processor and dynamic random-access memory and methods for forming the same |
CN110192269A (zh) * | 2019-04-15 | 2019-08-30 | 长江存储科技有限责任公司 | 三维nand存储器件与多个功能芯片的集成 |
US11367729B2 (en) | 2019-04-30 | 2022-06-21 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having processor and NAND flash memory and methods for forming the same |
US11864367B2 (en) | 2019-04-30 | 2024-01-02 | Yangtze Memory Technologies Co., Ltd. | Bonded semiconductor devices having processor and NAND flash memory and methods for forming the same |
CN113488505B (zh) * | 2019-04-30 | 2022-09-30 | 长江存储科技有限责任公司 | 具有三维相变存储器的三维存储设备 |
CN113488505A (zh) * | 2019-04-30 | 2021-10-08 | 长江存储科技有限责任公司 | 具有三维相变存储器的三维存储设备 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN108063097A (zh) | 一种三层芯片集成方法 | |
CN100570846C (zh) | 高深宽比三维垂直互连及三维集成电路的实现方法 | |
JP4035034B2 (ja) | 半導体装置およびその製造方法 | |
CN105470225B (zh) | 基于穿硅电容的三维容性耦合互连结构的制作方法 | |
CN108389823A (zh) | 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺 | |
CN105655320B (zh) | 低成本芯片背部硅通孔互连结构及其制备方法 | |
CN102103979B (zh) | 一种制作利用硅通孔构成的三维硅基无源电路的方法 | |
TW201248802A (en) | Vias in porous substrates | |
TW201135879A (en) | 3DIC architecture with interposer for bonding dies | |
CN102856299A (zh) | 互连势垒结构和方法 | |
CN102376689A (zh) | 具有台阶的硅通孔结构及其制备工艺 | |
CN104347492A (zh) | 具有高深宽比的通孔结构及多晶片互联的制造方法 | |
CN102104009B (zh) | 一种三维硅基电容器的制作方法 | |
CN104008998A (zh) | 多芯片层叠封装方法 | |
CN103745969B (zh) | 光通讯互联txv 3d集成封装及封装方法 | |
CN103280427A (zh) | 一种tsv正面端部互连工艺 | |
CN103258791B (zh) | 通过制备超细间距微凸点实现金属互连的方法及相应器件 | |
CN111968953A (zh) | 硅通孔结构及其制备方法 | |
CN102412193A (zh) | 硅通孔填充方法 | |
CN103219282B (zh) | 一种tsv露头工艺 | |
CN102760710A (zh) | 硅穿孔结构及其形成方法 | |
CN102683309B (zh) | 晶圆级植球印刷填充通孔的转接板结构及其制作方法 | |
CN106057757A (zh) | 一种硅通孔结构及其制作方法 | |
JP5377657B2 (ja) | 半導体装置の製造方法 | |
CN104992910B (zh) | 一种金属突刺混合键合方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20180522 |