JP2022091642A - 絶縁膜の製造方法 - Google Patents

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Abstract

【課題】高温での加熱が不要な絶縁膜の製造方法、絶縁膜及び半導体装置を提供すること。【解決手段】 絶縁膜の製造方法であって、堆積工程と、加熱工程と、暴露工程とを含み、堆積工程では、基板上に材料を堆積させ、加熱工程では、基板を85℃以上450℃以下で加熱し、暴露工程では、基板上の成膜材料層の表面に対して水素のラジカルを含むプラズマを照射することによって、前記成膜材料層の構造中に水素を拡散させ成膜材料層の成分と結合させる、絶縁膜の製造方法が提供される。【選択図】図1

Description

本発明は、良好な絶縁特性を有する絶縁膜の製造方法及び絶縁膜を備える回路装置に関し、特に高温のアニール処理を必要としない絶縁膜の製造方法等に関する。
基板又は半導体装置のパターン付き基板上に絶縁膜としてシリコン酸化膜が形成されることがある。シリコン酸化膜は、シランガス(SiH)やTEOS(テトラエトキシシラン)をソースとしてプラズマCVD(plasma-enhanced chemical vapor deposition)により形成されたり、基板にSOG(Spin on Glass)を塗布し、これをアニールすることで形成されたりすることが多い。
プラズマCVDによるシリコン酸化膜の形成は、モノシランガスやジシランガスと酸素とを反応室内で電磁波照射によりプラズマ形成し、これにより、SiOを400℃程度に保った基板上に堆積させる方法である。この方法で形成されたシリコン酸化膜は、モノシランガスやジシランガスに水素が含まれることから絶縁破壊電界が低くなる傾向にある。
また、プラズマCVDによるシリコン酸化膜の形成に際しては、基板の凹凸形状を保つために、900℃程度の温度で平坦化するプロセスが必要となる場合がある。
一方、SOGを用いた場合には、緻密なシリコン酸化膜を得るために、800℃以上の高温で加熱する必要がある。
これらの方法は、いずれも、高温での加熱が必要となるため、シリコン酸化膜の形成前に基板上に形成されるゲート酸化膜等の特性劣化をもたらす可能性がある。
なお、特許文献1では、SOGの塗布後に比較的低温でアニールし、その後に、加速した高密度プラズマで表面処理することによって、SOGで形成した膜を物理的に凝縮する技術が開示されている。
特表2015-521375号公報
前述した特許文献1で開示されている技術により、SOGを用いてシリコン酸化膜を形成することで、シリコン酸化膜の形成前に基板上に形成されたゲート酸化膜等の特性劣化を回避することが可能となる。
しかしながら、特許文献1に記載された技術では、プラズマによりシリコン酸化膜にもたらされる電荷によって、シリコン酸化膜の形成前に基板上に形成されるゲート酸化膜等が静電破壊されることがある。
また、特許文献1に記載された技術では、SOGで形成した膜を緻密化するためイオン種の衝撃を利用しており、SOGで形成した膜の表面のみ、具体的には、表面から50nm程度下までの表層のみが凝縮するにとどまる。このため、例えば100nm以上の絶縁膜が必要となる用途には適さない。なお、イオン種の衝撃を利用して膜を緻密化する場合、絶縁膜を厚くしようとすると、イオンの加速エネルギーを大きくする必要があり、結果的に、得られる誘電体層の絶縁性を高めつつ緻密度を高くすることは容易でない。
本発明は、かかる事情を鑑みてなされたものであり、高温での加熱が不要な無機絶縁膜の製造方法及び回路装置を提供することを目的とする。
本発明の一態様によれば、絶縁膜の製造方法であって、基板上に成膜材料を堆積させて成膜材料層を形成する工程と、基板上の成膜材料層を85℃以上450℃以下で加熱する工程と、基板上の成膜材料層の表面に対して水素のラジカルを含むプラズマを照射することによって、成膜材料層の構造中に水素を拡散させ成膜材料層の成分と結合させる、絶縁膜の製造方法が提供される。
上記方法によれば、成膜材料層における成膜材料の化学的な骨格構造を基本的に維持しつつ水素を拡散させることで、拡散によって内部に浸透した水素を成膜材料層の成分と反応させて水素分子を離脱させることができる。こうして生成された水素分子は成膜材料層外に排出されるので、膜中水素濃度を極めて低くすることができ、成膜材料層の絶縁性を高めることができる。この際、高温での加熱を行う必要がないため、プラズマ照射処理後の成膜材料層に相当する絶縁膜の形成前の基板又はこれに形成された装置部分の特性を劣化させることなく、絶縁膜の絶縁特性を向上させることが可能となる。
本発明の具体的な態様によれば、プラズマにより形成されるラジカルの照射時間と密度との積が25×1014分・個/cm以上である。プラズマに含まれるラジカルの照射時間と密度との積が25×1014分・個/cm以上であれば、成膜材料層の構造中に水素を十分な密度で深くまで拡散させることができ、高い絶縁性を有する絶縁膜を得ることができる。
本発明の具体的な態様によれば、ラジカルは、5Pa以上50Pa以下の圧力下でプラズマを立てることにより成膜材料層の表面に供給される。プラズマを5Pa以上とすることで、成膜材料層に接するプラズマ密度が高まってプラズマと成膜材料層との間の電位差を10V以下にすることが容易になり、プラズマ粒子が成膜材料層に打ち込まれて成膜材料層の構造を乱し成膜材料層の密度を低下させることを防止できる。一方、プラズマを50Pa以下とすることで、ラジカルの平均自由行程が比較的長く保たれ、発生したラジカルを有効に活用して成膜材料層に到達させることができる。
本発明のさらに別の態様によれば、ラジカルは、水素原子Hであることを特徴とする。
本発明のさらに別の態様によれば、成膜材料は、SOGであり、SOGを基板上に塗布して堆積させる。SOGとすることで平坦な絶縁膜の形成が容易になる。
本発明のさらに別の態様によれば、SOGは、はしご型ハイドロゲンシルセスキオキサンと、ハイドロゲンシロキサンと、シリケートとのうちの1つ以上である。この場合、絶縁膜はシリコン酸化膜となる。
本発明のさらに別の態様によれば、加熱は、N又は不活性ガスの雰囲気中で行われる。これにより、脱水重縮合反応を生じさせる。
本発明のさらに別の態様によれば、SOGは、シラザンである。この場合、絶縁膜はシリコン酸化膜となる。
本発明のさらに別の態様によれば、加熱は、HOと、Oと、Hのいずれかの雰囲気中で行われる。この場合、加水分解又は酸化によって窒素を離脱させる重縮合反応を生じさせる。
本発明のさらに別の態様によれば、基板は、半導体基板又は半導体装置のパターン付き基板である。この場合、半導体基板上に絶縁膜を形成することができ、或いは半導体装置のパターン上に絶縁膜を形成することができる。
本発明の一態様によれば、基板上に形成された絶縁膜を備える回路装置であって、膜中水素濃度が1%以下である絶縁膜を備える回路装置が提供される。
上記態様によれば、膜中水素濃度が1%以下である絶縁膜を備えるので、絶縁性能を高めることができる。
本発明の具体的な態様によれば、水素濃度に関して、基板側で飽和し表面側で略ゼロとなる濃度パターンを複数繰り返す特性を有する。この場合、全体的に絶縁性を高めた厚い絶縁膜を提供することができる。
(A)は、絶縁膜の製造方法の概要を説明する概念図であり、(B)~(E)は、各段階を説明する概念的な断面図である。 (A)は、絶縁膜を形成する対象となる基板を説明する概念的な断面図であり、(B)は、成膜材料層の形成を説明する図であり、(C)は、加熱工程を説明する図であり、(D)は、加熱工程によって得られる前駆体層等を説明する概念的な断面図である。 (A)は、暴露工程を説明する図であり、(B)は、暴露によって得られる絶縁膜を説明する概念的な断面図である。 (A)及び(B)は、積層型の絶縁膜の製造工程を説明する概念的な断面図である。 プラズマ出力とSiO膜の収縮率との関係を説明するチャートである。 高密度プラズマにより形成されるラジカルを用いた処理の効果を説明するチャートである。 (A)及び(B)は、ラジカル処理によるSiO膜の収縮を説明するチャートである。 積層型の絶縁膜の断面特性を説明する図である。 具体的な試料について特性を計測した結果を説明する図である。 (A)~(C)は、ラジカル処理に際しての成膜材料層の収縮率と絶縁特性との関係を示すチャートである。 実施形態の絶縁膜の製造方法によって得た回路装置の一例を説明する断面図である。 (A)及び(B)は、高密度プラズマを用いたラジカル処理装置の変形例を説明する図である。
以下、図面を参照して、本発明に係る絶縁膜の製造方法等について詳細に説明する。
[1.絶縁膜の製造の概要]
図1は、絶縁膜の製造の流れを示す概念図である。図1(A)は、絶縁膜の製造方法の概要を説明する概念図であり、図1(B)~(D)は、図1(A)に示す各段階(S1~S3)を説明する概念的な断面図である。絶縁膜の製造方法は、基板11上に成膜材料を堆積させて成膜材料層12を形成する堆積工程(S1)と、基板11上の成膜材料層12を85℃以上450℃以下の加熱環境81で加熱する加熱工程(S2)と、基板11上の成膜材料層12又は前駆体層の表面SA2に対して水素のラジカルを含むプラズマ82を照射する暴露工程(S3)とを含む。この暴露工程(S3)により、例えばシリコン酸化膜を製造する場合について説明すると、図1(E)に示すように、成膜材料層12の構造FSに衝撃を与えないでネットワーク的な構造FS中に水素Hを拡散させ成膜材料層の成分である水素と結合させる。これによって形成された水素分子Hは成膜材料層12中を移動して成膜材料層12外に排出される。この際、成膜材料層12の構造FS中に処理用の水素Hを十分な密度で深くまで拡散させるという観点で、プラズマ82により形成されるラジカルの照射時間と密度との積は25×1014分・個/cm以上とすることが望ましい。
以下、実施形態に係る絶縁膜の製造方法を、堆積工程、加熱工程、及び暴露工程に分けて説明する。
[2.堆積工程]
図2(A)に示すように、半導体その他の材料で形成された平板状の基板11を準備する。基板11は、例えば半導体基板であり、或いは半導体基板に対して装置部分11dのパターン11pを形成した半導体装置付き基板であってもよい。基板11は、半導体基板に限らず、セラミック基板、ガラス基板、耐熱樹脂基板、金属基板等であってもよく、それらの上に半導体装置を形成したものであってもよい。
次に、図2(B)に示すように、基板11の表面11s上に成膜材料を塗布し成膜材料層12を形成する。成膜材料は、SiOのような絶縁膜の前駆体材料や無機系のSOG(Spin on Glass)等の流動性の高い材料である。成膜材料としてSOGを用いる場合、基板11の表面11s上に平坦な表面を形成するようにSOGを塗布し乾燥させることで、成膜材料層12が形成される。これにより、基板11上に成膜材料層12が堆積される。成膜材料を基板11上に塗布する手法として例えばスピンコート法を用いることができる。基板11上に塗布された成膜材料は、比較的低温でプリベークしてもよい。
成膜材料層12を形成するためのSOGは、例えば、膜成分としてはしご型ハイドロゲンシルセスキオキシサン、ハイドロゲンシロキサン、及びシリケートのうち、1つ以上を含む溶液であり、上記膜成分に有機系溶媒を加えて調整されたものである。SOGは、例えば、膜成分としてシラザンを含む溶液であってもよい。シラザンは、重合してポリマー状態となっている。
はしご型ハイドロゲンシルセスキオキシサンは、下記式で表され、
Figure 2022091642000002
ハイドロゲンシロキサンは、下記式で表され、
Figure 2022091642000003
シリケートは、下記式で表される。
Figure 2022091642000004
シラザンのポリマーは、下記いずれかの式で表される。
Figure 2022091642000005
Figure 2022091642000006
Figure 2022091642000007
なお、式中のm1、m2、及びm3は、重合度を表す数である。
[3.加熱工程]
図2(C)に示すように、成膜材料層12が堆積された基板11を雰囲気下で加熱する。基板11の加熱温度は、85℃以上450℃以下、好ましくは100℃以上200℃以下とする。この加熱により、成膜材料層12が固化され、図2(D)に示すように、基板11上に前駆体層112が形成された状態となる。
成膜材料層12が形成された基板11、つまり処理対象14の加熱は、例えば加熱炉51でベークすることで行われ、加熱に際して加熱炉51中に雰囲気ガスAGを供給することで雰囲気が制御される。成膜材料層12がはしご型ハイドロゲンシルセスキオキサン、ハイドロゲンシロキサン、シリケート等である場合、処理対象14の加熱は、N又は不活性ガスの雰囲気中で10分以上行われ、脱水重縮合反応を生じさせる。成膜材料層12がシラザンである場合、基板11の加熱は、HOと、Oと、Hのいずれかの雰囲気中で10分以上行われ、加水分解又は酸化によって窒素を離脱させる重縮合反応を生じさせる。
具体的な作製例について説明すると、例えばポリシラザンをスピンコートして得た処理対象14に対して、基板温度を85℃とし、大気圧で水蒸気をバブリングによって供給した後、基板温度を150℃とし、大気圧の窒素ガス雰囲気中で1時間アニールを行った。
以上の加熱工程では、基板11の加熱温度が85℃以上であることにより、溶媒を確実に除去することができるだけでなく、成膜材料層12を構成するSOG等の材料の原子・分子に活性化エネルギーを与え、重合をある程度進行させ、Si-O-Si結合の割合を高めることができる。また、基板11の加熱温度が450℃以下であることにより、基板11自体の劣化や、装置部分11dの特性劣化が生じることを回避することができる。
[4.暴露工程]
図3(A)に示すように、前駆体層112が形成された基板11、つまり処理対象14の表面14aをプラズマに暴露する。より具体的には、処理対象14の表面14aを、密度が例えば5×1014/cm以上のラジカルを含む高密度プラズマPZに例えば5分から20分暴露する。これにより、処理対象14のラジカル処理に用いられる高密度プラズマPZ中のラジカルRDの照射時間と密度との積が25×1014分・個/cm以上となる。このとき、基板11の温度は、0℃~400℃の範囲で一定に保持される。また、プラズマと処理対象14の表面との間の電位差は、10V以下であることが好ましい。ラジカルRDの照射密度は、公知の手法によって決定することができる(T. Arai el al. (2016) "Selective Heating of Transition Metal Usings Hydrogen Plasma and Its Application to Formation of Nickel Silicide Electrodes for Silicon Ultralarge-Scale Integration Devices" Journal of Materials Science and Chemical Engineering, 2016, 4, 29-33)。なお、プラズマの圧力に応じてラジカルRDの照射密度も変化するが、プラズマ圧力その他の条件に応じたラジカル照射密度を、予め実験によって求めておくことができる。
前駆体層112が形成された基板11、つまり処理対象14に対するラジカル暴露は、例えばマイクロ波供給源53aを備える高密度プラズマ処理装置53によって行われ、注入口である吸気ポート53iから導入されたラジカル・ソースガスIGがチャンバー53c内で定在波状態とされたマイクロ波によってラジカル化される。ラジカル・ソースガスIGは、H2、NH、HOの少なくとも1つであり、吸気ポート53iを介してチャンバー53c内に導入され、下部に設けた排気ポート53oを介してチャンバー53c外に排出される。高密度プラズマPZ中のラジカルは、マイクロ波によって励起されることによって得られるものであり、目的とするのは水素であるが他の成分を含んでいてもよい。なお、チャンバー53cの内面は、例えば石英製の誘電体管53gとなっており、この誘電体管53g内にマイクロ波が注入され、誘電体管53gの下部には、基板11を支持して温度を調整するステージ53sが配置されている。高密度プラズマ処理装置53としては、例えば国際公開第WO2003/076967号に開示のものを用いることができる。プラズマ暴露中、不用ガスがチャンバー53cの排気ポート53oから外部に排出され、誘電体管53g内に形成された高密度プラズマPZの状態が維持される。チャンバー53c内は、高密度プラズマPZによって5Pa~50Paに維持される。チャンバー53c内のプラズマを5Pa以上のプラズマ密度とすることで、プラズマと前駆体層112との間の電位差を10V以下にすることが容易になり、プラズマ粒子が前駆体層112に打ち込まれて前駆体層112の構造を乱し密度を低下させることを防止できる。一方、チャンバー53c内のプラズマを50Pa以下のプラズマ密度とすることで、ラジカルの平均自由行程が比較的長く保たれ、発生したラジカルを有効に活用して前駆体層112に到達させることができる。
図3(B)に示すように、図3(A)に示す装置によって処理対象14を高密度プラズマPZに暴露する工程により、前駆体層112が凝縮され、基板11上にシリコン系絶縁膜212が形成される。高密度プラズマPZに暴露されたシリコン系絶縁膜212は、プラズマ中のHラジカルの影響で凝縮し、その収縮率は、未処理膜厚を150nmとして5%~25%である。このため、シリコン系絶縁膜212の膜厚d2は、前駆体層112の厚みdlに比較して5%~20%程度減少する。
図5は、高密度プラズマ処理装置53の出力と前駆体層112の収縮率との関係を説明するチャートである。横軸は高密度プラズマ処理装置53のマイクロ波出力であり、縦軸は前駆体層112の収縮率を示す。この実験で、チャンバーへのHガスの供給量を10sccmとし、チャンバー内の圧力を20Paとし、プラズマつまりラジカルによる処理時間を5分とした。未処理(初期)のSiO膜の膜厚は、155nmであった。プラズマを供給するマイクロ波出力を1000Wとした場合、ラジカル密度は、3×1015/cmとなっている。この際、前駆体層112の収縮率は、15%となっている。このチャートから、前駆体層112の収縮率は、高密度プラズマ処理装置53のマイクロ波出力にほぼ比例していることが分かる。つまり、ラジカル・ソースガスIGであるHガス等の供給量が十分であり、かつ、過剰でなければ、高密度プラズマ処理装置53の出力に対して正の相関性を持たせるようにプラズマすなわち水素ラジカルの密度を増加させることができ、水素ラジカルの密度に応じて前駆体層112を収縮させることができることが分かる。
図6は、高密度プラズマPZによるラジカル処理の時間的な効果を説明するチャートである。この場合、図3(A)に示す工程によって基板11上の加熱処理後の前駆体層112(具体的にはシリコン酸化膜)に対して、プラズマを利用したラジカル処理を行わなかった比較試料と、チャンバーへのHの供給量を10sccmとし、チャンバー内の圧力を20Paとし、マイクロ波出力を1500Wとして、5分のラジカル処理を行った試料と、10分のラジカル処理を行った試料と、15分のラジカル処理を行った試料とについて、FTIRスペクトルを計測した。5分のラジカル処理を行った試料では、既にSi-H結合がほとんど観察されず、10分又は5分のラジカル処理を行った試料は、Si-H結合が全く観察されない。
図7(A)は、プラズマを利用したラジカル処理による前駆体層112(具体的にはシリコン酸化膜)の収縮を説明するチャートである。横軸はラジカル処理時間であり、縦軸は前駆体層112の収縮率を示す。以上のラジカル処理では、チャンバーへのHガスの供給量を10sccmとし、チャンバー内の圧力を20Paとし、ラジカルによる処理時間を1、2、3、4、5、10、15分とした。未処理(初期)のシリコン酸化膜の膜厚は、155nmであった。図7(B)は、図7(A)と同様にラジカル処理によるシリコン酸化膜の収縮を示すが、横軸がラジカル処理時間の平方根となっている。図7(A)に示すように、ラジカル処理が5分以上となった段階で絶縁膜の収縮率が20数%となって飽和しつつあることが分かる。図7(B)に示すように、5分程度までは処理時間の平方根に比例して収縮率が増加している。つまり、ラジカル処理の影響は、処理時間の平方根に比例して深さ方向に及んでいると言える。このことは、シリコン酸化膜の表面からの水素ラジカルの拡散長が水素ラジカルの供給時間に比例することに対応し、本現象は拡散によって支配されていることが分かる。5分以上では収縮率は飽和しているが、図5で説明したFTIR信号を考慮すれば、この飽和はSiO膜全体の脱水素処理が完了していることを意味している。
以上では、Hの供給圧(つまりプラズマの供給圧)を20Paとした場合における処理時間及び収縮率の関係について説明したが、プラズマの供給圧を5Pa以上50Pa以下の範囲で変化させた場合にも同様の結果が得られている。これは、水素ラジカルがSiO膜のネットワーク構造又は骨格的構造を再配列させるような衝撃をSiO膜に与えることなく、SiO膜のネットワーク構造中に迅速に拡散していること示している。
図3(A)に戻って、基板11上の前駆体層112を高密度プラズマPZに暴露することにより、水素ラジカルが前駆体層112内へ迅速に拡散し、Si-H、Si-OH結合を減少させ、SiO膜の凝縮を促し、高密度のシリコン酸化膜となる。
具体的には、加熱処理後のSiO前駆体において、水素を含むラジカルが表面から侵入して基板11に向けて拡散し、Si-H + H=Si- + Hや、Si-OH + H=Si-O- + Hといった、水素を離脱させる反応が進み、Si-O-Si結合を増加させることができる。
前駆体層112の材料がはしご型ハイドロゲンシルセスキオキサン、ハイドロゲンシロキサン、シリケート等である場合、高密度プラズマPZによって供給されるラジカルは、前駆体層112の表面、すなわち表面14aから深さ600nmまで拡散する。よって、前駆体層112の厚みが600nm以下であれば、前駆体層112全体を高密度化することができ、SiOの割合が極めて高く絶縁性に優れるシリコン系絶縁膜212を得ることができる。前駆体層112の材料がシラザンである場合、高密度プラズマPZによって供給されるラジカルは、前駆体層112の表面、すなわち表面14aから深さ1.5μmまで拡散する。よって、前駆体層112の厚みが1.5μm以下であれば、前駆体層112全体を高密度化することができ、SiOの割合が極めて高く絶縁性に優れるシリコン系絶縁膜212を得ることができる。
以上では、シリコン系絶縁膜212が単一の層からなることを前提として説明しているが、シリコン系絶縁膜212を多層積層して目的とするシリコン系絶縁膜としてもよい。この場合、堆積工程、加熱工程、及び暴露工程を繰り返して行うことで所期の厚みを有するシリコン酸化膜を得ることができる。前駆体層112の材料がはしご型ハイドロゲンシルセスキオキサン、ハイドロゲンシロキサン、シリケート等である場合、600nm以上の膜厚の前駆体層112に対応するシリコン酸化膜の形成を所望するときは、シリコン系絶縁膜212を多層積層する。一方、前駆体層112の材料がシラザンである場合、膜厚1.5μm以下の前駆体層112をラジカルに暴露することで、シリコン系絶縁膜212として、通常の用途を略カバーするシリコン酸化膜が得られる。
多層積層の具体的手法について説明すると、図4(A)に示すように、基板11上に形成されたシリコン系絶縁膜212の表面12a上に成膜材料を塗布し成膜材料層12を形成する。その後は、図2(C)に示す加熱処理によって、図2(D)の場合と同様に、シリコン系絶縁膜212上の成膜材料層12を前駆体層112とし、図3(A)に示す暴露処理によって、第1のシリコン系絶縁膜212上の前駆体層112を第2のシリコン系絶縁膜212とし、図4(B)に示すような積層型のシリコン系絶縁膜312を得る。
図8は、積層型のシリコン系絶縁膜の水素濃度分布を説明する図である。横軸は、下地である基板11の表面11sからシリコン系絶縁膜312の表面に向けての距離を示し、縦軸は、シリコン系絶縁膜312中の水素濃度を示す。積層型のシリコン系絶縁膜312の場合、構成層EL単位で水素濃度の分布が繰り返される。各構成層ELにおいて、基板11に近い位置では水素濃度が最大値で飽和し、界面IFの内側やシリコン系絶縁膜312の表面に近い位置では、水素濃度が略ゼロに近い値まで減少している。構成層EL間の界面IFでは、水素濃度が急激に変化している。つまり、積層型のシリコン系絶縁膜312は、水素濃度に関して、基板11側で飽和し表面312a側で略ゼロとなる濃度パターンを複数繰り返す特性を有する。積層型のシリコン系絶縁膜312を構成する各構成層ELの形成に際して、各構成層ELの表面を介して高密度プラズマPZからの水素ラジカルが効率的に構成層EL内に拡散して水素と結合することで、Si-H結合を減少させつつSi-O結合を増加させることになるので、各構成層ELの底を除いて水素濃度を低くすることができ、構成層ELとしての絶縁性を高め、複数の構成層EL全体としても絶縁特性を示すものとすることができる。
[5.製造されたシリコン系絶縁膜]
以上の工程により基板11上に形成されたシリコン系絶縁膜212,312は、シリコン酸化膜であり、リーク電流が1×10-8A/cm以下であり、かつ、絶縁破壊電界が8MV/cm以上10MV/cm以下である。また、このシリコン酸化膜は、密度が2.50g/cm以上2.65g/cm以下であり、含有されるSi-OH結合及びSi-H結合の割合が1%以下である。
また、本発明の製造方法で製造されるシリコン系絶縁膜212は、膜厚が100nm以上であり、従来の製法で製造が容易でなかった膜厚において、低リーク電流を実現し絶縁破壊電界強度を高めている。
図9は、具体的なシリコン系絶縁膜212であるシリコン酸化膜の試料について特性を計測した結果を説明するチャートである。横軸はシリコン酸化膜に対する印可電圧を示し、縦軸はシリコン酸化膜のリーク電流を示す。「○」印は、マイクロ波供給源53aの出力を1kWとし、容量が0.05立方メートルであるチャンバー53cを減圧しつつ、Hの流量を5sccm(scc/分)とし、内圧を20Paにして得た試料のリーク電流を示す。これらの試料では、リーク電流が1×10-8A/cm程度に抑えられており、絶縁破壊電界も9MV/cm程度となっていることが分かる。なお、「●」印は、成膜材料層12を900℃で高温処理しプラズマによるラジカル処理を行わなかった従来型のシリコン酸化膜の試料について得た結果であり、「+」印は、成膜材料層12を400℃で処理しラジカル処理を行わなかった従来型のシリコン酸化膜の試料について得た結果である。「○」印で示す試料では、900℃で高温処理した場合に迫る絶縁特性が得られていることが分かる。
図10(A)~10(C)は、具体的なシリコン系絶縁膜212であるシリコン酸化膜について計測した、ラジカル処理に際しての前駆体層112の収縮率と絶縁特性との関係を示すチャートである。図10(A)は、ラジカル処理を行わなかった比較例の絶縁特性を示し、図10(B)は、ラジカル処理によって前駆体層112が8%収縮した実施例の絶縁特性を示し、図10(C)は、ラジカル処理によって前駆体層112が19%収縮した実施例の絶縁特性を示す。図10(B)に示す収縮率8%の場合、抵抗が大きく電流密度を低く抑えることができるが、5MV/cmで絶縁破壊が生じている。図10(C)に示す収縮率19%の場合、抵抗が大きく電流密度を低く抑えることができ、かつ、10MV/cmに近い電界強度でも絶縁破壊が生じていない。
[6.絶縁膜を備える半導体装置]
図11は、上記絶縁膜の製造方法によって得られる回路装置である半導体装置10の一例を説明する断面図である。半導体装置10は、パワーデバイスの一種であるMOSFETである。この場合、基板11は、例えばSiCであり、基板11の裏面側がnSiCのドレイン層11aとなっており、裏面にドレイン電極39が形成され、基板11の表面側がnSiCのドリフト層11bとなっており、ドリフト層11bに埋め込まれるようにpSiCの一対のボディ領域24や、nSiCの一対のソース領域25が形成されている。一対のソース領域25に挟まれたドリフト層11bの局所領域を覆うようにゲート酸化膜(絶縁膜)33が形成され、その上にゲート電極35が形成されている。一対のソース領域25には、配線31が接続されている。ボディ領域24、ソース領域25、ゲート酸化膜33、ゲート電極35等は、図2(A)に示す装置部分11dに相当し、シリコン系絶縁膜212で覆われている。なお、図示を省略しているが、配線31と基板11の表面との間には予め絶縁層を形成することができる。
本実施形態の絶縁膜の製造方法では、基板11上に成膜材料層12を堆積させる工程と、基板11を85℃以上450℃以下で加熱する工程と、基板11上に形成された前駆体層112の表面に対して水素のラジカルを含む高密度プラズマPZに暴露する工程とを含み、高密度プラズマPZにより形成される水素ラジカルは、密度が5×1014/cm以上であり、水素ラジカルの照射時間と密度との積が25×1014分・個/cm以上である。この方法によれば、高温での加熱を行わないため、シリコン系絶縁膜212の形成前における基板11又はこれに形成された装置部分11dの特性を劣化させることなく、シリコン系絶縁膜212の絶縁特性を向上させることができる。
[7.その他]
以上実施形態に即して本発明を説明したが、本発明は、上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様において実施することが可能である。例えば絶縁膜を組み込む対象は、図5に示すMOSFETに限らずIGBTその他のパワーデバイスとすることができ、さらにパワーデバイス以外の各種LSIとすることができ、ディスプレイの各部を構成する要素とすることもできる。
絶縁膜は、層間絶縁膜として用いられるものに限らず、回路デバイスを構成する例えばゲート絶縁膜のような機能層であってもよい。例えばフラッシュメモリーを構成するフローティングゲートに隣接する絶縁膜として、本願の絶縁膜又はシリコン系絶縁膜を用いることができる。絶縁膜は、集積回路として組み込まれる場合、個々の回路素子を構成する絶縁層や素子間を分離する絶縁層として組み込むことができ、多数の回路素子の積層体において素子内外の必要個所を絶縁する機能的多層構造とすることができる。
成膜材料層12を形成する成膜材料は、上述したハイドロゲンシルセスキオキシサンのような無機ケイ素化合物に限らず、有機SOGのような有機ケイ素化合物であってもよい。さらに、テトラエトキシシラン(TEOS)を用いてCVD等で成膜した成膜材料や、シラン(SiH)を用いてCVD等で成膜した成膜材料についても、上記のような暴露工程を行うことで、優れた絶縁特性を有するシリコン酸化膜を得ることができる。この場合、堆積工程と加熱工程とが一括して行われる。つまり、150℃以上400℃以下に保った基板ステージ上に基板を設置しSiO膜を堆積する。
絶縁膜は、SiO膜に限らず、窒化シリコン(Si)とすることができる。窒化シリコンは、例えばプラズマCVDによって形成される。その反応式は下記に示すものであり、処理温度は例えば600℃程度とされる。
3SiH+4NH→Si+12H
3SiCl+4NH→Si+6HCl+6H
この場合も、窒化シリコンの前駆体層112を、例えば密度が5×1014/cm以上のラジカルを含む高密度プラズマPZに暴露すること、より好ましくは高密度プラズマPZにより形成されるラジカルの照射時間と密度との積が25×1014分・個/cm以上となるようにラジカル処理することにより、前駆体層112を凝縮させることができ、基板11上に窒化シリコン膜が形成される。ここで、高密度プラズマPZとしてHのラジカルを含むものを用いて水素濃度を低下させる。高密度プラズマPZに暴露された前駆体層112から得た窒化シリコン膜は、ラジカルの影響で凝縮し絶縁性が高まる。
絶縁膜は、SiO膜に限らず、酸化アルミニウム(Al)とすることもできる。この場合も、酸化アルミニウムの前駆体層112を、例えば密度が5×1014/cm以上のHラジカルを含む高密度プラズマPZに暴露すること、より好ましくは高密度プラズマPZにより形成されるラジカルの照射時間と密度との積が25×1014分・個/cm以上となるようにラジカル処理することにより、前駆体層112を凝縮させることができ、基板11上に酸化アルミニウム膜が形成される。ここで、高密度プラズマPZとしてHのラジカルを含むものを用いて水素濃度を低下させる。高密度プラズマPZに暴露された酸化アルミニウム膜は、ラジカルの影響で凝縮し絶縁性が高まる。
高密度プラズマ処理装置53については、図示のものに限らず、様々な変形が可能である。例えば図12(A)に示す高密度プラズマ処理装置353では、処理対象14は、回転ステージ153s上に支持され所定速度で回転する。一方、高密度プラズマ処理部53Aは、回転ステージ153sの直上方に対してずれた位置に配置されている。この場合、回転ステージ153s上の各部で高密度プラズマPZ又はラジカルの密度分布が生じていても、処理対象14の回転によって、前駆体層112の全面にラジカルを均一に供給し照射することができる。
図12(B)に示す高密度プラズマ処理装置453は、2つの高密度プラズマ処理部53A,53Bを組み合わせた構造を有する。この場合も、回転ステージ153s上に支持された処理対象14の回転によって、前駆体層112の全面にラジカルを均一に供給し照射することができる。
成膜材料を基板11上に塗布する手法は、スピンコート法に限らず、刷毛やローラーを用いることができる。
10…半導体装置、11…基板、11d…装置部分、11p…パターン、11s…表面、12…成膜材料層、12a…表面、14…処理対象、14a…表面、24…ボディ領域、25…ソース領域、31…配線、33…ゲート酸化膜、35…ゲート電極、39…ドレイン電極、51…加熱炉、53…高密度プラズマ処理装置、53a…マイクロ波供給源、53c…チャンバー、81…加熱環境、82…プラズマ、112…前駆体層、212…シリコン系絶縁膜、AG…雰囲気ガス、EL…構成層、IF…界面、PZ…高密度プラズマ
本発明は、良好な絶縁特性を有する絶縁膜の製造方に関し、特に高温のアニール処理を必要としない絶縁膜の製造方に関する。
本発明の一態様によれば、絶縁膜の製造方法であって、基板上に成膜材料を堆積させて成膜材料層を形成する工程と、基板上の成膜材料層を85℃以上450℃以下で加熱する工程と、基板上の成膜材料層の表面に対して水素のラジカルを含むプラズマを照射することによって、成膜材料層の構造中に水素を拡散させ成膜材料層の成分と結合させる、絶縁膜の製造方法が提供される。本方法において、プラズマにより形成されるラジカルの照射時間と密度との積が25×10 14 分・個/cm 以上である。
上記方法によれば、成膜材料層における成膜材料の化学的な骨格構造を基本的に維持しつつ水素を拡散させることで、拡散によって内部に浸透した水素を成膜材料層の成分と反応させて水素分子を離脱させることができる。こうして生成された水素分子は成膜材料層外に排出されるので、膜中水素濃度を極めて低くすることができ、成膜材料層の絶縁性を高めることができる。この際、高温での加熱を行う必要がないため、プラズマ照射処理後の成膜材料層に相当する絶縁膜の形成前の基板又はこれに形成された装置部分の特性を劣化させることなく、絶縁膜の絶縁特性を向上させることが可能となる。さらに、プラズマに含まれるラジカルの照射時間と密度との積が25×10 14 分・個/cm 以上であれば、成膜材料層の構造中に水素を十分な密度で深くまで拡散させることができ、高い絶縁性を有する絶縁膜を得ることができる。
前駆体層112が形成された基板11、つまり処理対象14に対するラジカル暴露は、例えばマイクロ波供給源53aを備える高密度プラズマ処理装置53によって行われ、注入口である吸気ポート53iから導入されたラジカル・ソースガスIGがチャンバー53c内で定在波状態とされたマイクロ波によってラジカル化される。ラジカル・ソースガスIGは、H2、NH、HOの少なくとも1つであり、吸気ポート53iを介してチャンバー53c内に導入され、下部に設けた排気ポート53oを介してチャンバー53c外に排出される。高密度プラズマPZ中のラジカルは、マイクロ波によって励起されることによって得られるものであり、目的とするのは水素であるが他の成分を含んでいてもよい。なお、チャンバー53cの内面は、例えば石英製の誘電体管53gとなっており、この誘電体管53g内にマイクロ波が注入され、誘電体管53gの下部には、基板11を支持して温度を調整するステージ53sが配置されている。高密度プラズマ処理装置53としては、公知の手法を用いることができる。プラズマ暴露中、不用ガスがチャンバー53cの排気ポート53oから外部に排出され、誘電体管53g内に形成された高密度プラズマPZの状態が維持される。チャンバー53c内は、高密度プラズマPZによって5Pa~50Paに維持される。チャンバー53c内のプラズマを5Pa以上のプラズマ密度とすることで、プラズマと前駆体層112との間の電位差を10V以下にすることが容易になり、プラズマ粒子が前駆体層112に打ち込まれて前駆体層112の構造を乱し密度を低下させることを防止できる。一方、チャンバー53c内のプラズマを50Pa以下のプラズマ密度とすることで、ラジカルの平均自由行程が比較的長く保たれ、発生したラジカルを有効に活用して前駆体層112に到達させることができる。

Claims (12)

  1. 絶縁膜の製造方法であって、
    堆積工程と、加熱工程と、暴露工程とを含み、
    前記堆積工程では、基板上に成膜材料を堆積させて成膜材料層を形成し、
    前記加熱工程では、前記基板上の前記成膜材料層を85℃以上450℃以下で加熱し、
    前記暴露工程では、前記基板上の前記成膜材料層の表面に対して水素のラジカルを含むプラズマを照射することによって、前記成膜材料層の構造中に水素を拡散させ前記成膜材料層の成分と結合させる
    絶縁膜の製造方法。
  2. 請求項1に記載の絶縁膜の製造方法において、
    前記プラズマにより形成されるラジカルの照射時間と密度との積が25×1014分・個/cm以上である
    絶縁膜の製造方法。
  3. 請求項1及び2のいずれか一項に記載の絶縁膜の製造方法において、
    前記ラジカルは、5Pa以上50Pa以下の圧力下でプラズマを立てることにより前記成膜材料層の表面に供給される
    絶縁膜の製造方法。
  4. 請求項1~3のいずれか一項に記載の絶縁膜の製造方法において、
    前記ラジカルは、水素原子Hである
    絶縁膜の製造方法。
  5. 請求項1~4に記載の絶縁膜の製造方法において、
    前記成膜材料は、SOGであり、
    前記SOGを前記基板上に塗布して堆積させる
    絶縁膜の製造方法。
  6. 請求項5に記載の絶縁膜の製造方法において、
    前記SOGは、はしご型ハイドロゲンシルセスキオキサンと、ハイドロゲンシロキサンと、シリケートとのうちの1つ以上である
    絶縁膜の製造方法。
  7. 請求項6に記載の絶縁膜の製造方法において、
    前記加熱は、N又は不活性ガスの雰囲気中で行われる
    絶縁膜の製造方法。
  8. 請求項5に記載の絶縁膜の製造方法において、
    前記SOGは、シラザンである
    絶縁膜の製造方法。
  9. 請求項8に記載の絶縁膜の製造方法において、
    前記加熱は、HO、Oと、Hのいずれかの雰囲気中で行われる
    絶縁膜の製造方法。
  10. 請求項1~8のいずれか1項に記載の絶縁膜の製造方法において、
    前記基板は、半導体基板又は半導体装置のパターン付き基板である
    絶縁膜の製造方法。
  11. 基板上に形成された絶縁膜を備える回路装置であって、
    膜中水素濃度が1%以下である絶縁膜を備える回路装置。
  12. 請求項11に記載の回路装置であって、
    水素濃度に関して、基板側で飽和し表面側で略ゼロとなる濃度パターンを複数繰り返す特性を有する
    回路装置。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115136A (ja) * 1993-10-20 1995-05-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000332010A (ja) * 1999-03-17 2000-11-30 Canon Sales Co Inc 層間絶縁膜の形成方法及び半導体装置
JP2001085420A (ja) * 1999-09-09 2001-03-30 Toshiba Corp 半導体装置およびその製造方法
JP2006222171A (ja) * 2005-02-09 2006-08-24 Fujitsu Ltd 絶縁膜の形成方法、多層構造の形成方法および半導体装置の製造方法
JP2007227720A (ja) * 2006-02-24 2007-09-06 Fujitsu Ltd 半導体装置とその製造方法
JP2007335450A (ja) * 2006-06-12 2007-12-27 Renesas Technology Corp 半導体装置の製造方法
JP2009010043A (ja) * 2007-06-26 2009-01-15 Tokyo Electron Ltd 基板処理方法,基板処理装置,記録媒体
JP2011139047A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 表示装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04116825A (ja) * 1990-09-06 1992-04-17 Fujitsu Ltd 半導体装置の製造方法
US20130288485A1 (en) 2012-04-30 2013-10-31 Applied Materials, Inc. Densification for flowable films

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115136A (ja) * 1993-10-20 1995-05-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2000332010A (ja) * 1999-03-17 2000-11-30 Canon Sales Co Inc 層間絶縁膜の形成方法及び半導体装置
JP2001085420A (ja) * 1999-09-09 2001-03-30 Toshiba Corp 半導体装置およびその製造方法
JP2006222171A (ja) * 2005-02-09 2006-08-24 Fujitsu Ltd 絶縁膜の形成方法、多層構造の形成方法および半導体装置の製造方法
JP2007227720A (ja) * 2006-02-24 2007-09-06 Fujitsu Ltd 半導体装置とその製造方法
JP2007335450A (ja) * 2006-06-12 2007-12-27 Renesas Technology Corp 半導体装置の製造方法
JP2009010043A (ja) * 2007-06-26 2009-01-15 Tokyo Electron Ltd 基板処理方法,基板処理装置,記録媒体
JP2011139047A (ja) * 2009-12-04 2011-07-14 Semiconductor Energy Lab Co Ltd 表示装置

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