JP2021522682A - 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成 - Google Patents

半導体ドナー基板からの層移転を容易にする光アシスト板状体形成 Download PDF

Info

Publication number
JP2021522682A
JP2021522682A JP2020560242A JP2020560242A JP2021522682A JP 2021522682 A JP2021522682 A JP 2021522682A JP 2020560242 A JP2020560242 A JP 2020560242A JP 2020560242 A JP2020560242 A JP 2020560242A JP 2021522682 A JP2021522682 A JP 2021522682A
Authority
JP
Japan
Prior art keywords
single crystal
crystal semiconductor
donor substrate
semiconductor donor
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2020560242A
Other languages
English (en)
Other versions
JPWO2019209492A5 (ja
JP7160943B2 (ja
Inventor
ワン・ガン
チャールズ・ロッツ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
GlobalWafers Co Ltd
Original Assignee
GlobalWafers Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by GlobalWafers Co Ltd filed Critical GlobalWafers Co Ltd
Publication of JP2021522682A publication Critical patent/JP2021522682A/ja
Publication of JPWO2019209492A5 publication Critical patent/JPWO2019209492A5/ja
Application granted granted Critical
Publication of JP7160943B2 publication Critical patent/JP7160943B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B43/00—Operations specially adapted for layered products and not otherwise provided for, e.g. repairing; Apparatus therefor
    • B32B43/006—Delaminating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02236—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer group IV semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H01L21/02233—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of the semiconductor substrate or a semiconductor layer
    • H01L21/02241—III-V semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2654—Bombardment with radiation with high-energy radiation producing ion implantation in AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H01L21/3247—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering for altering the shape, e.g. smoothing the surface
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • B32B2457/14—Semiconductor wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76243—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Recrystallisation Techniques (AREA)
  • Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)

Abstract

単結晶半導体ドナー基板に光を照射することにより、単結晶半導体ドナー基板中に均一な板状体の形成を促進する方法を開示する。光吸収アシスト板状体形成プロセスは、それに続く層転写プロセスにおいて、十分に定義された劈開面の形成を促進する内部応力を最小にして均一に分布した板状態をもたらす。

Description

関連出願の相互参照
本願は、２０１８年４月２７日に出願された米国仮出願６２／６６３，５３７の優先権の利益を請求し、その開示は、その全体が記載されているかのように、参照により本明細書に組み込まれる。
本発明は、一般に、多層半導体装置を準備する方法に関する。特に、本発明は、キャリアに基板を結合する前に半導体ドナー基板を準備する方法に関する。
半導体ウエハは、一般に、その後の手順においてウエハの適切なオリエンテーションのための１つ以上の平坦部またはノッチを有するようにトリミングおよび研磨された単結晶インゴット（例えば、単結晶シリコンインゴット）から準備される。続いてインゴットは、個々のウエハにスライスされる。ここでは、シリコンから形成された半導体ウエハに言及するが、例えば、ゲルマニウム、炭化ケイ素、シリコンゲルマニウム、ガリウムヒ素、窒化ガリウムまたはリン化インジウムのようなＩＩＩ族元素およびＶ族元素の他の合金、または硫化カドミウムまたは酸化亜鉛のようなＩＩ族元素およびＶＩ族元素の合金のような、他の材料を半導体ウエハの準備のために使用してもよい。
半導体ウエハ（例えば、シリコンウエハ）は、複合層構造体の準備に利用されてもよい。複合層構造（例えば、半導体・オン・インシュレータ、より具体的には、シリコン・オン・インシュレータ（ＳＯＩ）構造）は、一般に、ハンドルウエハまたは層、デバイス層、およびハンドル層とデバイス層との間の絶縁（すなわち、誘電体）膜（典型的には酸化物層）を含む。一般に、デバイス層の厚さは、０．０１〜２０マイクロメータの間、例えば０．０５〜２０マイクロメータの間である。厚膜デバイス層は、約１．５マイクロメータと約２０マイクロメータの間のデバイス層の厚さを有してもよい。薄膜デバイス層は、約０．０１マイクロメータから約０．２０マイクロメータの間の厚さを有してもよい。一般に、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイヤ（ＳＯＳ）、シリコン・オン・クオーツなどの複合層構造は、２枚のウエハを親密に接触させて配置し、それによってファン・デ・ワールス力による結合を開始し、続いて、結合を強化するための熱処理を行うことによって製造される。アニールは、末端のシラノール基を２つの界面間のシロキサン結合に変換し、それによって結合を強化する。
熱アニールの後、結合した構造体は、層転位を達成するためにドナーウエハのかなりの部分を除去するためのさらなる処理を受ける。例えば、ウエハ薄膜化技術、例えばエッチングまたは研削が使用されてもよく、バックエッチングＳＯＩ（すなわち、ＢＥＳＯＩ）と呼ばれ、シリコンウエハがハンドルウエハに結合され、続いてハンドルウエハ上にシリコンの薄層だけが残るまで、ゆっくりとエッチング除去される。例えば、米国特許第５，１８９，５００号を参照のこと。その開示は、その全体が記載されているかのように参照によりここに組み込まれる。この方法は、時間とコストがかかり、基板の１つを無駄にし、一般に、数ミクロンよりも薄い層では適切な厚さの均一性を有さない。
層転写を達成する他の一般的な方法は、水素注入と、それに続く熱的に誘起された層分割を利用する。粒子（原子またはイオン化された原子、例えば、水素原子または水素とヘリウム原子の組み合わせ）が、ドナーウエハの表面下に所定の深さで注入される。注入された粒子は、注入された所定の深さでドナーウエハ内に劈開面を形成する。ドナーウエハの表面は、注入プロセス中にウエハ上に堆積した有機化合物またはホウ素化合物のような他の汚染物質を除去するために洗浄される。
続いて、ドナーウエハの表面をハンドルウエハに結合し、親水性結合プロセスを介して結合ウエハを形成する。結合に先立って、ドナーウエハおよび／またはハンドルウエハは、例えば酸素または窒素を含むプラズマにウエハの表面を曝すことによって活性化される。プラズマへの曝露は、しばしば表面活性化と呼ばれるプロセスで表面の構造を変更し、この活性化プロセスは、ドナーウエハおよびハンドルウエハの一方または両方の表面を親水性にする。ウエハの表面は、ＳＣ１クリーンまたはフッ化水素酸のような湿式処理によって、さらに化学的に活性化されてもよい。湿式処理およびプラズマ活性化は、いずれかの順序で行われてもよいし、ウエハは１つの処理のみを受けてもよい。続いて、ウエハは一緒にプレスされ、その間に結合が形成される。この結合は、ファン・デ・ワールスの力に起因する比較的弱い結合であり、さらなる処理が行われる前に強化されなければならない。
いくつかのプロセスでは、ドナーウエハとハンドルウエハとの間の親水性結合（すなわち、結合されたウエハ）は、結合されたウエハペアを加熱またはアニールすることによって強化される。いくつかのプロセスにおいて、ウエハ結合は、約３００℃〜約５００℃の間のような低温で行っても良い。いくつかのプロセスでは、ウエハ結合は、約８００℃〜約１１００℃の間のような高温で行っても良い。高温になると、ドナーウエハとハンドルウエハの隣接する表面間に共有結合が形成され、ドナーウエハとハンドルウエハの間の結合が固化する。結合したウエハの加熱またはアニールと同時に、ドナーウエハに先に埋め込まれた粒子が劈開面を弱める。
続いて、ドナーウエハの一部が、結合されたウエハから劈開面に沿って分離（すなわち、劈開）され、ＳＯＩウエハが形成される。ドナーウエハの一部を接合されたウエハから引き離すために、機械的な力が結合されたウエハの対向する側に垂直に加えられる固定具の中に接合されたウエハを置くことによって劈開が行われてもよい。いくつかの方法によれば、機械的な力を加えるために吸盤が利用される。ドナーウエハの一部の分離は、劈開面に沿ってクラックの伝播を開始するために、結合されたウエハのエッジに劈開面で機械的なくさびを適用することによって開始される。吸盤によって加えられた機械的な力は、続いて、ドナーウエハの一部を結合されたウエハから引っ張り、それによってＳＯＩウエハを形成する。
他の方法によれば、代わりに、結合されたペアは、結合されたウエハからドナーウエハの一部を分離するために、一定期間にわたって高温に曝されてもよい。高温に曝されることにより、劈開面に沿ったクラックの開始および伝播が生じ、これによりドナーウエハの一部が分離される。クラックは、注入されたイオンからの空隙の形成により形成され、オストワルド熟成により成長する。空隙は水素とヘリウムで満たされる。この空隙が板状体（platelet）となる。板状体内の加圧されたガスがマイクロキャビティやマイクロクラックを伝搬し、注入面のシリコンを弱める。適切な時にアニールを停止すれば、弱くなった結合されたウエハは機械的なプロセスによって劈開可能である。しかし、熱処理がより長い期間および／またはより高い温度で継続された場合、マイクロクラックの伝播は、すべてのクラックが劈開面に沿って合流するレベルに達し、それによってドナーウエハの一部が分離される。この方法は、転写された層をより均一にし、さらにドナーウエハの再利用を可能にするが、典型的には、注入および結合されたペアを５００℃に近い温度に加熱することが必要になる。
本発明の態様の中で、単結晶半導体ドナー基板を準備する方法に注目することができる。この方法は、水素イオン、ヘリウムイオン、または水素イオンとヘリウムイオンの組み合わせを、単結晶半導体ドナー基板の表面を通って、表面から中心面に向かって測定される平均深さＤ１まで注入する工程を含み、単結晶半導体ドナー基板は、２つの主要な、一般的に平行な面を含み、一方の面は単結晶半導体ドナー基板の表面であり、他方の面は単結晶半導体ドナー基板の裏面であり、単結晶半導体ドナー基板の表面と裏面とを結合する周方向の縁部と、単結晶半導体ドナー基板の表面と裏面との間の中心面と、を含み、この方法はさらに、単結晶半導体ドナー基板の表面、裏面、または表面と裏面の両方に、単結晶半導体ドナー基板の温度を４５０℃まで上昇させるのに十分な強度と時間の光を照射し、これによって単結晶半導体ドナー基板中に劈開面を形成する工程を含む。
他の態様では、本発明は、多層構造体を準備する方法に関する。この方法は、水素イオン、ヘリウムイオン、または水素イオンとヘリウムイオンの組み合わせを、表面から中心面に向かって測定される平均深さＤ１まで単結晶半導体ドナー基板の表面を通して注入する工程を含み、単結晶半導体ドナー基板は、２つの主要な、一般的に平行な面を含み、一方の面は単結晶半導体ドナー基板の表面であり、他方の面は単結晶半導体ドナー基板の裏面であり、単結晶半導体ドナー基板の表面と裏面とを結合する周方向の縁部と、単結晶半導体ドナー基板の表面と裏面との間の中心面と、を含み、この方法はさらに、単結晶半導体ドナー基板の表面、裏面、または表面と裏面の両方に、単結晶半導体ドナー基板の温度を４５０℃まで上昇させるのに十分な強度と時間の光を照射し、これによって単結晶半導体ドナー基板中に劈開面を形成する工程と、劈開面を有する単結晶半導体ドナー基板を酸素プラズマ表面活性化により活性化する工程と、劈開面を有する単結晶半導体ドナー基板の活性化された表面をキャリア基板の表面に結合し、キャリア基板と劈開面を有する単結晶半導体ドナー基板とを含む結合構造体を形成する工程と、結合構造体をアニールする工程と、結合構造体を劈開面に沿って劈開して、キャリア基板と単結晶半導体ドナー基板から転写された単結晶半導体デバイス層を含む多層構造体を形成する工程と、を含む。
本発明にかかる方法を実施するのに適した装置の代替的な記載である。 本発明にかかる方法を実施するのに適した装置の代替的な記載である。 本発明の方法により処理されたウエハの表面上のヘイズの発生を示すグラフである。 本発明の方法により処理されたウエハの原子間力顕微鏡による表面粗さ測定を示す。 本発明の方法により処理されたウエハの原子間力顕微鏡による表面粗さ測定を示す。 本発明の方法により処理されたウエハで検出された欠陥の減少を示すグラフである。 本発明の方法により処理されたウエハからの劈開した構造の表面上のヘイズの減少を示すグラフである。
本発明は、多層構造体を準備するための方法に関する。本発明にかかる方法は、半導体ドナー構造における均一な劈開面の形成を可能にする。本発明にかかる方法は、ドナー構造体に光を照射することにより、水素注入、ヘリウム注入、または水素とヘリウムの共注入半導体ドナーウエハにおける板状体の形成を促進する。いくつかの具体例では、ドナーは、紫外線、可視光、または赤外光を照射される。いくつかの具体例では、ドナーは、０．３マイクロメータ（μＭ）から３マイクロメータの範囲の波長の光を照射される。注入中に生成された結晶格子および点欠陥の両方による光子の吸収は、ミリ秒から数十秒までのような短い時間スケールでの板状体の形成を促進する。光子吸収アシスト板状体形成プロセスは、それに続く層転写プロセスにおける十分に定義された劈開面の形成を促進する最小の組み込み応力（built-in stress）を有する均一に分布した板状体をもたらし、これは、有利には、最小の欠陥を有する均一な層転写を達成する。いくつかの具体例では、本発明は、完全劣化シリコン・オン・インシュレータ（ＦＤＳＯＩ）のような非常に要求の厳しい先端製品に適した製造プロセスを提供する。
本発明の方法のいくつかの具体例では、水素イオン、ヘリウムイオン、またはヘリウムイオンと水素イオンの組み合わせの注入は、ドナー基板内に損傷層を形成する。いくつかの具体例では、注入された半導体ドナー構造体は、光照射され、それによって、注入によって形成された損傷層の周囲にドナー構造体中に劈開面を規定する板状体を形成する。いくつかの具体例では、ドナー構造体は、その後、キャリア構造体に結合され、結合された構造体は劈開されてドナー構造体からキャリア構造体に層を移す。
従来の層転写方法は、板状体形成の正確な制御を提供しない。板状体は、結合前のアニール中に、または結合構造のアニール中に形成されてもよい。炉アニールプロセスは比較的長いプロセスであるため、空孔および注入種の拡散によって板状体形成が促進される。熱収支の増加に伴い、注入された種の一部は外部への拡散によって失われる。アニール中のオストワルド熟成プロセスは、その後の劈開プロセスで転送される層に不均一な応力を作成した不均一な板状体につながる。大きな板状体の過成長は、劈開前または劈開中に破断することができ、これは、様々な欠陥をもたらす。層転写の欠陥は、根本的な原因と大きさに基づいて以下のように分類される。
１．ボイド。ボイドは、直径が数百マイクロメータまたはそれ以上のオーダーである。結合界面に捕捉された粒子や結合界面の空洞により形成され、注入された種からのガスの蓄積との組み合わせで不十分な結合強度がこれが原因で発生する。
２．プルアウト。これらの欠陥は、典型的には直径がマイクロメータの範囲内にある。形成のメカニズムは、ボイドと同様である。
３．大面積の欠陥。これらの欠陥は、典型的にはサブマイクロメータの大きさである。それらの欠陥は、不均一な局所応力および層の破裂を生じさせた板状体の不均一な形成およびオストワルドの熟成プロセスによって引き起こされる。
４．光点欠陥。これらの欠陥には、ウエハ表面に垂直に保持された狭ビーム光源がウエハを照射した場合に見られる反射光の個々の微細な点が含まれる。これらの欠陥は、サイズがナノメータからマイクロメータのオーダーである。これらの欠陥は、板状体の形成や成長の過程で形成されることがほとんどである。
これらの潜在的な欠陥の観点から、板状体形成および成長を引き起こすための従来のアニールは、転写された層を最良の品質にしない可能性がある。様々な欠陥の性質および形成機構にかかわらず、板状体の形成と同様に、結合界面の清浄度および強度を制御することは、層転写欠陥を低減または除去するために非常に重要である。
本発明の方法によれば、光子アシストされた板状体の核生成および成長によって、均一な劈開面が形成されてもよい。このような方法は、有利には、従来の方法で起こり得る上で引用した欠陥の発生率を減少させる。いくつかの具体例では、ドナーには、紫外線、可視光、または赤外光が照射される。いくつかの具体例では、注入されたドナーウエハを処理するために、０．３マイクロメータ（ｍＭ）から３マイクロメータの範囲の波長を有する光源が使用される。使用される光源に応じて、ウエハを所定の温度まで加熱してもよい。結晶格子、自由キャリア、および点欠陥の両方の光子吸収により、板状体の均一な核生成と成長が促進され、これは、炉アニールプロセスで起こる光子（熱）アシスト板状体形成と成長の場合よりもはるかに低い温度で起きる。
光子アシスト板状体形成プロセスは、空孔と注入された水素の両方の最小の長距離拡散を伴うので、注入された水素と空孔は、望ましくない外部拡散無しに効率的に板状体内に固定される。この光子アシスト板状体形成の全体的な利点には、以下のものが含まれるが、これらに限定されるものではない。
１．転写される層における板状体サイズおよび関連する応力の均一な分布。
２．注入された種により効率的な利用、それは層転写のための熱予算をさらに低下させ、板状体の成長におけるオストワルドの熟成プロセスを抑制する。
上述の２つの複合効果は、層転写の欠陥を実質的に減少させることにつながる。例えば、これまでの経験的な結果は、特に光点欠陥が、本発明の方法によって達成されたより良い板状体形成制御のために、実質的に減少していることを示している。
Ｉ．本発明の方法にかかる使用のための構造
本発明で使用するための基板は、単結晶半導体ドナー基板とキャリア基板とを含む。一般に、単結晶半導体ドナー基板は、２つの主要な一般的に平行な面であって、そのうちの１つは基板の表面で、他方は基板の裏面であり、さらに表面と裏面とを結合する周方向の縁と、表面と裏面との間のバルク領域と、表面と裏面との間のほぼ等距離の中心面とを含む。半導体ウエハ、例えばシリコンウエハは、典型的には、いくつかの総厚さ変動（ＴＴＶ）、反り、および弓を有するので、表面上のすべての点と裏面上のすべての点との間の中点は、正確には平面内に収まらない。しかしながら、実用的な問題として、ＴＴＶ、反り、および弓は、典型的には非常にわずかなものであり、近似的には、中間点は、表面と裏面との間でほぼ等距離にある架空の中心平面内にある。
ここに記載されているような操作に先立って、単結晶半導体ドナー基板の表面および裏面は実質的に同一でもよい。面は、単に便宜上、および一般的に、本発明の方法の操作が実行される面を区別するために、「表面」または「裏面」と呼ばれる。本明細書全体に記載されているように、操作、例えば、イオン注入、照射、酸素プラズマ活性化などは、基板の表面上で行われる。この命名の規則は、ドナー基板の裏面で同一のそのような操作を行うこと、または異なる操作を行うことを排除するものではない。いくつかの具体例では、特定の操作、例えば、照射は、表面および裏面の上で起こり得る。本発明の文脈では、キャリア基板および単結晶半導体ドナー基板のいずれかまたは両方の面上に、１つまたはそれ以上の絶縁層が準備されてもよい。従来のボンディングステップおよびウエハ薄膜化ステップが完了すると、単結晶半導体ドナー基板は、半導体・オン・インシュレータ（例えば、シリコン・オン・インシュレータ）複合構造体のデバイス層を形成する。
いくつかの具体例では、単結晶半導体ドナー基板は、半導体ウエハを含む。好ましい具体例では、半導体ウエハは、シリコン、サファイア、ガリウムヒ素、窒化ガリウム、酸化ガリウム、窒化アルミニウムガリウム、リン化インジウム、炭化ケイ素、シリコンゲルマニウム、ゲルマニウム、およびそれらの組み合わせからなる群から選択される材料を含む。本発明の単結晶半導体ドナー基板は、典型的には、少なくとも約１５０ｍｍ、少なくとも約２００ｍｍ、少なくとも約３００ｍｍ、または少なくとも約４５０ｍｍの公称直径を有する。ウエハの厚さは、約２５０マイクロメータから約１５００マイクロメータまで、例えば約３００マイクロメータから約１０００マイクロメータまで、好適には約５００マイクロメータから約１０００マイクロメータまでの範囲内で変化し得る。いくつかの特定の具体例では、ウエハの厚さは、約７２５マイクロメータであってもよい。いくつかの特定の具体例では、ウエハの厚さは、約７７５マイクロメータであってもよい。
特に好ましい具体例では、半導体ウエハは、従来のチョクラルスキー結晶成長法により成長した単結晶インゴットからスライスされた単結晶シリコンウエハを含む。このような方法、および標準的なシリコンスライス、ラッピング、エッチング、および研磨技術は、例えば、F. Shimura, Semiconductor Silicon Crystal Technology, Academic Press, 1989、およびSilicon Chemical Etching, (J. Grabmaier ed.) Springer-Verlag, N.Y., 1982（参照によりここに組み込まれる）に開示されている。所望であれば、ウエハは、例えば、標準的なＳＣ１／ＳＣ２溶液中で洗浄することができる。いくつかの具体例では、本発明の単結晶シリコンウエハは、従来のチョクラルスキー（「Ｃｚ」）結晶成長法により成長された単結晶インゴットからスライスされた単結晶シリコンウエハであり、典型的には、少なくとも約１５０ｍｍ、少なくとも約２００ｍｍ、少なくとも約３００ｍｍ、または少なくとも約４５０ｍｍの公称直径を有する。好ましくは、単結晶シリコンハンドルウエハ、例えばドナーウエハおよびキャリアウエハは、傷、大きな粒子などの表面欠陥がない鏡面研磨された表面仕上げを有する。ウエハの厚さは、約２５０マイクロメータから約１５００マイクロメータまで、例えば約３００マイクロメータから約１０００マイクロメータまで、好適には約５００マイクロメータから約１０００マイクロメータまでの範囲内で変化してもよい。いくつかの特定の具体例では、ウエハの厚さは、約７２５マイクロメータから約８００マイクロメータの間、例えば約７５０マイクロメータから約８００マイクロメータの間の範囲内であってもよい。いくつかの具体例では、ウエハの厚さは、約７２５マイクロメータであってもよい。いくつかの具体例では、ウエハの厚さは、約７７５マイクロメータであってもよい。
いくつかの具体例では、単結晶半導体ドナー基板は、チョクラルスキー成長法によって一般的に達成される濃度のインタースティシャルな酸素を含む。いくつかの具体例では、単結晶半導体ドナー基板は、約４ＰＰＭＡから約１８ＰＰＭＡの間の濃度の酸素を含む。いくつかの具体例では、単結晶半導体ドナー基板は、約１０ＰＰＭＡと約３５ＰＰＭＡの間の濃度の酸素を含む。いくつかの具体例では、単結晶半導体ドナー基板は、約１０ＰＰＭＡ未満のような約１２ＰＰＭＡを超えない濃度の酸素を含む。インタースティシャルな酸素は、ＳＥＭＩ ＭＦ １１８８〜１１０５に従って測定されてもよい。
単結晶半導体ドナー基板は、チョクラルスキー法またはフロートゾーン法で得られる抵抗率を有してもよい。したがって、単結晶半導体ドナー基板の抵抗率は、本発明の構造の最終用途／応用の要件に基づいている。したがって、抵抗率は、ミリオーム以下からメガオーム以上まで変化し得る。いくつかの具体例では、単結晶半導体ドナー基板は、ｐ型またはｎ型ドーパントを含む。好適なドーパントとしては、ホウ素（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、およびヒ素（ｎ型）が挙げられる。ドーパント濃度は、ハンドルウエハの所望の抵抗率に基づいて選択される。いくつかの具体例では、単結晶半導体ハンドル基板は、ｐ型ドーパントを含む。いくつかの具体例では、単結晶半導体ドナー基板は、ホウ素などのｐ型ドーパントを含む単結晶シリコンウエハである。いくつかの具体例では、単結晶半導体ドナー基板は、約１００Ω・ｃｍ未満、約５０Ω・ｃｍ未満、約１Ω・ｃｍ未満、約０．１Ω・ｃｍ未満、または約０．０１Ω・ｃｍ未満などの比較的低い最小バルク抵抗率を有する。
いくつかの具体例では、単結晶半導体ドナー基板は、比較的高い最小バルク抵抗率を有する。高抵抗ウエハは、一般に、チョクラルスキー法またはフロートゾーン法によって成長させた単結晶インゴットからスライスされる。高抵抗ウエハは、ボロン（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、ヒ素（ｎ型）などの電気的に活性なドーパントを一般的に非常に低い濃度で含んでいてもよい。Ｃｚ成長したシリコンウエハは、結晶成長中に取り込まれた酸素に起因する熱ドナーを全滅させるために、約６００℃から約ｌ０００℃の温度で熱アニールを受けてもよい。いくつかの具体例では、単結晶半導体ドナー基板は、少なくとも約１００オーム・ｃｍ、さらには少なくとも約５００オーム・ｃｍ、例えば約１００オーム・ｃｍと約１００，０００オーム・ｃｍとの間、または約５００オーム・ｃｍと約１００，０００オーム・ｃｍとの間、または約１，０００オーム・ｃｍと約１００，０００オーム・ｃｍとの間、または約５００オーム・ｃｍと約１０，０００オーム・ｃｍとの間、または約７５０オーム・ｃｍと約１０，０００オーム・ｃｍとの間、約１，０００オーム・ｃｍと約１０，０００オーム・ｃｍとの間、約１，０００オーム・ｃｍと約６，０００オーム・ｃｍとの間、約２，０００オーム・ｃｍと約１０，０００オーム・ｃｍとの間、約３，０００オーム・ｃｍと約１０，０００オーム・ｃｍとの間、または約３，０００オーム・ｃｍと約５，０００オーム・ｃｍとの間の最小バルク抵抗率を有する。高抵抗率ウエハを準備するための方法は、この技術分野で知られており、そのような高抵抗率ウエハは、商業的な供給者、例えば、SunEdison Semiconductor Ltd.（St. Peters, MO; 以前のMEMC Electronic Materials, Inc.）から得ることができる。
単結晶半導体ドナー基板は、単結晶シリコンを含んでもよい。単結晶半導体ドナー基板は、例えば、（１００）、（１１０）、（１１０）、または（１１１）のいずれかの結晶オリエンテーションを有してもよく、結晶オリエンテーションの選択は、構造体の最終用途によって決定されてもよい。
いくつかの具体例では、単結晶半導体ドナー基板の主面は、本発明の方法の操作の前に未処理であってもよい。すなわち、単結晶半導体ドナー基板は、スライスされ、研磨されてもよいが、酸化層または窒化層を有するようにさらに処理されていなくても良い。いくつかの具体例では、単結晶半導体ドナー基板は、自然酸化シリコン層以外の層を含まない。いくつかの具体例では、イオン注入に先立って、単結晶半導体ドナー基板の主面のうちの１つ以上が酸化されていてもよい。好ましい具体例では、イオン注入に先立って、表面層、すなわち、水素イオンまたは水素イオンとヘリウムイオンの組み合わせが注入される層が酸化されても良い。界面密度を低く抑えるためには、最表面のシリコン／ＢＯＸ界面に熱界面を設けることが好ましい。また、単結晶半導体ドナー基板は、ウエハブリスタの原因となる可能性があるので、イオン注入後に酸化されないことが望ましい。いくつかの具体例では、イオン注入の前に、単結晶半導体ドナー基板の主面のうちの１つ以上を窒化してもよい。好ましい具体例では、表面層、すなわちヘリウムイオンおよび水素イオンがそこを通って注入される層は、イオン注入に先立って窒化される。
単結晶半導体ドナー基板は、ＡＳＭ Ａ４００のような炉内で熱酸化されてもよい。温度は、酸化雰囲気で７５０℃から１１００℃の範囲でもよい。酸化性雰囲気は、ＡｒまたはＮ２などの不活性ガスと、０２との混合ガスであってもよい。酸素含有量は、１〜１０％、またはそれ以上でもよい。いくつかの具体例では、酸化性周囲雰囲気は、１００％まででもよい（「乾式酸化」）。いくつかの具体例では、周囲雰囲気は、ＡｒまたはＮ２などの不活性ガスと、０２および水蒸気などの酸化性ガスとの混合物を含んでもよい（「湿式酸化」）。例示的な具体例では、ドナーウエハは、Ａ４００のような垂直炉に装填されてもよい。温度は、Ｎ２および０２の混合物で酸化温度に加熱される。所望の温度で水蒸気をガス流に導入する。所望の酸化膜厚が得られた後、水蒸気と０２をオフにして炉の温度を下げ、ウエハを炉から取り出す。いくつかの具体例では、酸化層は、約１ナノメータと約５０００ナノメータとの間、例えば約１ナノメータと約１０００ナノメータとの間、または約１ナノメータと約１００ナノメータとの間、約１ナノメータと約５０ナノメータとの間の厚さを有する。
酸化後、ウエハの洗浄は任意である。所望であれば、ウエハは、例えば、標準的なＳＣ１／ＳＣ２溶液中で洗浄することができる。
ＩＩ．イオン注入
本発明の方法によれば、エッチングされ、研磨され、任意に酸化された半導体ウエハのような単結晶半導体ドナー基板は、ドナー基板に損傷層を形成するためにイオン注入を受ける。イオン注入は、Applied Materials Quantum II、Quantum LEAP、またはQuantum Xのような市販の装置で実施してもよく、注入されたイオンは、ヘリウムイオンまたは水素イオン、またはそれらの組み合わせを含む。注入されたイオンは、Ｈｅ＋、Ｈ＋、Ｈ２ ＋、またはそれらの組み合わせを含んでもよい。いくつかの具体例では、水素イオン、ヘリウムイオン、または水素イオンとヘリウムイオンの組み合わせが、単結晶半導体ドナー基板の表面を通って中心面に向かって測定された平均深さＤ１まで注入される。イオン注入は、半導体ドナー基板に損傷層を形成するのに十分な密度と時間で行われる。注入密度は、約１０１２イオン／ｃｍ２〜約１０１７イオン／ｃｍ２の範囲であってもよく、例えば、約１０１４イオン／ｃｍ２〜約１０１７イオン／ｃｍ２、約１０１５イオン／ｃｍ２〜約１０１６イオン／ｃｍ２でも良い。注入エネルギーは、約１ｋｅＶから約３，０００ｋｅＶまで、例えば、約１０ｋｅＶから約３，０００ｋｅＶまでの範囲でもよい。注入エネルギーは、約１ｋｅＶから約３，０００ｋｅＶまで、例えば約５ｋｅＶから約１，０００ｋｅＶまで、または約５ｋｅＶから約２００ｋｅＶまで、または約５ｋｅＶから約１００ｋｅＶまで、または約５ｋｅＶから約８０ｋｅＶまででもよい。注入の深さＤ１は、最終的なＳＯＩ構造における単結晶半導体デバイス層の厚さを決定する。イオンは、約１００オングストロームと約３０，０００オングストロームの間、例えば約２００オングストロームと約２０，０００オングストロームの間、例えば約２０００オングストロームと約１５，０００オングストロームの間、または約１５，０００オングストロームと約３０，０００オングストロームの間の深さＤ１に注入されてもよい。水素およびヘリウムの両方が注入される場合、好ましくは、ヘリウム注入のピーク濃度は、水素注入のピークの約±１０００オングストローム以内、より好ましくは約±５００オングストローム以内、さらに好ましくは約±１００オングストローム以内であることが望ましい。ヘリウム注入は、水素注入の前に、同時に、または水素注入の後に行っても良い。
いくつかの具体例では、単結晶半導体ドナー基板、例えば単結晶シリコンドナーウエハを、注入後に洗浄することが望ましい。いくつかの好ましい具体例では、洗浄は、ピラニア洗浄に続いて、ＤＩ水洗浄およびＳＣ１／ＳＣ２洗浄を含んでも良い。いくつかの具体例では、注入後にウエハを洗浄することが望ましいかもしれない。いくつかの好ましい具体例では、洗浄は、ピラニア洗浄に続いて、ＤＩ水リンスおよびＳＣ１／ＳＣ２洗浄を含むことができる。
ＩＩＩ．注入された単結晶半導体ドナー基板の照射
本発明の方法によれば、注入された単結晶半導体ドナー基板に光を照射して、それによってイオン注入によって生じた損傷層またはその近傍に劈開面を形成する。劈開面は、転写されたデバイス層上の欠陥を減少させる均一な板状体を含む。均一な板状体の核形成および成長は、結晶格子、自由キャリアおよび点欠陥の両方の光子吸収によって促進され、これは、炉アニールプロセスで起こるようなフォノン（熱）アシスト板状体の形成および成長の場合よりもはるかに低い温度で起こる。いくつかの具体例によれば、単結晶半導体ドナー基板の表面、裏面、または表面と裏面の両方に、単結晶半導体ドナー基板の温度を４５０℃まで上昇させるのに十分な強度および持続時間の光が照射され、それによって単結晶半導体ドナー基板に劈開面が形成される。
いくつかの具体例では、単結晶半導体ドナー構造体は、急速熱処理ツールに装填される。好適な例示的なツールは、Applied Materials社のRTP Centura（登録商標）である。単結晶半導体ドナー構造体、例えば単結晶半導体ウエハは、室温でロボットによってつかまれ、反応器のチャンバ内のサセプタ、例えばＳｉＣコーティングされたグラファイトサセプタ上に置かれる。図１Ａを参照すると、サセプタ１０がウエハ２０を保持している状態で、ウエハ３０が照射されている。図１Ｂを参照すると、いくつかのツールでは、多くの産業用高速熱処理ツールで典型的に使用されるように、ウエハ１２０は例えば３つの支持ピン１００によって支持され、照射３０が行われている間、シールドリング１１０によってシールドされていてもよい。いくつかの具体例では、光は、紫外光または可視光、または紫外光と可視光の組み合わせである。いくつかの具体例では、光は、赤外光、または紫外光と赤外光の組み合わせであり、これは、紫外ランプと赤外ランプの組み合わせを使用することによって達成される。ウエハ１２０がツール内に配置されると、ランプが点灯する。本発明の方法に適したランプとしては、タングステンハロゲン石英ランプ、キセノンアークプラズマランプ、二酸化炭素レーザーなどが挙げられる。タングステンハロゲンランプは、一般に約５００ナノメータ（０．５マイクロメータ）以上のスペクトル、例えば約５００ナノメータ（０．５マイクロメータ）〜約２０００ナノメータ（２．０マイクロメータ）の間、または約５００ナノメータ（０．５マイクロメータ）〜約１５００ナノメータ（１．５マイクロメータ）の間、または約５００ナノメータ（０．５マイクロメータ）〜約２５００ナノメータ（２．５マイクロメータ）の間のスペクトルの照射に適している。適したランプとしては、レニウム合金社、ウシオ社の石英ハロゲンＩＲランプが挙げられる。キセノンアークプラズマランプは、一般的に約３００ナノメータ（０．３マイクロメータ）を超えるスペクトル、例えば約３００ナノメータ（０．３マイクロメータ）から約１１００ナノメータ（１．１マイクロメータ）の間などの照射に適している。いくつかの具体例では、光は、約０．３マイクロメータから約３マイクロメータの間の波長を有する。いくつかの具体例では、光は、約０．５マイクロメータから約２マイクロメータの間の波長を有する。
いくつかの具体例では、照射時間は、約１ミリ秒と約５分の間、例えば約１０秒と約５分の間、または約３０秒と約５分の間、または約３０秒と約１８０秒の間、または約６０秒と約１２０秒の間である。光源の種類およびウエハ支持機構の熱質量に応じて、処理時間は適宜制御される。いくつかの具体例では、単結晶半導体ドナー構造は、照射中に、例えばサセプタ上で回転する。単結晶半導体ドナー構造は、毎分約５回転から毎分約１００回転の間の速度で回転してもよい。
いくつかの具体例では、照射は、ウエハの温度の上昇を引き起こし、これは、ウエハの表面またはバルクで測定してもよい。いくつかの具体例では、単結晶半導体ドナー基板の温度は、約２００℃と約４５０℃の間の温度、例えば約２５０℃と約３５０℃の間の温度に上昇する。いくつかの具体例では、単結晶半導体ドナー基板の温度は、約３０℃と約３５０℃との間、または約２００℃と約３５０℃との間など、約３５０℃の温度まで上昇する。
照射時間は、単結晶半導体ドナー基板の表面、裏面、または表面と裏面の両方のヘイズを増加させるのに十分である。表面ヘイズの顕著な増加は、ウエハ照射の終点となる可能性があります。例えば、照射中にウエハの温度が上昇するにつれてヘイズが顕著に増加する様子を描いた図２を参照すべし。表面ヘイズは、KLA-Tencor Surfe Scan（登録商標）のような市販の表面検査ツールを用いてオフラインで測定し、ヘイズ変化のオンセットを決定することができる。板状体形成のオンセットは、図３Ａに示すように、ＡＦＭ測定で測定することができる。直径約１マイクロメータまでの、高さ約１〜約５ｎｍの範囲のバンプが、板状体の核形成および成長の結果として見られる。例えば、観察可能なバンプの横方向の寸法は、約１〜約２マイクロメータの範囲、例えば約１．６マイクロメータである。高さは、約１〜約５ナノメータの範囲、例えば約４ナノメータであってもよい。表面の二乗平均平方根粗さは、約１ナノメータから約２ナノメータの範囲、例えば約１．４ナノメータであってもよい。表面の平均粗さは、約０．１ナノメータから約１ナノメータの範囲、例えば約０．４ナノメータであってもよい。２０％程度のヘイズ増加の発症が照射の終点とされている。過剰に処理すると、板状体が大きく成長してブリスターを形成し、結合ボイドや層間転写不良を引き起こす。ヘイズ制御は、生産に適した非破壊的なインラインモニター方法として推奨されています。ヘイズの増加は、劈開面での均一な板状体の成長を示している。
ＩＶ．プラズマ活性化
いくつかの具体例では、イオン注入され、任意に洗浄され、その中に劈開面を有する単結晶半導体ドナー基板を、酸素プラズマおよび／または窒素プラズマ表面活性化に供する。いくつかの具体例では、酸素プラズマ表面活性化ツールは、ＥＶＧ（登録商標）８ｌ０ＬＴ低温度プラズマ活性化システムなどのＥＶグループから入手可能なツールのような市販のツールである。イオン注入され、任意に洗浄された単結晶半導体ドナー基板は、チャンバに装填される。チャンバ内を真空にし、大気圧以下の圧力で０２またはＮ２を充填してプラズマを発生させる。単結晶半導体ドナー基板は、約１秒から約１２０秒までの範囲であってもよい所望の時間、このプラズマに曝される。酸素または窒素プラズマ表面酸化は、単結晶半導体ドナー基板の表面を親水性にして、上述の方法に従って準備された単結晶半導体ハンドル基板に結合することができるようにするために行われる。プラズマ活性化後、活性化された表面を脱イオン水でリンスする。その後、単結晶半導体ドナー基板は、結合に先立ってスピンドライされる。酸素プラズマ表面酸化は、単結晶半導体ドナー基板の表面を親水性にしてキャリア基板へのボンディングに適合するようにするために行われる。
Ｖ．ウエハとウエハのボンディング
単結晶半導体ドナー基板の親水性表面層と、キャリア基板の親水性表面、例えば表面とは、次に親密に接触させて、それによって結合構造を形成する。
キャリア基板は、ドナー基板と同様に、一般的に、２つの主要な、一般的に平行な面、一方が基板の表面であり、他方が基板の裏面である表面、表面と裏面を結合する周方向の縁、および前表面と裏面との間の中心面を含む。いくつかの具体例では、キャリア基板は、半導体ウエハを含む。好ましい具体例では、半導体ウエハは、シリコン、サファイア、石英、ガリウムヒ素、炭化ケイ素、シリコンゲルマニウム、ゲルマニウム、ニオブ酸リチウム（ＬｉＮｂＯ３）、チタン酸バリウム（ＢａＴｉＯ３）、およびそれらの組み合わせからなる群から選択される材料を含む。特に好ましい具体例では、半導体ウエハは、従来のチョクラルスキー結晶成長法に従って成長された単結晶インゴットからスライスされた単結晶シリコンウエハからスライスされたウエハを含む。いくつかの好ましい具体例では、キャリア基板は、その表面に酸化層を有するシリコンウエハを含む。いくつかの好ましい具体例では、ドナー基板の表面およびキャリア基板の表面は、実質的に同一の寸法を有する。キャリア基板はまた、シリコンと実質的に異なる熱膨張係数を有する材料であってもよい。例えば、キャリア基板は、サファイアウエハまたは石英ウエハでもよい。
いくつかの具体例では、キャリアウエハは、絶縁材料の複数の層を含んでもよい。キャリアウエハは、２つの絶縁層、３つの絶縁層、またはそれ以上の層を含んでもよい。いくつかの具体例では、各絶縁層は、二酸化ケイ素、窒化ケイ素、シリコンオキシ窒化物、およびそれらの任意の組み合わせからなる群から選択される材料かを含んでもよい。各絶縁層は、少なくとも約１０ナノメータの厚さ、例えば約１０ナノメータと約１０，０００ナノメータの間、約１０ナノメータと約５，０００ナノメータの間、約５０ナノメータと約５００ナノメータの間、または約１００ナノメータと約４００ナノメータの間、例えば約５０ナノメータ、約７５ナノメータ、約８５ナノメータ、約１００ナノメータ、約１５０ナノメータ、約１７５ナノメータ、または約２００ナノメータの間の厚さを有していてもよい。
キャリアウエハ、例えば、シリコン、サファイア、または石英は、酸化プロセスおよび酸素プラズマ活性化を受けてもよい。別の言い方をすれば、単結晶半導体ドナー基板とキャリアウエハの両方の表面は、同様の前処理を受けてもよく、両方とも活性化された酸化された表面を含んでもよい。
機械的結合は比較的弱いので、ドナーウエハとキャリアウエハとの間の結合を固めるために、結合構造はさらにアニールされる。好適なツールの例は、ＢｌｕｅＭモデルのような単純なボックス炉であるかもしれない。いくつかの具体例では、結合構造は、約３００℃から約７００℃の温度、約４００℃から約６００℃の温度、例えば約４００℃から約４５０℃の間、またはさらには約４５０℃から約６００℃の間、または約３５０℃から約４５０℃の間の温度でアニールされる。熱バジェットを増加させることは、結合強度に正の効果をもたらす。結合構造体は、約ｌ５０℃と約５００℃の間の温度、または約ｌ５０℃と約３５０℃の間の温度、例えば約ｌ５０℃と約３００℃の間の温度、好ましくは約２２５℃の温度でアニールされてもよい。これらの温度範囲内での熱アニールは、熱的に活性化された劈開面を形成するのに十分である。熱アニールは、約０．５時間から約１０時間、例えば約３０分から約５時間の間、または約３０分から約３時間の間、例えば約１時間または約２時間の間行われてもよい。
いくつかの具体例では、アニールは、約０．５ＭＰａから約２００ＭＰａの間、約０．５ＭＰａから約１００ＭＰａの間、約０．５ＭＰａから約５０ＭＰａの間、または約０．５ＭＰａから約１０ＭＰａの間、または約０．５ＭＰａから約５ＭＰａの間などの比較的高い圧力で行われてもよい。従来の結合方法では、「オークレリーブ」によって温度が制限されている可能性があります。これは、注入面での板状体の圧力が外部の等張圧を超えると発生する。したがって、従来のアニールでは、オートクレーブのために、約３５０℃から約４００℃の間の結合温度に制限される可能性がある。注入後、結合後のウエハは弱く保持されている。しかし、ウエハ間の隙間は、ガスの侵入や脱出を防ぐのに十分である。弱い結合は熱処理によって強化することができるが、注入時に形成されたキャビティにはガスが充満している。加熱している間に、キャビティ内のガスが加圧される。その圧力は、注入量によっては０．２〜１ＧＰａに達すると推定される（Cherkashinら、J. Appl. Phys. 118, 245301 (2015)）。圧力が臨界値を超えると、層は剥離する。これは、オートクレーブまたはサーマルクレーブと呼ばれる。これは、アニール中のより高い温度またはより長い時間を妨げる。本発明のいくつかの具体例によれば、結合は、高い圧力、例えば、約０．５ＭＰａと約２００ＭＰａの間、例えば、約０．５ＭＰａと約１００ＭＰａの間、例えば、約０．５ＭＰａと約５０ＭＰａの間、または約０．５ＭＰａと約１０ＭＰａの間、または約０．５ＭＰａと約５ＭＰａの間で行われ、それにより、高い温度での結合が可能となる。従来のボンディングアニールでは、ロールオフによりハンドルウエハとドナーウエハの両方の端部が離れてしまうことがある。この部分では、層転位が起こらない。これをテラスと呼ぶ。加圧ボンディングでは、このテラスを減少させ、ＳＯＩ層をさらにエッジに向かって延ばすことが期待される。このメカニズムは、空気のトラップされたポケットが圧縮され、外側に「ジッパー」することに基づく。劈開面を活性化するための熱アニールの後、結合された構造は、劈開されるかもしれない。
熱アニール後、ドナー基板とキャリア基板との間の結合は、劈開面で結合された構造を切断することを介して層転写を開始するのに十分に強い。劈開は、この技術分野で知られている技術に従って行われてもよい。いくつかの具体例では、結合されたウエハは、一方の側で静止した吸盤に貼着され、他方の側でヒンジ付きアーム上の追加の吸盤によって貼着された従来の劈開ステーション内に配置されてもよい。吸着カップの取り付け部付近でクラックが発生し、可動アームがヒンジ部を中心に回転してウエハを切断する。劈開は、単結晶半導体ドナー基板の一部を除去し、それにより、半導体・オン・絶縁体複合構造上に単結晶半導体デバイス層を残す。
開示された技術は、低温での層転写を可能にすることが必要とされる様々な層転写アプリケーションに使用することができる。これらには、サファイア、結晶性またはガラス石英、または他の絶縁性および半導体基板などの異種基板へのシリコン層の層転写が含まれる。また、この技術は、半導体がイオン分割可能であれば、基板への他の半導体最上層の層転写を可能にするために使用されてもよい。いくつかの例は、ＧａＡｓ、ＳｉＣ、ＳｉＧｅ、またはＧｅであってもよい。これらの用途に適用可能な熱処理温度、時間およびドーズ範囲は、現時点では知られていない。
劈開された多層構造は、表面から薄い熱酸化物を除去し、微粒子を洗浄するように設計された洗浄工程に供してもよい。いくつかの具体例では、転写された半導体デバイス層は、キャリアガスとしてＨ２を使用する水平流シングルウエハエピタキシャルリアクター内で、気相ＨＣ１エッチングプロセスを受けることにより、所望の厚さおよび平滑性にしてもよい。いくつかの具体例では、半導体デバイス層は、約１０ナノメータと約２０マイクロメータの間、約２０ナノメータと約３マイクロメータの間、例えば約２０ナノメータと約２マイクロメータの間、例えば約２０ナノメータと約１．５マイクロメータの間、または約１．５マイクロメータと約３マイクロメータの間の厚さを有してもよい。厚膜デバイス層は、約１．５マイクロメータと約２０マイクロメータの間のデバイス層の厚さを有してもよい。薄膜デバイス層は、約０．０１マイクロメータと約０．２０マイクロメータの間の厚さを有してもよい。
いくつかの具体例では、エピタキシャル層は、転写されたデバイス層上に堆積されてもよい。堆積されたエピタキシャル層は、下層のデバイス層と実質的に同じ電気的特性を含んでも良い。あるいは、エピタキシャル層は、下地デバイス層とは異なる電気的特性を含んでも良い。エピタキシャル層は、シリコン、シリコンカーバイド、シリコンゲルマニウム、ヒ化ガリウム、窒化ガリウム、リン化インジウム、ヒ化インジウムガリウム、ゲルマニウム、およびそれらの組み合わせからなる群から選択される材料を含んでも良い。最終的な集積回路デバイスの所望の特性に応じて、エピタキシャル層は、ホウ素（ｐ型）、ガリウム（ｐ型）、アルミニウム（ｐ型）、インジウム（ｐ型）、リン（ｎ型）、アンチモン（ｎ型）、およびヒ素（ｎ型）から選択されるドーパントを含んでもよい。エピタキシャル層の抵抗率は、１〜５０オーム・ｃｍ、典型的には５〜２５オーム・ｃｍの範囲であってもよい。いくつかの具体例では、エピタキシャル層は、約１０ナノメータと約２０マイクロメータの間、約２０ナノメータと約３マイクロメータの間、例えば約２０ナノメータと約２マイクロメータの間、例えば約２０ナノメータと約１．５マイクロメータの間、または約１．５マイクロメータと約３マイクロメータの間の厚さを有してもよい。
本発明を詳細に説明したところで、添付の特許請求の範囲に定義された本発明の範囲から逸脱することなく、修正および変形が可能であることが明らかになるであろう。
以下の非限定的な実施例は、本発明をさらに説明するために提供される。
実施例
実施例１．
水素とヘリウムの共注入ドナーウエハを、アプライド・マテリアルズ社のＲＴＰＣｅｎｔｕｒａ（登録商標）という高速熱処理装置で処理した。リアクター内のタングステンハロゲンランプは、０．５〜２μｍの光スペクトルを提供した。ウエハは、室温でロボットによってつままれ、図１Ａに示すように、リアクタのチャンバ内のＳｉＣコーティングされたグラファイトサセプタ上に置かれた。ランプを点灯させた。ウエハの温度は、光吸収の結果として急速に上昇する。終点温度は、ランプ電力とプロセス時間によって３５０℃以下になるように制御された。総照射時間は約１２０秒であった。
板状体の成長の開始は、図２に示されるような表面ヘイズの上昇によって示された。図２は、ＫＬＡ−Ｔｅｎｃｏｒ ＳＰ２によって測定されたＨ２／Ｈｅ共注入後のドナーウエハの表面ヘイズを示している。板状体の成長により誘起された表面トポグラフィーは、図３Ａ、３Ｂ、３Ｃに示すＡＦＭ測定によって確認された。図３Ａおよび３Ｂは、３ｌ５℃の温度で２０秒間光照射された試料の原子間力顕微鏡による表面粗さの測定を示す。図３Ａは、図３Ｂに示されるような２つのバンプの断面を示す。表面バンプにつながる板状体の形成と同様に、ＫＬＡ−Ｔｅｎｃｏｒ表面スキャンツールによって検出された表面ヘイズの変化を確認するためにＡＦＭが使用される。板状体の中には、直径がマイクロメータ、高さが４ｎｍにまで成長したものもある。
処理されたウエハをキャリア基板に接着して劈開した。光アシスト板状体形成による転写層表面の光点欠陥の改善を、図４に示す。データは、ＫＬＡ−Ｔｅｎｃｏｒ ＳＰ２で得られ、５０ｎｍのＬＰＤが測定された。光点欠陥は、参照と比較して、より良好に制御された板状体の形成プロセスによって実質的に減少している。図４は、５０ｎｍサイズにおける表面欠陥の分布を示す。縦軸は、ラベル付けされたヘイズはパーセンテージである。図４は、本願で開示された方法では、光アシストされた板状体の形成機構が関与しない参照プロセスと比較して、ＳＯＩ処理の終了時のシリコンデバイス層の表面上の欠陥数が少ないことを示している。より少ない表面欠陥は、より良い品質のデバイス層表面をもたらす。
実施例２．
水素とヘリウムの共注入ドナーウエハを、急速熱処理ツールで処理した。リアクタ内のタングステンハロゲンランプは、０．５〜２μｍの光スペクトルを提供した。ウエハは、室温でロボットによってつままれて、図１Ａに示すように、リアクタのチャンバ内のＳｉＣコーティングされたグラファイトサセプタ上に置かれた。ランプを点灯させた。ウエハの温度は、光吸収の結果として急速に上昇した。終点温度は、ランプ電力およびプロセス時間によって２３０℃または３００℃のいずれかに制御された。全照射時間は約６０秒であった。
処理したウエハをキャリア基板に接着して劈開した。光アシスト板状体形成による転写層の表面上のヘイズの改善は、参照ウエハと比較して、図５に示されている。データはＫＬＡ−Ｔｅｎｃｏｒ ＳＰ２によって得られた。照射されたウエハで達成されたより高い温度は、転写された層の表面上のより低いヘイズをもたらした。低いヘイズは、最終的なデバイス形成のためのより良い表面構造を示す。
上述の視点から、本発明のいくつかの目的が達成されていることが分かるであろう。本発明の範囲から逸脱することなく、上述のプロセスにおいて様々な変更がなされ得るので、上述の説明に含まれるすべての事項は、例示的なものとして解釈されることが意図されており、限定的な意味ではない。さらに、本発明の要素またはその好ましい具体例を導入する場合、「ある（ａ）」、「ある（ａｎ）」、「その（ｔｈｅ）」および「その（ｓａｉｄ）」という冠詞は、要素が１つまたは複数存在することを意味することが意図されている。「含む（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｉｎｇ）」および「有する（ｈａｖｉｎｇ）」という用語は、包括的であることが意図されており、記載された要素以外の追加の要素が存在し得ることを意味する。
本明細書は、本発明を開示するために、そして、装置またはシステムを作製して使用すること、および組み込まれた方法を実行することを含んで、当業者であれば誰でも本発明を実施できるようにするために、例示を用いる。本発明の特許可能な範囲は、特許請求の範囲によって定義され、当技術分野に当業者に起こりうる他の例を含んでもよい。そのような他の実施例は、特許請求の範囲の文言と相違しない構造要素を有する場合、または特許請求の範囲の文言とは実質的でない相違を有して等価な構造要素を含む場合には、特許請求の範囲内にあることが意図される。

Claims (49)

  1. 単結晶半導体ドナー基板を準備する方法であって、
    水素イオン、ヘリウムイオン、または水素イオンとヘリウムイオンの組み合わせを、単結晶半導体ドナー基板の表面を通って、表面から中心面に向かって測定された平均深さＤ１まで注入する工程であって、単結晶半導体ドナー基板は、２つの主要な、一般的に平行な面であって、その一方は単結晶半導体ドナー基板の表面であり、他方は単結晶半導体ドナー基板の裏面である、単結晶半導体ドナー基板の表面と裏面とを結合する周方向の縁部と、単結晶半導体ドナー基板の表面と裏面との間の中心面と、を有する工程と、
    単結晶半導体ドナー基板の表面、裏面、または表面と裏面の両方に、単結晶半導体ドナー基板の温度を４５０℃まで上昇させるのに十分な強度と時間の光を照射し、これによって単結晶半導体ドナー基板に劈開面を形成する工程と、を含む方法。
  2. 単結晶半導体ドナー基板は、半導体ウエハを含む請求項１の方法。
  3. 半導体ウエハは、シリコン、サファイア、ヒ化ガリウム、窒化ガリウム、酸化ガリウム、窒化アルミニウムガリウム、リン化インジウム、炭化ケイ素、シリコンゲルマニウム、ゲルマニウム、およびそれらの組み合わせからなる群から選択される材料を含む請求項２の方法。
  4. 半導体ウエハは、チョクラルスキー法により成長させた単結晶シリコンインゴットからスライスされたウエハを含む請求項２の方法。
  5. 単結晶半導体ドナー基板の表面は、水素イオン、ヘリウムイオン、または水素イオンとヘリウムイオンの組み合わせを注入する前に酸化層を含む請求項１〜４のいずれか１項の方法。
  6. 酸化層は、約１ナノメータと約５０００ナノメータの間の厚さ、例えば約１ナノメータと約１０００ナノメータの間の厚さ、または約１ナノメータと約１００ナノメータの間の厚さ、または約１ナノメータと約５０ナノメータの間の厚さを有する請求項５の方法。
  7. 光は、紫外線、可視光、または紫外線と可視光の組み合わせである請求項１〜６のいずれか１項の方法。
  8. 光は、紫外光、赤外光、または赤外光と可視光の組み合わせである請求項１〜６のいずれか１項の方法。
  9. 光は、約０．３マイクロメータと約３マイクロメータの間の波長を有する請求項１〜６のいずれか１項の方法。
  10. 光は、約０．５マイクロメータと約２マイクロメータの間の波長を有する請求項１〜６のいずれか１項の方法。
  11. 照射時間は、約１ミリ秒から約５分の間である請求項１〜１０のいずれか１項の方法。
  12. 照射時間は、約３０秒から約５分の間である請求項１〜１０のいずれか１項の方法。
  13. 単結晶半導体ドナー基板は、照射中に回転する請求項１〜１２のいずれか１項の方法。
  14. 単結晶半導体ドナー基板は、毎分約５回転から毎分約１００回転の間の速度で回転する請求項１３の方法。
  15. 照射時間は、単結晶半導体ドナー基板の表面、裏面、または表面と裏面の両方の面ヘイズを増加させるのに十分である請求項１〜１４のいずれか１項の方法。
  16. 単結晶半導体ドナー基板の温度は、約２００℃から約４５０℃の間の温度、例えば約２５０℃から約３５０℃の間の温度まで上昇する請求項１〜１５のいずれか１項の方法。
  17. 単結晶半導体ドナー基板の温度は、約３５０℃までの温度、例えば約３０℃と約３５０℃の間の温度、例えば約２００℃と約３５０℃の間の温度まで上昇する請求項１〜１５のいずれか１項の方法。
  18. さらに、酸素プラズマ表面活性化を介して、その中に劈開面を有する単結晶半導体ドナー基板を活性化する工程を含む請求項１〜１７のいずれか１項の方法。
  19. さらに、内部に劈開面を有する単結晶半導体ドナー基板の活性化された表面をキャリア基板の表面に結合して、キャリア基板と劈開面を有する単結晶半導体ドナー基板とを含む結合構造体を形成する工程を含む請求項１８の方法。
  20. キャリア基板は、シリコンウエハである請求項１９の方法。
  21. シリコンウエハは、ＳｉＯ２表面層を含む請求項２０の方法。
  22. キャリア基板は、サファイアウエハである請求項２０の方法。
  23. キャリア基板は、石英ウエハである請求項２０の方法。
  24. さらに結合構造体をアニールする工程を含む請求項２０の方法。
  25. 結合構造体は、約ｌ５０℃から約５００℃の間の温度でアニールされる請求項２０の方法。
  26. さらに結合構造体を劈開面に沿って劈開して、これによりキャリア基板と単結晶半導体ドナー基板から転写された単結晶半導体デバイス層とを含む多層構造体を形成する請求項２０の方法。
  27. 多層構造体を準備する方法であって、
    水素イオン、ヘリウムイオン、または水素イオンとヘリウムイオンの組み合わせを、単結晶半導体ドナー基板の表面を通って、表面から中心面に向かって測定された平均深さＤ１まで注入する工程であって、単結晶半導体ドナー基板は、２つの主要な、一般的に平行な面であって、その一方は単結晶半導体ドナー基板の表面であり、他方は単結晶半導体ドナー基板の裏面であり、単結晶半導体ドナー基板の表面と裏面とを結合する周方向の縁部と、単結晶半導体ドナー基板の表面と裏面との間の中心面と、を有する工程と、
    単結晶半導体ドナー基板の表面、裏面、または表面と裏面の両方に、単結晶半導体ドナー基板の温度を４５０℃まで上昇させるのに十分な強度と時間の光を照射し、これにより単結晶半導体ドナー基板中に劈開面を形成する工程と、
    酸素プラズマ表面活性化により、劈開面を有する単結晶半導体ドナー基板を活性化する工程と、
    劈開面を有する単結晶半導体ドナー基板の活性化された表面をキャリア基板の表面に結合して、キャリア基板と劈開面を有する単結晶半導体ドナー基板とを含む結合構造体を形成する工程と、
    結合構造体をアニールする工程と、
    結合構造体を劈開面に沿って劈開することにより、キャリア基板と単結晶半導体ドナー基板から転写された単結晶半導体デバイス層とを含む多層構造体を形成する工程と、を含む方法。
  28. 単結晶半導体ドナー基板は、半導体ウエハを含む請求項２７の方法。
  29. 半導体ウエハは、シリコン、サファイア、ヒ化ガリウム、窒化ガリウム、酸化ガリウム、窒化アルミニウムガリウム、リン化インジウム、炭化ケイ素、シリコンゲルマニウム、ゲルマニウム、およびそれらの組み合わせからなる群から選択される材料を含む請求項２８の方法。
  30. 半導体ウエハは、チョクラルスキー法により成長した単結晶シリコンインゴットからスライスされたウエハを含む請求項２８の方法。
  31. 単結晶半導体ドナー基板の表面は、水素イオン、ヘリウムイオン、または水素イオンとヘリウムイオンの組み合わせを注入する前に、酸化層を含む請求項２７〜３０のいずれか１項の方法。
  32. 酸化層は、約１ナノメータと約５０００ナノメータの間の厚さ、例えば約１ナノメータと約１０００ナノメータの間の厚さ、または約１ナノメータと約１００ナノメータの間の厚さ、または約１ナノメータと約５０ナノメータの間の厚さを有する請求項３１の方法。
  33. 光は、紫外光、可視光、または紫外光と可視光の組み合わせである請求項２７〜３２のいずれか１項の方法。
  34. 光は、紫外光、赤外光、または赤外光と可視光の組み合わせである請求項２７〜３２のいずれか１項の方法。
  35. 光は、約０．３マイクロメータから約３マイクロメータの間の波長を有する請求項２７〜３２のいずれか１項の方法。
  36. 光は、約０．５マイクロメータから約２マイクロメータの間の波長を有する請求項２７〜３２のいずれか１項の方法。
  37. 照射時間は、約１ミリ秒から約５分の間である請求項２７〜３６のいずれか１項の方法。
  38. 照射時間は、約３０秒から約５分の間である請求項２７〜３６のいずれか１項の方法。
  39. 単結晶半導体ドナー基板は、照射中に回転する請求項２７〜３８のいずれか１項の方法。
  40. 単結晶半導体ドナー基板は、毎分約５回転から毎分約１００回転の間の速度で回転する請求項３９の方法。
  41. 照射時間は、単結晶半導体ドナー基板の表面、裏面、または表面と裏面の両方の面ヘイズを増加させるのに十分である請求項２７〜４０のいずれか１項の方法。
  42. 単結晶半導体ドナー基板の温度は、約２００℃から約４５０℃の間の温度、例えば約２５０℃から約３５０℃の間の温度まで上昇する請求項２７〜４１のいずれか１項の方法。
  43. 単結晶半導体ドナー基板の温度は、約３５０℃までの温度、例えば約３０℃と約３５０℃の間の温度、例えば約２００℃と約３５０℃の間の温度まで上昇する請求項２７〜４１のいずれか１項の方法。
  44. キャリア基板は、シリコンウエハである請求項２７〜４３のいずれか１項の方法。
  45. シリコンウエハは、ＳｉＯ２表面層を含む請求項４４の方法。
  46. キャリア基板は、サファイアウエハである請求項２７〜４３のいずれか１項の方法。
  47. キャリア基板は、石英ウエハである請求項２７〜４３のいずれか１項の方法。
  48. さらに結合構造体をアニールする工程を含む請求項２７〜４３のいずれか１項の方法。
  49. 結合構造体は、約ｌ５０℃から約５００℃の間の温度でアニールされる請求項２７〜４８のいずれか１項の方法。
JP2020560242A 2018-04-27 2019-04-05 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成 Active JP7160943B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201862663357P 2018-04-27 2018-04-27
US62/663,357 2018-04-27
PCT/US2019/026123 WO2019209492A1 (en) 2018-04-27 2019-04-05 Light assisted platelet formation facilitating layer transfer from a semiconductor donor substrate

Publications (3)

Publication Number Publication Date
JP2021522682A true JP2021522682A (ja) 2021-08-30
JPWO2019209492A5 JPWO2019209492A5 (ja) 2022-04-13
JP7160943B2 JP7160943B2 (ja) 2022-10-25

Family

ID=66286998

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2020560242A Active JP7160943B2 (ja) 2018-04-27 2019-04-05 半導体ドナー基板からの層移転を容易にする光アシスト板状体形成

Country Status (8)

Country Link
US (1) US11173697B2 (ja)
EP (1) EP3785293B1 (ja)
JP (1) JP7160943B2 (ja)
KR (1) KR102562239B1 (ja)
CN (1) CN112655083A (ja)
SG (1) SG11202009989YA (ja)
TW (1) TWI785234B (ja)
WO (1) WO2019209492A1 (ja)

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193490A (ja) * 2002-12-13 2004-07-08 Seiko Epson Corp レーザー照射装置、レーザーの照射方法、及び半導体装置の製造方法
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
JP2012069817A (ja) * 2010-09-24 2012-04-05 Tokyo Univ Of Agriculture & Technology 薄膜半導体基板の製造方法
WO2014017369A1 (ja) * 2012-07-25 2014-01-30 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板
JP2016225537A (ja) * 2015-06-02 2016-12-28 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP2017538297A (ja) * 2014-11-18 2017-12-21 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
JP2018023990A (ja) * 2016-08-09 2018-02-15 学校法人 名古屋電気学園 表面加工方法、構造体の製造方法

Family Cites Families (81)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4501060A (en) 1983-01-24 1985-02-26 At&T Bell Laboratories Dielectrically isolated semiconductor devices
US4755865A (en) 1986-01-21 1988-07-05 Motorola Inc. Means for stabilizing polycrystalline semiconductor layers
JPH06105691B2 (ja) 1988-09-29 1994-12-21 株式会社富士電機総合研究所 炭素添加非晶質シリコン薄膜の製造方法
JP2617798B2 (ja) 1989-09-22 1997-06-04 三菱電機株式会社 積層型半導体装置およびその製造方法
US6043138A (en) 1996-09-16 2000-03-28 Advanced Micro Devices, Inc. Multi-step polysilicon deposition process for boron penetration inhibition
SG65697A1 (en) * 1996-11-15 1999-06-22 Canon Kk Process for producing semiconductor article
US5783469A (en) 1996-12-10 1998-07-21 Advanced Micro Devices, Inc. Method for making nitrogenated gate structure for improved transistor performance
US6534380B1 (en) * 1997-07-18 2003-03-18 Denso Corporation Semiconductor substrate and method of manufacturing the same
US6068928A (en) 1998-02-25 2000-05-30 Siemens Aktiengesellschaft Method for producing a polycrystalline silicon structure and polycrystalline silicon layer to be produced by the method
TW589415B (en) 1998-03-09 2004-06-01 Shinetsu Handotai Kk Method for producing silicon single crystal wafer and silicon single crystal wafer
JP4228419B2 (ja) 1998-07-29 2009-02-25 信越半導体株式会社 Ｓｏｉウエーハの製造方法およびｓｏｉウエーハ
EP1624482B1 (en) 1998-09-02 2009-07-29 MEMC Electronic Materials, Inc. Thermally annealed silicon wafers having improved intrinsic gettering
JP4313874B2 (ja) 1999-02-02 2009-08-12 キヤノン株式会社 基板の製造方法
US6346459B1 (en) 1999-02-05 2002-02-12 Silicon Wafer Technologies, Inc. Process for lift off and transfer of semiconductor devices onto an alien substrate
US20020090758A1 (en) 2000-09-19 2002-07-11 Silicon Genesis Corporation Method and resulting device for manufacturing for double gated transistors
US6562127B1 (en) 2002-01-16 2003-05-13 The United States Of America As Represented By The Secretary Of The Navy Method of making mosaic array of thin semiconductor material of large substrates
US7074623B2 (en) 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6995430B2 (en) 2002-06-07 2006-02-07 Amberwave Systems Corporation Strained-semiconductor-on-insulator device structures
FR2847075B1 (fr) 2002-11-07 2005-02-18 Commissariat Energie Atomique Procede de formation d'une zone fragile dans un substrat par co-implantation
US7057234B2 (en) 2002-12-06 2006-06-06 Cornell Research Foundation, Inc. Scalable nano-transistor and memory using back-side trapping
KR100531552B1 (ko) 2003-09-05 2005-11-28 주식회사 하이닉스반도체 실리콘 웨이퍼 및 그 제조방법
US20070032040A1 (en) 2003-09-26 2007-02-08 Dimitri Lederer Method of manufacturing a multilayer semiconductor structure with reduced ohmic losses
US6992025B2 (en) 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP2005223293A (ja) 2004-02-09 2005-08-18 Sumitomo Mitsubishi Silicon Corp シリコンウェーハの熱処理方法およびシリコンウェーハ
JP4794137B2 (ja) 2004-04-23 2011-10-19 Ｓｕｍｃｏ Ｔｅｃｈｘｉｖ株式会社 シリコン半導体基板の熱処理方法
US7279400B2 (en) 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7476594B2 (en) 2005-03-30 2009-01-13 Cree, Inc. Methods of fabricating silicon nitride regions in silicon carbide and resulting structures
DE102005028202B4 (de) 2005-06-17 2010-04-15 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben aus Silizium
FR2890489B1 (fr) 2005-09-08 2008-03-07 Soitec Silicon On Insulator Procede de fabrication d'une heterostructure de type semi-conducteur sur isolant
FR2898431B1 (fr) 2006-03-13 2008-07-25 Soitec Silicon On Insulator Procede de fabrication de film mince
US7579654B2 (en) * 2006-05-31 2009-08-25 Corning Incorporated Semiconductor on insulator structure made using radiation annealing
JP2008016652A (ja) 2006-07-06 2008-01-24 Shin Etsu Handotai Co Ltd シリコンウェーハの製造方法
US7575988B2 (en) 2006-07-11 2009-08-18 S.O.I.Tec Silicon On Insulator Technologies Method of fabricating a hybrid substrate
JP2008244435A (ja) 2007-01-29 2008-10-09 Silicon Genesis Corp 選択された注入角度を用いて線形加速器工程を使用した材料の自立膜の製造方法および構造
FR2912839B1 (fr) * 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
JP5167654B2 (ja) 2007-02-26 2013-03-21 信越半導体株式会社 シリコン単結晶ウエーハの製造方法
JP4445524B2 (ja) 2007-06-26 2010-04-07 株式会社東芝 半導体記憶装置の製造方法
JP2009016692A (ja) 2007-07-06 2009-01-22 Toshiba Corp 半導体記憶装置の製造方法と半導体記憶装置
US7915706B1 (en) 2007-07-09 2011-03-29 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate using passivation
US20090033110A1 (en) 2007-07-30 2009-02-05 John Chris Fragale Device for carrying bags without the use of hands
US7879699B2 (en) 2007-09-28 2011-02-01 Infineon Technologies Ag Wafer and a method for manufacturing a wafer
US8128749B2 (en) 2007-10-04 2012-03-06 International Business Machines Corporation Fabrication of SOI with gettering layer
US7868419B1 (en) 2007-10-18 2011-01-11 Rf Micro Devices, Inc. Linearity improvements of semiconductor substrate based radio frequency devices
US20090236689A1 (en) 2008-03-24 2009-09-24 Freescale Semiconductor, Inc. Integrated passive device and method with low cost substrate
FR2933234B1 (fr) 2008-06-30 2016-09-23 S O I Tec Silicon On Insulator Tech Substrat bon marche a structure double et procede de fabrication associe
JP5496608B2 (ja) * 2008-11-12 2014-05-21 信越化学工業株式会社 Ｓｏｉ基板の作製方法
US9257328B2 (en) 2008-11-26 2016-02-09 Corning Incorporated Glass-ceramic-based semiconductor-on-insulator structures and method for making the same
JP2009177194A (ja) 2009-03-19 2009-08-06 Sumco Corp シリコンウェーハの製造方法、シリコンウェーハ
US8058137B1 (en) 2009-04-14 2011-11-15 Monolithic 3D Inc. Method for fabrication of a semiconductor device and structure
JP2010258083A (ja) 2009-04-22 2010-11-11 Panasonic Corp Ｓｏｉウェーハ、その製造方法および半導体装置の製造方法
CN105552115B (zh) 2009-11-02 2019-10-29 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US8367519B2 (en) 2009-12-30 2013-02-05 Memc Electronic Materials, Inc. Method for the preparation of a multi-layered crystalline structure
CN102714228A (zh) 2010-01-18 2012-10-03 应用材料公司 制造具有高转换效率的薄膜太阳能电池
US9099526B2 (en) 2010-02-16 2015-08-04 Monolithic 3D Inc. Integrated circuit device and structure
FR2961719B1 (fr) * 2010-06-24 2013-09-27 Soitec Silicon On Insulator Procede de traitement d'une piece en un materiau compose
US8859393B2 (en) 2010-06-30 2014-10-14 Sunedison Semiconductor Limited Methods for in-situ passivation of silicon-on-insulator wafers
KR101145074B1 (ko) * 2010-07-02 2012-05-11 이상윤 반도체 기판의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법
JP5439305B2 (ja) 2010-07-14 2014-03-12 信越半導体株式会社 シリコン基板の製造方法及びシリコン基板
US9433753B2 (en) 2010-07-16 2016-09-06 Barbara R. Holliday Medical tubing stabilizer
US8642416B2 (en) 2010-07-30 2014-02-04 Monolithic 3D Inc. Method of forming three dimensional integrated circuit devices using layer transfer technique
JP5117588B2 (ja) 2010-09-07 2013-01-16 株式会社東芝 窒化物半導体結晶層の製造方法
JP5627649B2 (ja) 2010-09-07 2014-11-19 株式会社東芝 窒化物半導体結晶層の製造方法
FR2967812B1 (fr) 2010-11-19 2016-06-10 S O I Tec Silicon On Insulator Tech Dispositif electronique pour applications radiofrequence ou de puissance et procede de fabrication d'un tel dispositif
US9287353B2 (en) 2010-11-30 2016-03-15 Kyocera Corporation Composite substrate and method of manufacturing the same
US8536021B2 (en) 2010-12-24 2013-09-17 Io Semiconductor, Inc. Trap rich layer formation techniques for semiconductor devices
US8481405B2 (en) 2010-12-24 2013-07-09 Io Semiconductor, Inc. Trap rich layer with through-silicon-vias in semiconductor devices
CN103348473B (zh) 2010-12-24 2016-04-06 斯兰纳半导体美国股份有限公司 用于半导体装置的富陷阱层
US8796116B2 (en) 2011-01-31 2014-08-05 Sunedison Semiconductor Limited Methods for reducing the metal content in the device layer of SOI structures and SOI structures produced by such methods
KR101870476B1 (ko) 2011-03-16 2018-06-22 썬에디슨, 인크. 핸들 웨이퍼에 고 비저항 영역을 갖는 실리콘-온-인슐레이터 구조체 및 그러한 구조체를 제조하는 방법
FR2973158B1 (fr) 2011-03-22 2014-02-28 Soitec Silicon On Insulator Procédé de fabrication d'un substrat de type semi-conducteur sur isolant pour applications radiofréquences
US9496255B2 (en) 2011-11-16 2016-11-15 Qualcomm Incorporated Stacked CMOS chipset having an insulating layer and a secondary layer and method of forming same
US8741739B2 (en) 2012-01-03 2014-06-03 International Business Machines Corporation High resistivity silicon-on-insulator substrate and method of forming
US20130193445A1 (en) 2012-01-26 2013-08-01 International Business Machines Corporation Soi structures including a buried boron nitride dielectric
US8921209B2 (en) 2012-09-12 2014-12-30 International Business Machines Corporation Defect free strained silicon on insulator (SSOI) substrates
US9202711B2 (en) 2013-03-14 2015-12-01 Sunedison Semiconductor Limited (Uen201334164H) Semiconductor-on-insulator wafer manufacturing method for reducing light point defects and surface roughness
US8951896B2 (en) 2013-06-28 2015-02-10 International Business Machines Corporation High linearity SOI wafer for low-distortion circuit applications
US9768056B2 (en) 2013-10-31 2017-09-19 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity SOI wafers with charge trapping layers based on terminated Si deposition
CN107112205B (zh) * 2015-01-16 2020-12-22 住友电气工业株式会社 半导体衬底及其制造方法，组合半导体衬底及其制造方法
WO2016140850A1 (en) * 2015-03-03 2016-09-09 Sunedison Semiconductor Limited Method of depositing charge trapping polycrystalline silicon films on silicon substrates with controllable film stress
WO2017087393A1 (en) * 2015-11-20 2017-05-26 Sunedison Semiconductor Limited Manufacturing method of smoothing a semiconductor surface

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004193490A (ja) * 2002-12-13 2004-07-08 Seiko Epson Corp レーザー照射装置、レーザーの照射方法、及び半導体装置の製造方法
JP2010278337A (ja) * 2009-05-29 2010-12-09 Shin-Etsu Chemical Co Ltd 表面欠陥密度が少ないｓｏｓ基板
JP2012069817A (ja) * 2010-09-24 2012-04-05 Tokyo Univ Of Agriculture & Technology 薄膜半導体基板の製造方法
WO2014017369A1 (ja) * 2012-07-25 2014-01-30 信越化学工業株式会社 ハイブリッド基板の製造方法及びハイブリッド基板
JP2017538297A (ja) * 2014-11-18 2017-12-21 サンエディソン・セミコンダクター・リミテッドＳｕｎＥｄｉｓｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｌｉｍｉｔｅｄ 電荷トラップ層を備えた高抵抗率の半導体・オン・インシュレーターウェハーの製造方法
JP2016225537A (ja) * 2015-06-02 2016-12-28 信越化学工業株式会社 酸化物単結晶薄膜を備えた複合ウェーハの製造方法
JP2018023990A (ja) * 2016-08-09 2018-02-15 学校法人 名古屋電気学園 表面加工方法、構造体の製造方法

Also Published As

Publication number Publication date
KR102562239B1 (ko) 2023-07-31
US20190329542A1 (en) 2019-10-31
TWI785234B (zh) 2022-12-01
US11173697B2 (en) 2021-11-16
EP3785293B1 (en) 2023-06-07
CN112655083A (zh) 2021-04-13
WO2019209492A1 (en) 2019-10-31
KR20210018792A (ko) 2021-02-18
SG11202009989YA (en) 2020-11-27
TW201946160A (zh) 2019-12-01
JP7160943B2 (ja) 2022-10-25
EP3785293A1 (en) 2021-03-03

Similar Documents

Publication Publication Date Title
KR102104147B1 (ko) 하이브리드 기판의 제조 방법 및 하이브리드 기판
US9209069B2 (en) Method of manufacturing high resistivity SOI substrate with reduced interface conductivity
JP7351987B2 (ja) シリコン箔層の移転方法
JP2018085536A (ja) 多層半導体デバイス作製時の低温層転写方法
KR102562239B1 (ko) 반도체 도너 기판으로부터의 층 전이를 용이하게 하는 광 지원형 소판 형성

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220405

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220405

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20220405

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220426

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220725

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220920

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221013

R150 Certificate of patent or registration of utility model

Ref document number: 7160943

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150