JP2018085536A - 多層半導体デバイス作製時の低温層転写方法 - Google Patents
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Abstract
Description
このとき剥離面の平均深度は、平均深度D1および平均深度D2と等しい深度であるか、平均深度D1と平均深度D2との間の深度であり、(d)接合構造体を形成するために、剥離面を内在する単結晶シリコン基板の前面をキャリア基板の表面に接合させるステップをさらに有し、キャリア基板は、シリコン、サファイア、クォーツ、ガリウムヒ素、シリコンカーバイド、シリコンゲルマニウム、およびゲルマニウムからなる群から選択された材料で構成されることを特徴とするものである。
Claims (27)
- 単結晶ドナー基板を作製する方法であって、
単結晶ドナー基板は、一方がその前面で、他方がその後面である、ほぼ平行な2つの主面と、前面と後面を接続する周縁端部と、前面および後面の間にある中央面とを有し、
この方法は、
(a)単結晶ドナー基板の前面から中央面に向かって測定された平均深度D1まで、ヘリウムイオンを単結晶ドナー基板の前面から注入するステップと、
(b)単結晶ドナー基板の前面から中央面に向かって測定された平均深度D2まで、水素イオンを単結晶ドナー基板の前面から注入するステップと、
(c)単結晶ドナー基板内に剥離面を形成するために十分な温度で単結晶ドナー基板をアニール処理するステップとを有し、
平均深度D1および平均深度D2は約1000オングストローム以内であることを特徴とする方法。 - 前記ステップ(a)、前記ステップ(b)、および前記ステップ(c)の順序で行うことを特徴とする請求項1に記載の方法。
- 前記ステップ(a)および前記ステップ(b)を同時に行った後、前記ステップ(c)を行うことを特徴とする請求項1に記載の方法。
- 単結晶ドナー基板は、半導体ウエハからなることを特徴とする請求項1に記載の方法。
- 半導体ウエハは、シリコン、ガリウムヒ素、ガリウムナイトライド、アルミニウムガリウムナイトライド、インジウムリン、シリコンカーバイド、シリコンゲルマニウム、ゲルマニウム、およびこれらの組合せからなる群から選択された材料で構成されることを特徴とする請求項4に記載の方法。
- 半導体ウエハは、チョクラルスキ法を用いて成長させた単結晶シリコンインゴットをスライスされたウエハからなることを特徴とする請求項4に記載の方法。
- 前記ステップ(a)および前記ステップ(b)を行う前、前面層は酸化層を有することを特徴とする請求項6に記載の方法。
- 単結晶ドナー基板は、約200℃〜約350℃の温度でアニール処理されることを特徴とする請求項1に記載の方法。
- 単結晶ドナー基板は、約2時間〜約10時間、熱アニール処理を行うことを特徴とする請求項8に記載の方法。
- 接合構造体を形成するために、内部に剥離面を有する単結晶ドナー基板の前面をキャリア基板に接合するステップをさらに有することを特徴とする請求項1に記載の方法。
- 前記ステップ(c)を行った後、ドナー基板およびキャリア基板を接合させることを特徴とする請求項10に記載の方法。
- 前記接合ステップの前に、酸化プラズマ表面活性化処理を用いて、剥離面を内在する単結晶ドナー基板を活性化させるステップを有することを特徴とする請求項10に記載の方法。
- キャリア基板は、シリコンウエハであることを特徴とする請求項10に記載の方法。
- シリコンウエハは、二酸化シリコン(SiO2)表面層を有することを特徴とする請求項13に記載の方法。
- キャリア基板は、サファイアウエハであることを特徴とする請求項10に記載の方法。
- キャリア基板は、クォーツウエハであることを特徴とする請求項10に記載の方法。
- 接合構造体をアニール処理するステップを有することを特徴とする請求項10に記載の方法。
- 接合構造体は、約150℃〜約350℃でアニール処理を行うことを特徴とする請求項17に記載の方法。
- 多層構造体を形成するために、接合構造体を剥離面に沿って剥離させるステップを有することを特徴とする請求項10に記載の方法。
- 単結晶シリコン基板を作製する方法であって、
単結晶シリコン基板は、一方がその前面で、他方がその後面である、ほぼ平行な2つの主面と、前面と後面を接続する周縁端部と、前面および後面の間にある中央面とを有し、
この方法は、
(a)単結晶シリコン基板の前面から中央面に向かって測定された平均深度D1まで、ヘリウムイオンを単結晶シリコン基板の前面から注入するステップと、
(b)単結晶シリコン基板の前面から中央面に向かって測定された平均深度D2まで、水素イオンを単結晶シリコン基板の前面から注入するステップと、
(c)単結晶シリコン基板内に剥離面を形成するために十分な温度で単結晶シリコン基板をアニール処理するステップとを有し、
このとき剥離面の平均深度は、平均深度D1および平均深度D2と等しい深度であるか、平均深度D1と平均深度D2との間の深度であり、
(d)接合構造体を形成するために、剥離面を内在する単結晶シリコン基板の前面をキャリア基板の表面に接合させるステップをさらに有し、
キャリア基板は、シリコン、サファイア、クォーツ、ガリウムヒ素、シリコンカーバイド、シリコンゲルマニウム、およびゲルマニウムからなる群から選択された材料で構成されることを特徴とする方法。 - 前面層は、前記ステップ(a)および前記ステップ(b)を行う前において、酸化層を有することを特徴とする請求項20に記載の方法。
- 多結晶性ドナー基板は、約200℃〜約350℃でアニール処理を行うことを特徴とする請求項20に記載の方法。
- 単結晶ドナー基板は、約2時間〜約10時間、熱アニール処理を行うことを特徴とする請求項22に記載の方法。
- 前記接合ステップの前に、酸化プラズマ表面活性化処理を用いて、剥離面を内在する単結晶ドナー基板を活性化させるステップを有することを特徴とする請求項20に記載の方法。
- 接合構造体をアニール処理するステップを有することを特徴とする請求項20に記載の方法。
- 接合構造体は、約150℃〜約350℃でアニール処理を行うことを特徴とする請求項25に記載の方法。
- 多層構造体を形成するために、接合構造体を剥離面に沿って剥離させるステップを有することを特徴とする請求項20に記載の方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201261746822P | 2012-12-28 | 2012-12-28 | |
US61/746,822 | 2012-12-28 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015550735A Division JP2016508291A (ja) | 2012-12-28 | 2013-12-23 | 多層半導体デバイス作製時の低温層転写方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2018085536A true JP2018085536A (ja) | 2018-05-31 |
Family
ID=50031514
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015550735A Pending JP2016508291A (ja) | 2012-12-28 | 2013-12-23 | 多層半導体デバイス作製時の低温層転写方法 |
JP2018009428A Pending JP2018085536A (ja) | 2012-12-28 | 2018-01-24 | 多層半導体デバイス作製時の低温層転写方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015550735A Pending JP2016508291A (ja) | 2012-12-28 | 2013-12-23 | 多層半導体デバイス作製時の低温層転写方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US9281233B2 (ja) |
JP (2) | JP2016508291A (ja) |
KR (1) | KR102026506B1 (ja) |
DE (1) | DE112013006244B4 (ja) |
TW (1) | TWI603387B (ja) |
WO (1) | WO2014105828A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE102015210384A1 (de) | 2015-06-05 | 2016-12-08 | Soitec | Verfahren zur mechanischen Trennung für eine Doppelschichtübertragung |
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FR2797347B1 (fr) * | 1999-08-04 | 2001-11-23 | Commissariat Energie Atomique | Procede de transfert d'une couche mince comportant une etape de surfragililisation |
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US9257328B2 (en) | 2008-11-26 | 2016-02-09 | Corning Incorporated | Glass-ceramic-based semiconductor-on-insulator structures and method for making the same |
-
2013
- 2013-12-19 US US14/133,893 patent/US9281233B2/en active Active
- 2013-12-23 JP JP2015550735A patent/JP2016508291A/ja active Pending
- 2013-12-23 KR KR1020157020111A patent/KR102026506B1/ko active IP Right Grant
- 2013-12-23 DE DE112013006244.5T patent/DE112013006244B4/de active Active
- 2013-12-23 WO PCT/US2013/077491 patent/WO2014105828A1/en active Application Filing
- 2013-12-27 TW TW102148841A patent/TWI603387B/zh active
-
2018
- 2018-01-24 JP JP2018009428A patent/JP2018085536A/ja active Pending
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Also Published As
Publication number | Publication date |
---|---|
JP2016508291A (ja) | 2016-03-17 |
TW201435991A (zh) | 2014-09-16 |
TWI603387B (zh) | 2017-10-21 |
US20140187020A1 (en) | 2014-07-03 |
US9281233B2 (en) | 2016-03-08 |
WO2014105828A1 (en) | 2014-07-03 |
DE112013006244T5 (de) | 2015-10-08 |
DE112013006244B4 (de) | 2020-03-05 |
KR102026506B1 (ko) | 2019-09-27 |
KR20150099847A (ko) | 2015-09-01 |
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C11 | Written invitation by the commissioner to file amendments |
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|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
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A912 | Re-examination (zenchi) completed and case transferred to appeal board |
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|
C211 | Notice of termination of reconsideration by examiners before appeal proceedings |
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|
C22 | Notice of designation (change) of administrative judge |
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|
C22 | Notice of designation (change) of administrative judge |
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|
C23 | Notice of termination of proceedings |
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|
C03 | Trial/appeal decision taken |
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|
C30A | Notification sent |
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