JP2021111641A - 半導体装置 - Google Patents

Abstract

【課題】導電部材に損傷の生じることの抑制された半導体装置を提供する。【解決手段】半導体装置１００は半導体チップ１０とターミナル５０を備える。半導体チップは、半導体基板１１、平面方向に並ぶ態様で半導体基板に形成された複数の半導体素子、および、半導体基板の第１主面１１ａ側に部分的に形成されたエミッタ電極２０を備える。エミッタ電極にはんだを介してターミナルが連結される。エミッタ電極の形成された第１主面側に付着されるはんだの付着領域の中央側と厚さ方向で並ぶ半導体素子の通電能力は、平面方向において付着領域の中央側から離間した半導体素子の通電能力よりも高くなっている。【選択図】図３

Description

本明細書に記載の開示は、半導体チップと放熱部材を備える半導体装置に関するものである。

特許文献１に示されるように、半導体チップ、ヒートシンクブロック、および、放熱部材を備える半導体装置が知られている。半導体チップはヒートシンクブロックと放熱部材との間に設けられる。ヒートシンクブロックと放熱部材それぞれははんだを介して半導体チップに接続されている。

特開２００３−１５８１４７号公報

上記したように半導体チップにはんだが接続される。このはんだの端側は、その中央側と比べて伝熱経路が少なくなる。そのためにはんだの端側は熱抵抗が高くなりやすく、温度の変化幅が増大しやすい傾向にある。熱伸縮によってはんだ（導電部材）に損傷の生じる虞がある。

そこで本明細書に記載の開示は、導電部材に損傷の生じることの抑制された半導体装置を提供することを目的とする。

開示の１つは、厚さ方向に並ぶ第１主面（１１ａ）とその裏側の第２主面（１１ｂ）を備える半導体基板（１１）、厚さ方向に直交する平面に沿う平面方向に並ぶ態様で半導体基板に形成された複数の半導体素子（１２）、第１主面に形成された第１通電電極（２０）、および、第２主面に形成された第２通電電極（２１）を備える半導体チップ（１０）と、
第１通電電極に第１導電部材（９２）を介して連結される第１放熱部材（５０）と、
第２通電電極に第２導電部材（９３）を介して連結される第２放熱部材（６２）と、を有し、
第１通電電極の形成された第１主面側に付着される第１導電部材の第１付着領域は、第２通電電極の形成された第２主面側に付着される第２導電部材の第２付着領域よりも面積が狭く、
第１付着領域の中央側と厚さ方向で並ぶ半導体素子の通電能力は、平面方向において第１付着領域の中央側から離間した半導体素子の通電能力よりも高い。

これによれば、平面方向において第１付着領域の中央側から離間した半導体素子（１２）が昇温しがたくなる。この半導体素子（１２）の温度の変化幅の増大が抑制される。そのためにこの半導体素子（１２）の近傍に位置する第１導電部材（９２）の温度の変化幅の増大が抑制される。温度変化による第１導電部材（９２）の伸縮長の増大が抑制される。熱伸縮によって第１導電部材（９２）に損傷の生じることが抑制される。

なお、上記の括弧内の参照番号は、後述の実施形態に記載の構成との対応関係を示すものに過ぎず、技術的範囲を何ら制限するものではない。

半導体装置の概略構成を示す断面図である。 半導体チップに形成されるＲＣ−ＩＧＢＴを説明するための斜視図である。 第１実施形態に係る半導体チップの平面図である。 半導体チップの端側の接続状態を説明するための拡大断面図である。 第２実施形態に係る半導体チップの平面図である。 ＩＧＢＴの形成密度を説明するための平面図である。

以下、実施形態を図に基づいて説明する。

（第１実施形態）
図１〜図４に基づいて本実施形態に係る半導体装置１００を説明する。それにあたって、以下においては互いに直交の関係にある３方向を、ｘ方向、ｙ方向、および、ｚ方向と示す。そしてｚ方向に直交する平面に沿う方向を、単に平面方向と示す。ｚ方向が厚さ方向に相当する。

半導体装置１００はインバータやコンバータなどの電力変換装置に適用されるパワーカードである。半導体装置１００はｚ方向の厚さの薄い扁平形状を成している。半導体装置１００は能動素子と受動素子を有する。これら能動素子と受動素子は通電によって発熱する。係る発熱による昇温を抑制するために、半導体装置１００は図１に示す冷却器２００に設けられる。

＜冷却器＞
冷却器２００は内部に冷媒の流動する第１冷却部２１０と第２冷却部２２０を有する。これら第１冷却部２１０と第２冷却部２２０はｚ方向で離間して対向する態様で並んでいる。

第１冷却部２１０と第２冷却部２２０それぞれの対向面には熱伝導性に優れた電気絶縁部材２３０が設けられている。第１冷却部２１０の対向面に設けられた電気絶縁部材２３０と第２冷却部２２０の対向面に設けられた電気絶縁部材２３０との間に半導体装置１００が設けられる。半導体装置１００はこれら２つの電気絶縁部材２３０それぞれとｚ方向で対向する態様で接触している。

冷却器２００には、第１冷却部２１０と第２冷却部２２０とがｚ方向で互いに近づく態様の付勢力が図示しないバネ体から付与されている。この付勢力によって、第１冷却部２１０と第２冷却部２２０との間に設けられた半導体装置１００と電気絶縁部材２３０との接触面積が増大している。半導体装置１００と電気絶縁部材２３０との間の熱抵抗が低減している。

係る機械的な構成のため、半導体装置１００で発生した熱は、電気絶縁部材２３０と第１冷却部２１０を介して、第１冷却部２１０の内部を流動する冷媒に伝熱される。それとともに、半導体装置１００で発生した熱は、電気絶縁部材２３０と第２冷却部２２０を介して、第２冷却部２２０の内部を流動する冷媒に伝熱される。このように半導体装置１００は両面で冷却される。これにより半導体装置１００の昇温が抑制されている。

以上に示したように、図１に示す冷却器２００はいわゆる両面冷却の構成になっている。ただし、冷却器２００の構成としては上記例に限定されない。冷却器２００の構成としては、例えば片面冷却の構成を採用することもできる。

＜半導体装置＞
図１に示すように半導体装置１００は、半導体チップ１０、ターミナル５０、主導電部６０、通電端子７０、信号端子８０、および、封止樹脂９０を有する。

主導電部６０、通電端子７０、および、信号端子８０は図示しないリードフレームの一部によって構成されている。このリードフレームに半導体チップ１０とターミナル５０とを接続させる。そしてこれらを封止樹脂９０によって部分的に被覆する。封止樹脂９０の外に露出されたリードフレームの一部を選択的に除去する。これにより主導電部６０、通電端子７０、および、信号端子８０が形成される。それとともに半導体装置１００が製造される。なお、主導電部６０、通電端子７０、および、信号端子８０の一部が上記のリードフレームとは別体の金属プレートで構成されてもよい。

図１に示すように主導電部６０は上側導電部６１と下側導電部６２を有する。通電端子７０は上側通電端子７１と下側通電端子７２を有する。上側通電端子７１と上側導電部６１とは一体的に連結されている。下側通電端子７２と下側導電部６２とは一体的に連結されている。

上側導電部６１と下側導電部６２とはｚ方向に対向する態様で離間している。半導体チップ１０とターミナル５０とがこれら上側導電部６１と下側導電部６２との間に設けられている。

半導体チップ１０はｚ方向に並ぶ第１主面１１ａと第２主面１１ｂを有する。半導体チップ１０の第１主面１１ａ側がターミナル５０を介して上側導電部６１と接続されている。半導体チップ１０の第２主面１１ｂ側が下側導電部６２と接続されている。係る構成によって、半導体チップ１０は上側導電部６１と下側導電部６２それぞれと電気的に接続されている。

上側通電端子７１と下側通電端子７２それぞれの先端側が封止樹脂９０の外に露出されている。これら上側通電端子７１と下側通電端子７２それぞれの先端側が電力変換装置の通電経路を構成する導電性のバスバに接続される。このために電力変換装置の電流が、上側通電端子７１と下側通電端子７２との間で主導電部６０、ターミナル５０、および、半導体チップ１０に流れる。

半導体チップ１０はワイヤ８１を介して信号端子８０と接続されている。信号端子８０の先端側が封止樹脂９０の外に露出されている。この信号端子８０の先端側が電力変換装置の駆動を制御するドライバ基板に接続されている。

なお、半導体装置１００は半導体チップ１０を１つではなく複数有してもよい。そして半導体装置１００は複数の半導体チップ１０それぞれに対応するターミナル５０、主導電部６０、通電端子７０、および、信号端子８０を有してもよい。ただし半導体装置１００は、複数の半導体チップ１０それぞれに対応するターミナル５０、主導電部６０、通電端子７０、および、信号端子８０のうちの一部を共通して有してもよい。以下、半導体装置１００の構成要素を個別に説明する。

＜半導体チップ＞
半導体チップ１０は、半導体基板１１と、この半導体基板１１に形成された半導体素子１２と、を有する。半導体チップ１０の外形は、概略的には半導体基板１１の外形と同等になっている。

半導体基板１１はＳｉ、ＳｉＣ、ＧａＮなどの半導体材料から構成される。半導体基板１１はｚ方向の厚さの薄い平板形状を成している。半導体基板１１はｚ方向に並ぶ２つの主面を有する。これら２つの主面のうちの一方が上記した第１主面１１ａに相当する。２つの主面のうちの他方が第２主面１１ｂに相当する。この半導体基板１１の第１主面１１ａと第２主面１１ｂとの間の内部に半導体素子１２が形成されている。

半導体素子１２は電力変換装置の回路の一部を構成するＲＣ（Reverse Conducting）−ＩＧＢＴである。ＲＣ−ＩＧＢＴに含まれるＩＧＢＴ１３とダイオード１４は、半導体基板１１の第１主面１１ａと第２主面１１ｂとの間で電流の流れる縦型構造になっている。

なお図示しないが、半導体基板１１には、ＩＧＢＴ１３とダイオード１４の他に、半導体基板１１の温度を検出する感温ダイオードなどのセンサ素子が形成されている。

半導体基板１１の内部にはＩＧＢＴ１３とダイオード１４を構成する複数の不純物含有層が形成されている。具体的に言えば、図２に示すように、第１主面１１ａから第２主面１１ｂに向かって順に、第１電極層１５、ベース層１６、ドリフト層１７、第２電極層１８が半導体基板１１の内部に形成されている。

第１電極層１５はエミッタ層１５ａとコンタクト層１５ｂを有する。エミッタ層１５ａとコンタクト層１５ｂはｙ方向に交互に並んでいる。図示しないが、第２電極層１８はコレクタ層とカソード層を有する。コレクタ層とカソード層はｚ方向に直交する平面方向で並んでいる。

以上に示したエミッタ層１５ａ、ドリフト層１７、および、カソード層それぞれはＮ型半導体である。コンタクト層１５ｂ、ベース層１６、および、コレクタ層それぞれはＰ型半導体である。

また、図２に示すように半導体基板１１には、上記した不純物含有層の他に、第１電極層１５とベース層１６を介してドリフト層１７の途中まで貫く複数のトレンチゲート電極１９が形成されている。複数のトレンチゲート電極１９それぞれはｙ方向に延びている。そして複数のトレンチゲート電極１９はｘ方向に離間して並んでいる。

ＩＧＢＴ１３は、コレクタ層のｚ方向への投影領域内に位置するエミッタ層１５ａ、コンタクト層１５ｂ、ベース層１６、ドリフト層１７、トレンチゲート電極１９、および、コレクタ層によって構成されている。ダイオード１４は、カソード層のｚ方向への投影領域内に位置するエミッタ層１５ａ、コンタクト層１５ｂ、ベース層１６、ドリフト層１７および、カソード層によって構成されている。

図１に示すように、半導体基板１１の第１主面１１ａにエミッタ電極２０が形成されている。エミッタ電極２０は第１主面１１ａ側に位置するエミッタ層１５ａとコンタクト層１５ｂそれぞれと電気的に接続されている。また、第２主面１１ｂにコレクタ電極２１が形成されている。コレクタ電極２１は第２主面１１ｂ側に位置するコレクタ層とカソード層それぞれと電気的に接続されている。以上に示した構成により、ＩＧＢＴ１３とダイオード１４とはエミッタ電極２０とコレクタ電極２１との間で並列接続されている。

図２に示すように、エミッタ層１５ａとコンタクト層１５ｂとは、ｘ方向で離間して並ぶ２つのトレンチゲート電極１９の間で交互にｙ方向に並んでいる。この並びにより、通電領域の区画された複数の微小なＩＧＢＴ１３がｙ方向に離間して並んでいる。同様にして、通電領域の区画された複数の微小なダイオード１４がｙ方向に離間して並んでいる。ＩＧＢＴ１３がスイッチ素子に相当する。

なお、図２においては、複数のトレンチゲート電極１９それぞれがｙ方向に延びるとともに、ｘ方向に離間して並ぶ例を示した。すなわち、複数のトレンチゲート電極１９がｚ方向に直交する平面においてストライプ状にレイアウトされる例を示した。しかしながら、トレンチゲート電極１９のレイアウトとしては上記例に限定されない。例えば、複数のトレンチゲート電極１９が格子状やハニカム状にレイアウトされる構成を採用することもできる。そしてエミッタ層１５ａとコンタクト層１５ｂとが交互にｘ方向に並ぶ構成を採用することもできる。係る構成の場合、複数の微小なＩＧＢＴ１３とダイオード１４はｙ方向だけではなくｘ方向にも並ぶ構成になる。複数の微小なＩＧＢＴ１３とダイオード１４は平面方向に並ぶ構成になる。

図１と図３に示すように、エミッタ電極２０は第１主面１１ａに部分的に形成されている。これとは異なり、コレクタ電極２１は第２主面１１ｂに全面的に形成されている。

上記したＩＧＢＴ１３とダイオード１４を構成する不純物含有層はエミッタ電極２０の直下に形成されている。そのためにＩＧＢＴ１３とダイオード１４の通電領域は、主としてエミッタ電極２０の直下になっている。

図３に示すように、第１主面１１ａにはエミッタ電極２０の他に電極パッド２２が形成されている。エミッタ電極２０と電極パッド２２とは第１主面１１ａにおいて離間している。

本実施形態では、以下に示す５つの用途の電極パッド２２が第１主面１１ａに形成されている。すなわち、ＩＧＢＴ１３のゲート電極用、エミッタ電極２０の電位を検出するケルビンエミッタ用、電流センス用、感温ダイオードのアノード電位用、および、そのカソード電位用の電極パッド２２が第１主面１１ａに形成されている。

これら５つの電極パッド２２はｘ方向に離間して並んでいる。それとともに５つの電極パッド２２はエミッタ電極２０とｙ方向で離間している。上記したターミナル５０はエミッタ電極２０とｚ方向で対向する態様で電気的に接続される。

＜ターミナル＞
ターミナル５０は上側導電部６１と半導体チップ１０とを電気的および熱的に接続する。ターミナル５０は電気伝導性と熱伝導性を備えるＣｕやその合金などの金属材料から成る。

ターミナル５０は略直方体形状を成している。ターミナル５０はｚ方向において上側導電部６１と半導体チップ１０との間に設けられる。ターミナル５０の上面５０ａが上側導電部６１の第１接続面６１ａとｚ方向で対向配置される。ターミナル５０の下面５０ｂが半導体チップ１０のエミッタ電極２０とｚ方向で対向配置される。

＜主導電部＞
主導電部６０は半導体チップ１０と通電端子７０とを電気的に中継する機能を果たす。それとともに主導電部６０は半導体チップ１０で生じた熱を放熱する機能も果たす。主導電部６０は電気伝導性と熱伝導性を備えるＣｕやその合金などの金属材料から成る。

上記したように主導電部６０は上側導電部６１と下側導電部６２を有する。図１に示すように上側導電部６１の第１接続面６１ａと下側導電部６２の第２接続面６２ａはｚ方向で離間して対向する態様で並んでいる。これら上側導電部６１と下側導電部６２との間に半導体チップ１０とターミナル５０が設けられる。上側導電部６１側にターミナル５０が設けられる。下側導電部６２側に半導体チップ１０が設けられる。

上側導電部６１の第１接続面６１ａとターミナル５０の上面５０ａとの間に第１はんだ９１が介在されている。上側導電部６１とターミナル５０とが第１はんだ９１を介して電気的および機械的に接続されている。

ターミナル５０の下面５０ｂと半導体チップ１０のエミッタ電極２０との間に第２はんだ９２が介在されている。ターミナル５０とエミッタ電極２０とが第２はんだ９２を介して電気的および機械的に接続されている。エミッタ電極２０における第２はんだ９２の付着される領域が第１付着領域に相当する。

半導体チップ１０のコレクタ電極２１と下側導電部６２の第２接続面６２ａとの間に第３はんだ９３が介在されている。コレクタ電極２１と下側導電部６２とが第３はんだ９３を介して電気的および機械的に接続されている。コレクタ電極２１における第３はんだ９３の付着される領域が第２付着領域に相当する。

以上に示した接続構成により、上側導電部６１と下側導電部６２とに半導体チップ１０の半導体素子１２が電気的に接続されている。

図１に示すように、上側導電部６１におけるターミナル５０の接続される第１接続面６１ａ側、および、下側導電部６２における半導体チップ１０の接続される第２接続面６２ａ側それぞれは封止樹脂９０によって被覆される。しかしながら、上側導電部６１における第１接続面６１ａの裏側の第１放熱面６１ｂ、および、下側導電部６２における第２接続面６２ａの裏側の第２放熱面６２ｂそれぞれは封止樹脂９０から露出されている。

この封止樹脂９０から露出された第１放熱面６１ｂと第２放熱面６２ｂそれぞれに電気絶縁部材２３０が接触する。係る構成のため、通電に起因して半導体装置１００で発生したジュール熱が、電気絶縁部材２３０を介して冷却器２００に積極的に熱伝導される。

＜通電端子＞
通電端子７０は電力変換回路の通電経路を構成するバスバとの接続端子としての機能を果たす。通電端子７０にはＩＧＢＴ１３のエミッタ−コレクタ間の電流と、ダイオード１４のアノード−カソード間の電流が流れる。

上記したように通電端子７０は上側通電端子７１と下側通電端子７２を有する。図１に示すように上側通電端子７１は上側導電部６１に一体的に連結されている。下側通電端子７２は下側導電部６２に一体的に連結されている。これら複数の通電端子それぞれの導電部との連結側が封止樹脂９０によって被覆されている。そして複数の通電端子それぞれの先端側が封止樹脂９０から露出されている。この通電端子の先端側に、上記した電力変換装置の通電経路を構成するバスバがレーザ溶接などによって接続される。

＜信号端子＞
信号端子８０はドライバ基板との接続端子としての機能を果たす。上記したように半導体チップ１０には５つの電極パッド２２が形成されている。半導体装置１００はこれら５つの電極パッド２２それぞれに対応する５つの信号端子８０を有する。これら５つの電極パッド２２と５つの信号端子８０とがワイヤ８１を介して電気的に接続される。

信号端子８０におけるワイヤ８１の接続側が封止樹脂９０によって被覆されている。信号端子８０の先端側が封止樹脂９０から露出されている。この信号端子８０の先端側がドライバ基板にはんだなどによって接続される。

＜封止樹脂＞
封止樹脂９０は例えばエポキシ系樹脂からなる。封止樹脂９０は例えばトランスファモールド法で成形される。図１に示すように封止樹脂９０はｚ方向に並ぶ一面９０ａとその裏面９０ｂ、および、これらを連結する側面９０ｃを有する。

封止樹脂９０から露出した上側導電部６１の第１放熱面６１ｂが、封止樹脂９０の一面９０ａと面一になっている。この第１放熱面６１ｂと一面９０ａそれぞれに第１冷却部２１０側の電気絶縁部材２３０が接触している。

同様にして、封止樹脂９０から露出した下側導電部６２の第２放熱面６２ｂが、封止樹脂９０の裏面９０ｂと面一になっている。この第２放熱面６２ｂと裏面９０ｂそれぞれに第２冷却部２２０側の電気絶縁部材２３０が接触している。

また、通電端子７０と信号端子８０それぞれの先端側は封止樹脂９０の側面９０ｃから露出している。側面９０ｃにおける通電端子７０の露出面と信号端子８０の露出面とはｙ方向で離間している。通電端子７０と信号端子８０それぞれの先端側は、互いに封止樹脂９０から離間する態様でｙ方向に延びている。

＜導電部材＞
上記したように半導体チップ１０、ターミナル５０、および、主導電部６０は第１はんだ９１〜第３はんだ９３によって接続される。そのため、図１および図４に示すようにこれら複数のはんだのｚ方向に直交する平面での中央側はｚ方向の厚さが一定になっている。それに反して、複数のはんだのｚ方向に直交する平面での端側は、ｚ方向の厚さの薄いメニスカス形状の薄肉部になっている。なお、図４では第１はんだ９１、エミッタ電極２０、および、コレクタ電極２１の図示を省略している。

＜薄肉部＞
第１はんだ９１は上側導電部６１の第１接続面６１ａとターミナル５０の上面５０ａとに接着する。第１接続面６１ａは上面５０ａよりも面積が広くなっている。そのために第１はんだ９１は、第１接続面６１ａと上面５０ａとの間に濡れ広がるとともに、第１接続面６１ａにおける上面５０ａとのｚ方向での対向領域の外側にも濡れ広がる。この第１接続面６１ａにおける上面５０ａとの対向領域の外側に、第１はんだ９１の薄肉部が形成される。第１はんだ９１の薄肉部はｚ方向まわりの周方向でターミナル５０の上面５０ａを囲む態様で環状を成している。

第２はんだ９２はターミナル５０の下面５０ｂと半導体チップ１０のエミッタ電極２０とに接着する。下面５０ｂはエミッタ電極２０よりも面積が狭くなっている。そのために第２はんだ９２は、下面５０ｂとエミッタ電極２０との間に濡れ広がるとともに、エミッタ電極２０における下面５０ｂとのｚ方向での対向領域の外側にも濡れ広がる。このエミッタ電極２０における下面５０ｂとの対向領域の外側に、第２はんだ９２の薄肉部が形成される。第２はんだ９２の薄肉部はｚ方向まわりの周方向でターミナル５０の下面５０ｂを囲む態様で環状を成している。

第３はんだ９３は半導体チップ１０の第２主面１１ｂのコレクタ電極２１と下側導電部６２の第２接続面６２ａとに接着する。コレクタ電極２１は第２接続面６２ａよりも面積が狭くなっている。そのために第３はんだ９３は、コレクタ電極２１と第２接続面６２ａとの間に濡れ広がるとともに、第２接続面６２ａにおけるコレクタ電極２１とのｚ方向での対向領域の外側にも濡れ広がる。この第２接続面６２ａにおけるコレクタ電極２１との対向領域の外側に、第３はんだ９３の薄肉部が形成される。第３はんだ９３の薄肉部はｚ方向まわりの周方向でコレクタ電極２１を囲む態様で環状を成している。

ターミナル５０は第１放熱部材に相当する。第２はんだ９２は第１導電部材に相当する。エミッタ電極２０は第１通電電極に相当する。コレクタ電極２１は第２通電電極に相当する。第３はんだ９３は第２導電部材に相当する。下側導電部６２は第２放熱部材に相当する。

＜第２はんだの薄肉部＞
図３にターミナル５０の下面５０ｂのｚ方向に沿ったエミッタ電極２０への投影領域を破線で囲って示す。それとともにエミッタ電極２０の形成領域を実線で囲って示す。

図３に明示するように、ターミナル５０の下面５０ｂのｚ方向に沿ったエミッタ電極２０側への投影領域は、第１主面１１ａにおけるエミッタ電極２０の形成領域内に収まっている。そのために下面５０ｂの投影領域の端を示す破線の区画線と、エミッタ電極２０の端を示す実線の区画線との間に環状の領域が形成される。この環状の領域に、第２はんだ９２のメニスカス形状の薄肉部が形成されている。第２はんだ９２の薄肉部はエミッタ電極２０の端側の領域に接続されている。図４においては、下面５０ｂの投影領域とその外側との境に、破線で境界線ＢＬを図示している。

＜放熱性能＞
上記したように半導体基板１１の第１主面１１ａにエミッタ電極２０が部分的に形成され、第２主面１１ｂにコレクタ電極２１が全面的に形成されている。図２および図３などに示すようにエミッタ電極２０は半導体基板１１の中央側に形成されるものの、半導体基板１１の端側での形成領域が少なくなっている。

そのために半導体基板１１の中央側ではエミッタ電極２０に付着される第２はんだ９２とコレクタ電極２１に付着される第３はんだ９３の両方を介して、半導体チップ１０で生じたジュール熱が主導電部６０に熱伝導される。しかしながら半導体基板１１の端側ではコレクタ電極２１に付着される第３はんだ９３を介して半導体チップ１０で生じたジュール熱が主導電部６０に熱伝導される。このために半導体基板１１の中央側に比べて端側の放熱性能がおおむね半分程度になっている。係る放熱性能の差があるため、半導体基板１１の中央側の通電能力に比べて、半導体基板１１の端側の通電能力が半分以下の構成が望ましい。

＜通電能力差＞
図２に基づいて説明したように、半導体基板１１には通電領域の区画された複数の微小なＩＧＢＴ１３とダイオード１４が形成される。これら複数のＩＧＢＴ１３とダイオード１４に、以下に例示する構成を採用することで、複数のＩＧＢＴ１３とダイオード１４の通電能力に差を設けることができる。単位形成領域当たりに含まれるＩＧＢＴ１３とダイオード１４の通電能力に差を設けることができる。以下においては、単位形成領域当たりに含まれるＩＧＢＴ１３の通電能力に差を設ける構成を例示する。

図２に示すように、１つのエミッタ層１５ａのｙ方向の長さをＬ１とする。ｙ方向で並ぶ１組のエミッタ層１５ａとコンタクト層１５ｂのｙ方向の長さをＬ２とする。Ｌ１／Ｌ２の値を平面方向で変化させる。こうすることで、単位形成領域当たりに含まれる第１電極層１５のチャネルの形成されやすさに差を設けることができる。短絡時の飽和電流量に差を設けることができる。これにより、単位形成領域当たりに含まれるＩＧＢＴ１３の通電能力に差を設けることができる。エミッタ層１５ａが第１不純物層に相当する。コンタクト層１５ｂが第２不純物層に相当する。なお、上記の長さＬ１，Ｌ２の寸法を変動させることは、ウェハプロセスの第１電極層１５を形成する際に用いるマスクの形成パターンを変えることで行うことができる。そのために新たな製造工程を追加しなくともよい。

例えば、平面方向における半導体基板１１の中央側でＬ１／Ｌ２＝０．８とし、半導体基板１１の端側でＬ１／Ｌ２＝０．２とする。こうすることで、半導体基板１１の端側のＩＧＢＴ１３の通電能力が半導体基板１１の中央側のＩＧＢＴ１３の通電能力よりも低くなる。特に上記例の場合、半導体基板１１の端側の通電能力が中央側と比べて半分以下になる。

また、複数のＩＧＢＴ１３それぞれの備えるエミッタ層１５ａに対するエミッタ電極２０の形成面積（接触面積）に差を持たせる。この接触面積を狭めることで通電能力を低くすることができる。

平面方向におけるＩＧＢＴ１３の単位形成領域当たりの形成密度に差を設ける。例えば複数のトレンチゲート電極１９の隣接間隔に差を設けることで、ＩＧＢＴ１３の単位形成領域当たりの形成密度に差を設ける。複数のトレンチゲート電極１９の隣接間隔を広げることで、ＩＧＢＴ１３におけるトレンチゲート電極１９と接続される領域の密度を低めることができる。チャネルの形成密度を狭めることで、通電能力を低くすることができる。

複数のトレンチゲート電極１９のうちの一部にゲート電圧を印加する。複数のトレンチゲート電極１９の一部をアクティブにし、他をノンアクティブにする。こうすることで単位形成領域当たりのチャネルの形成密度に差を設ける。これにより単位形成領域当たりのＩＧＢＴ１３の通電能力に差を設ける。この構成の場合、複数のトレンチゲート電極１９の隣接間隔は一定でもよい。

複数のトレンチゲート電極１９のうちのゲート電圧の印加されるトレンチゲート電極１９の比率を、半導体基板１１の中央側よりも端側で少なくする。例えば、ゲート電圧の印加されるトレンチゲート電極１９の比率を、半導体基板１１の中央側に比べて端側で半分以下にする。これにより、半導体基板１１の端側のＩＧＢＴ１３の通電能力が半導体基板１１の中央側のＩＧＢＴ１３の通電能力と比べて半分以下になる。

複数のＩＧＢＴ１３それぞれの備えるエミッタ層１５ａやコレクタ層の不純物濃度に差を設ける。不純物濃度を低めることで通電能力を低くすることができる。エミッタ層１５ａとコレクタ層が導電領域に相当する。

半導体基板１１の内部に欠陥を形成する。そしてその欠陥の数を複数のＩＧＢＴ１３で差を設ける。欠陥の数が多いほどにホールのライフタイムが縮まる。そのため、欠陥の数を多くすることで通電能力を低くすることができる。

上記したトレンチゲート電極１９はゲート酸化膜を備えている。このゲート酸化膜の厚みに差を設けることで単位形成領域当たりに含まれるＩＧＢＴ１３の通電能力に差を設ける。ゲート酸化膜が厚くなるほどにチャネルが形成されがたくなる。そのためにゲート酸化膜を厚くすることで通電能力を低くすることができる。

また、ベース層１６の不純物濃度に差を設けることで単位形成領域当たりに含まれるＩＧＢＴ１３の通電能力に差を設ける。ベース層１６の不純物濃度が高まるほどにチャネルが形成されがたくなる。そのためにベース層１６の不純物濃度を高めることで通電能力を低くすることができる。第１電極層１５が第１導電領域に相当する。第２電極層１８が第２導電領域に相当する。ベース層１６が通電層に相当する。

第２電極層１８の備えるコレクタ層とカソード層の形成比率に差を設ける。コレクタ層に対するカソード層の形成比率が高まるほどに、平面方向における単位形成領域当たりに含まれるＩＧＢＴ１３の通電能力を低くすることができる。

なお、半導体基板１１には半導体素子１２としてＩＧＢＴ１３などの電力変換装置の回路を構成する能動素子のみが形成された構成を採用することができる。

係る変形例において、単位形成領域当たりに含まれるＩＧＢＴ１３の通電能力に差を設けるためには、上記したようにＩＧＢＴ１３を構成する不純物含有層やエミッタ電極２０との接触面積に差を設けたり、半導体基板１１に非通電領域を複数形成したりする。単位形成領域当たりに含まれる通電領域と非通電領域の形成比率に差を設けることで、単位形成領域当たりに含まれる通電領域に差を設けることができる。

本実施形態では、以上に示した少なくとも１つの構成を採用することで、半導体基板１１に形成される複数の微小なＩＧＢＴ１３の通電能力に差を設けている。具体的に言えば、半導体基板１１の第１主面１１ａに形成されるエミッタ電極２０の中央側とｚ方向で対向するＩＧＢＴ１３の通電能力よりも、エミッタ電極２０の端側とｚ方向で対向するＩＧＢＴ１３の通電能力を低めている。換言すれば、エミッタ電極２０に全面的に付着する第２はんだ９２の付着領域の中央側とｚ方向で並ぶＩＧＢＴ１３の通電能力よりも、この付着領域の端側とｚ方向で並ぶＩＧＢＴ１３の通電能力を低めている。

図３に基づいて説明すれば、破線で囲まれたターミナル５０の下面５０ｂの投影領域直下にある第２はんだ９２の中央側とｚ方向で並ぶＩＧＢＴ１３の通電能力を一定にしている。そして、下面５０ｂの投影領域の端を示す破線の区画線と、エミッタ電極２０の端を示す実線の区画線との間に位置する環状の第２はんだ９２の端側とｚ方向で並ぶＩＧＢＴ１３の通電能力を低めている。すなわち、第２はんだ９２のメニスカス形状の薄肉部とｚ方向で並ぶＩＧＢＴ１３の通電能力を低めている。

図４において、単位形成領域当たりに含まれるＩＧＢＴ１３の通電能力に差のある領域を、半導体基板１１に施すハッチングに差を設けることで明示している。ハッチングの粗密が粗くなればなるほどに通電能力が低くなることを示している。半導体基板１１における、第２はんだ９２の付着領域の中央側の直下領域、第２はんだ９２の付着領域の端側の直下領域、および、ＩＧＢＴ１３の非形成領域の順に、施すハッチングの粗密を粗くしている。

係る構成により、通電能力の一定なＩＧＢＴ１３と第２はんだ９２のｚ方向の厚さの一定な部位とがｚ方向で並ぶ。それとともに、通電能力の低いＩＧＢＴ１３と第２はんだ９２のｚ方向の厚さの薄い薄肉部とがｚ方向で並ぶ。

なお、ターミナル５０の下面５０ｂの投影領域直下にあるＩＧＢＴ１３の通電能力に差を設けてもよい。例えば、この投影領域の中央側に位置するＩＧＢＴ１３の通電能力よりも、投影領域の端側に位置するＩＧＢＴ１３の通電能力を低めてもよい。

＜作用効果＞
これまでに本実施形態で説明した構成によれば、エミッタ電極２０の中央側から平面方向において離間した端側とｚ方向で並ぶＩＧＢＴ１３の通電能力が低くなっている。そのためにこのＩＧＢＴ１３は昇温しがたくなっている。このＩＧＢＴ１３の温度の変化幅の増大が抑制される。したがって、このＩＧＢＴ１３の近傍に位置する第２はんだ９２の温度の変化幅の増大が抑制される。温度変化による第２はんだ９２の伸縮長の増大が抑制される。熱伸縮による第２はんだ９２の損傷が抑制される。

平面方向における第２はんだ９２の端側の形状は、接着対象であるターミナル５０とエミッタ電極２０の形状に依存して決定される。そのために第２はんだ９２の端側には局所的な応力集中の生じやすい箇所が含まれやすくなる。また、伝熱経路が少ないために第２はんだ９２の温度が上昇しやすくなっている。この第２はんだ９２の端側の近傍に上記した通電能力の低いＩＧＢＴ１３が位置している。係る構成のため、温度変化による熱伸縮によって、第２はんだ９２の端側に損傷の生じることが抑制される。

エミッタ電極２０の端側には第２はんだ９２の薄肉部が形成される。薄肉部はｚ方向の厚さの薄いメニスカス形状を成している。この薄肉部と上記した通電能力の低いＩＧＢＴ１３とがｚ方向で並んでいる。係る構成のため、第２はんだ９２の薄肉部の温度の変化幅の増大が抑制される。温度変化による熱伸縮によって、強度の低い第２はんだ９２の薄肉部に損傷の生じることが抑制される。

（第２実施形態）
次に、第２実施形態を図５および図６に基づいて説明する。以下に示す各実施形態と各変形例に係る半導体装置は上記した実施形態によるものと共通点が多い。そのため以下においては共通部分の説明を省略し、異なる部分を重点的に説明する。また以下においては上記した実施形態で示した要素と同一の要素には同一の符号を付与する。

第１実施形態では、エミッタ電極２０の全面に第２はんだ９２が付着される例を示した。そして、半導体基板１１におけるエミッタ電極２０に付着した第２はんだ９２の直下に半導体素子１２の形成される例を示した。

これに対して本実施形態では、エミッタ電極２０の一部に第２はんだ９２が付着される。そして、半導体基板１１におけるエミッタ電極２０に付着した第２はんだ９２の直下と、その直下外に半導体素子１２が形成される。図５に、第２はんだ９２の直下外に半導体素子１２の形成された形成領域Ａをハッチングで示す。なお、形成領域Ａの半導体素子１２にエミッタ電極２０の形成されない構成を採用することもできる。第２はんだ９２の直下外に位置する半導体素子１２が、外領域に位置する半導体素子に相当する。

第１実施形態で説明したように、第１主面１１ａでは５つの電極パッド２２がｘ方向に離間して並んでいる。上記した形成領域Ａは、５つの電極パッド２２の両端、および、その間に形成されている。

この形成領域Ａに形成された半導体素子１２のエミッタ電極２０に第２はんだ９２が付着されていない。そのために形成領域Ａの半導体素子１２は放熱性が低まっている。この形成領域Ａの温度が局所的に高まる虞がある。

上記した局所的な温度上昇を回避するために、形成領域Ａに含まれるＩＧＢＴ１３の通電能力は、第２はんだ９２の直下に形成されるＩＧＢＴ１３の通電能力よりも低くなっている。

ＩＧＢＴ１３の通電能力に差を設けるには、第１実施形態で示した構成を適宜採用すればよい。例えば、図６に具体的に示すように、ｙ方向で並ぶ１組のエミッタ層１５ａとコンタクト層１５ｂのｙ方向の長さＬ２を一定とする。その代わりに、第２はんだ９２の直下に形成される１つのエミッタ層１５ａのｙ方向の長さＬ１よりも、第２はんだ９２の直下外の形成領域Ａに含まれるエミッタ層１５ａのｙ方向の長さＬ１‘を短くする。図６においては、半導体基板１１における第２はんだ９２の直下と並ぶ領域とその外側との境に、破線で区画線ＬＬを図示している。

こうすることで、形成領域Ａに含まれるＩＧＢＴ１３の通電能力を低めることができる。形成領域Ａの温度が局所的に高まることが抑制される。半導体チップ１０の温度分布にバラツキの生じることが抑制される。それとともに、形成領域Ａにも半導体素子１２が形成されるため、半導体チップ１０の出力が向上される。

なお、本実施形態に係る半導体装置１００には、第１実施形態に記載の半導体装置１００と同等の構成要素が含まれている。そのため同等の作用効果を奏することは言うまでもない。

以上、本開示の好ましい実施形態について説明したが、本開示は上記した実施形態になんら制限されることなく、本開示の主旨を逸脱しない範囲において、種々変形して実施することが可能である。

１０…半導体チップ、１１…半導体基板、１１ａ…第１主面、１１ｂ…第２主面、１２…半導体素子、１３…ＩＧＢＴ、１４…ダイオード、１５…第１電極層、１５ａ…エミッタ層、１５ｂ…コンタクト層、１６…ベース層、１８…第２電極層、１９…トレンチゲート電極、２０…エミッタ電極、２１…コレクタ電極、５０…ターミナル、６１…上側導電部、６２…下側導電部、９１…第１はんだ、９２…第２はんだ、９３…第３はんだ、１００…半導体装置

Claims (15)

1. 厚さ方向に並ぶ第１主面（１１ａ）とその裏側の第２主面（１１ｂ）を備える半導体基板（１１）、前記厚さ方向に直交する平面に沿う平面方向に並ぶ態様で前記半導体基板に形成された複数の半導体素子（１２）、前記第１主面に形成された第１通電電極（２０）、および、前記第２主面に形成された第２通電電極（２１）を備える半導体チップ（１０）と、
   前記第１通電電極に第１導電部材（９２）を介して連結される第１放熱部材（５０）と、
   前記第２通電電極に第２導電部材（９３）を介して連結される第２放熱部材（６２）と、を有し、
   前記第１通電電極の形成された前記第１主面側に付着される前記第１導電部材の第１付着領域は、前記第２通電電極の形成された前記第２主面側に付着される前記第２導電部材の第２付着領域よりも面積が狭く、
   前記第１付着領域の中央側と前記厚さ方向で並ぶ前記半導体素子の通電能力は、前記平面方向において前記第１付着領域の中央側から離間した前記半導体素子の通電能力よりも高い半導体装置。
2. 前記第１付着領域の中央側と前記厚さ方向で並ぶ前記半導体素子の通電能力に比べて、前記平面方向において前記第１付着領域の中央側から離間した前記半導体素子の通電能力は半分以下である請求項１に記載の半導体装置。
3. 前記第１付着領域の中央側と前記厚さ方向で並ぶ前記半導体素子の通電能力は、前記第１付着領域の端側と前記厚さ方向で並ぶ前記半導体素子の通電能力よりも高い請求項１または請求項２に記載の半導体装置。
4. 前記第１付着領域の端側の少なくとも一部は前記第１放熱部材の前記厚さ方向に沿った前記第１主面側への投影領域外に位置する請求項３に記載の半導体装置。
5. 前記第１付着領域の中央側と前記厚さ方向で並ぶ前記半導体素子の通電能力は、前記第１主面における前記第１付着領域外の外領域に位置する前記半導体素子の通電能力よりも高い請求項１〜４いずれか１項に記載の半導体装置。
6. 複数の前記半導体素子の前記第１通電電極の形成面積に差があることで、複数の前記半導体素子の通電能力に差がある請求項１〜５いずれか１項に記載の半導体装置。
7. 複数の前記半導体素子の単位形成領域当たりの形成密度に差があることで、複数の前記半導体素子の単位形成領域当たりの通電能力に差がある請求項１〜６いずれか１項に記載の半導体装置。
8. 前記半導体基板には、前記半導体素子の一部を構成する第１不純物層（１５ａ）と、前記平面方向において複数の前記第１不純物層の間に位置して複数の前記半導体素子の通電領域を区画する第２不純物層（１５ｂ）と、が形成され、
   前記平面方向における前記第１不純物層と前記第２不純物層の長さの比に差があることで、複数の前記半導体素子の単位形成領域当たりの通電能力に差がある請求項７に記載の半導体装置。
9. 前記半導体基板に形成される複数のトレンチゲート電極（１９）の前記平面方向での隣接間隔に差があることで、複数の前記半導体素子の単位形成領域当たりの形成密度に差がある請求項７に記載の半導体装置。
10. 前記平面方向で離間する態様で前記半導体基板に形成される複数のトレンチゲート電極（１９）のうちのゲート電圧の印加される比率に差があることで、複数の前記半導体素子の単位形成領域当たりの通電能力に差がある請求項７に記載の半導体装置。
11. 複数の前記半導体素子の前記第１通電電極および前記第２通電電極のうちの少なくとも一方と接続される導電領域（１５，１８）の不純物濃度に差があることで、複数の前記半導体素子の通電能力に差がある請求項１〜１０いずれか１項に記載の半導体装置。
12. 複数の前記半導体素子における、前記第１通電電極に接続される第１導電領域（１５）と前記第２通電電極と接続される第２導電領域（１８）との間の通電層（１６）の不純物濃度に差があることで、複数の前記半導体素子の通電能力に差がある請求項１〜１１いずれか１項に記載の半導体装置。
13. 前記半導体基板の内部に形成された欠陥の数に差があることで、複数の前記半導体素子の通電能力に差がある請求項１〜１２いずれか１項に記載の半導体装置。
14. 前記半導体基板に形成される複数のトレンチゲート電極（１９）のゲート酸化膜の厚みに差があることで、複数の前記半導体素子の通電能力に差がある請求項１〜１３いずれか１項に記載の半導体装置。
15. 前記半導体基板の内部には、前記半導体素子としてのスイッチ素子（１３）と、ダイオード（１４）それぞれが複数形成され、
    前記スイッチ素子と前記ダイオードの単位形成領域当たりの形成比率に差があることで、複数の前記スイッチ素子の単位形成領域当たりの通電能力に差がある請求項１〜１４いずれか１項に記載の半導体装置。

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