JP2005268496A - 半導体装置 - Google Patents

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Abstract

【課題】半導体素子の上下両面から放熱させる構造を採用しながら、十分な放熱性能が得られるようにする。
【解決手段】半導体装置１１は、半導体素子１２の上下面に２枚の放熱板１３、１４を半田接合するものであって、半導体素子１２の上面と上側の放熱板１４との間に外形形状が半導体素子１２よりも小さい放熱ブロック１５を介在させて半田接合するように構成されたものにおいて、半導体素子１２の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、放熱ブロック１５の下に配置されると共に、放熱ブロック１５の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成したものである。この構成によれば、メインセルで発生した熱の放熱経路が、素子の上下方向となり、十分な放熱性能が得られる。
【選択図】図２

Description

本発明は、半導体素子の上下面に２枚の放熱板を半田接合するように構成された半導体装置に関する。
この種の半導体装置は、使用時の発熱が大きい高耐圧・大電流用の半導体装置、例えばＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等のトランジスタやダイオードなどに適している。上記構成の半導体装置の一例として、特許文献１が知られている。この特許文献１の構成では、半導体素子から発生する熱は、その上下面から放熱板伝達して放熱される。これにより、半導体素子のパッケージの熱抵抗が小さくなり、素子サイズや素子の使用個数等を低減することができ、ひいては、半導体装置をコストダウンすることができる。
特開平１３−１５６２２５号公報
上記した上下面冷却構造の半導体装置に使用する半導体素子（パワー素子）の一例を、図９に示す。この図９に示す半導体素子１は、片面冷却用の汎用のパワー素子（例えばＩＧＢＴ）として従来から使用されている周知のものである。この半導体素子１の下面の全面には、コレクタ電極が形成されており、このコレクタ電極を下側の放熱板に半田付けしている。
一方、上記半導体素子１の上面には、図９に示すように、長方形状のエミッタ電極２が複数形成されており、これらエミッタ電極２に放熱ブロック３（図９中の２点鎖線参照）が半田付けされている。ここで、エミッタ電極２（即ち、保護膜開口部）のエリアの大きさは、エミッタ電流が流れるエリア、即ち、メインセル（エミッタメインセル部、図９中の破線で示すエリア参照）４の大きさよりも小さい。
この構成の場合、半導体素子１における放熱ブロック３の下方のメインセル４で発生した熱の放熱経路は、素子の上下方向となることから、素子温度の上昇を効果的に防ぐことができる。これに対して、メインセル４のうちの放熱ブロック３から離れた部分（即ち、放熱ブロック３の外側部分）４ａで発生した熱の放熱経路は、素子の下方向だけとなることから、上記部分４ａの素子温度は、放熱ブロック３の下方の部分の素子温度よりも高くなってしまうという不具合があった。この構成の場合、半導体素子１の上下両面から放熱させる構造を採用しながら、放熱性能があまり十分発揮されていない構成となっていた。
そこで、本発明の目的は、半導体素子の上下両面からから放熱させる構造を採用しながら、十分な放熱性能を得ることができる半導体装置を提供するにある。
本発明の半導体装置は、半導体素子の上下面に２枚の放熱板を半田接合するものであって、前記半導体素子の上面と上側の放熱板との間に外形形状が前記半導体素子よりも小さい放熱ブロックを介在させて半田接合するように構成されたものにおいて、前記半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、前記放熱ブロックの下に配置されると共に、前記放熱ブロックの端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成したことを特徴とする。
上記構成によれば、半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、放熱ブロックの下に配置されると共に、放熱ブロックの端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成したので、メインセルで発生した熱の放熱経路が、素子の上下方向となり、十分な放熱性能が得られることから、素子温度の上昇を効果的に防ぐことができる。
また、前記半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、前記放熱ブロックの下に配置されると共に、前記放熱ブロックに接合するための半田層の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成しても良い。このように構成しても、上記構成とほぼ同じ作用効果を得ることができる。
更に、前記半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、前記放熱ブロックの下に配置されると共に、前記放熱ブロックに接合するための半田接合用の電極の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成することも好ましい。
更にまた、前記半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、前記放熱ブロックの下に配置されると共に、前記放熱ブロックに接合するための半田接合用のメインセル部保護膜開口部の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成することが良い構成である。
また、信号線を接続する信号線接続用パッドを、前記半導体素子の上面における前記放熱ブロックの外側であって前記メインセルが設けられていない部位に配置することが好ましい構成である。この場合、前記半導体素子の形状を四角形とすると共に、前記信号線接続用パッドを前記半導体素子の一辺部に沿うように配置することがより一層好ましい構成である。
一方、半導体素子の温度を検出する温度センサを、前記半導体素子の上面における前記放熱ブロックの下に配置する構成が良い構成である。この構成の場合、前記温度センサを、前記半導体素子の上面における中央部に配置する構成がより一層良い。
また、半導体素子の電流を検出するカレントミラー部を、前記半導体素子の上面における前記放熱ブロックに接合するための半田層の外側に配置することが好ましい。この構成の場合、前記信号線接続用パッド及び前記カレントミラー部を、前記半導体素子の上面において１箇所に集中させて配置することがより一層好ましい構成である。
以下、本発明の第１の実施例について、図１ないし図５を参照しながら説明する。まず、図２は、本実施例の半導体装置１１の全体構成を示す縦断面図である。この図２に示すように、半導体装置１１は、半導体チップ（半導体素子）１２と、下側ヒートシンク（放熱板）１３と、上側ヒートシンク（放熱板）１４と、ヒートシンクブロック（放熱ブロック）１５とを備えて構成されている。
この構成の場合、半導体チップ１２の下面と下側ヒートシンク１３の上面との間は、接合部材である例えば半田（半田層）１６によって接合されている。そして、半導体チップ１２の上面とヒートシンクブロック１５の下面との間も、半田１６によって接合されている。更に、ヒートシンクブロック１５の上面と上側ヒートシンク１４の下面との間も、半田１６によって接合されている。これにより、上記構成においては、半導体チップ１２の上下両面からヒートシンク１３、１４（即ち、一対の放熱板）を介して放熱される構成となっている。
尚、上記半導体チップ１２は、例えばＩＧＢＴ、ＤＭＯＳ、ＦＷＤ、サイリスタ等のパワー半導体素子から構成されている。半導体チップ１２の形状は、本実施例の場合、図１及び図２に示すように、例えば矩形の薄板状である。
また、下側ヒートシンク１３、上側ヒートシンク１４及びヒートシンクブロック１５は、例えばＣｕで構成されている。尚、Ａｌ等の熱伝導性及び電気伝導性の良い金属で構成しても良い。この構成の場合、下側ヒートシンク１３及び上側ヒートシンク１４は、半導体チップ１２の各主電極（例えばコレクタ電極やエミッタ電極等）に電気的にも接続されている。
そして、下側ヒートシンク１３は、図２に示すように、全体として例えばほぼ長方形状の板材であり、リード１３ａが図２中右方へ向けて延びるように一体に突設されている。また、ヒートシンクブロック１５は、半導体チップ１２よりも一回り小さい程度の大きさ（図１中の２点鎖線の矩形エリア参照）の矩形状の板材である。更に、上側ヒートシンク１４は、図２に示すように、全体として例えばほぼ長方形状の板材で構成されており、リード１４ａが図２中右方へ向けて延びるように一体に突設されている。
尚、下側ヒートシンク１３のリード１３ａと、上側ヒートシンク１４のリード１４ａは、互いの位置がずれるように、即ち、向かい合わないように構成されている。
また、上記構成の場合、下側ヒートシンク１３の上面と上側ヒートシンク１４の下面との間の距離は、例えば１〜２ｍｍ程度になるように構成されている。尚、コーティング樹脂である例えばポリアミド樹脂（図示しない）が、一対のヒートシンク１３、１４の表面、並びに、チップ１２及びヒートシンクブロック１５の周囲部分に塗布されている。
更に、図２に示すように、一対のヒートシンク１３、１４の隙間、並びに、チップ１２及びヒートシンクブロック１５の周囲部分には、樹脂（例えばエポキシ樹脂）１７が充填封止されている。尚、上記ポリアミド樹脂は、樹脂１７とヒートシンク１３、１４との密着力、樹脂１７とチップ１２との密着力、並びに、樹脂１７とヒートシンクブロック１５との密着力を強くするためのコーティング層（樹脂）である。
また、半導体チップ１２の制御電極（例えばゲート電極や信号電極等）は、図１及び図２に示すように、リードフレーム１８にワイヤボンディングされている。
次に、半導体チップ１２の具体的構成について、図１、図３、図４、図５も参照して説明する。まず、図１に従って、半導体チップ１２の上面の構成について述べる。半導体チップ１２の上面には、複数（例えば７個）の長方形状のエミッタ電極１９が形成されており、これらエミッタ電極１９のエリアがそのままメインセルのエリアとなるように構成されている。即ち、本実施例の場合、エミッタ電極１９のエリアと、メインセルのエリアは、ほぼ同じエリアとなっている。
そして、半導体チップ１２の上面における下辺部分には、ゲート電極２０、温度センス用の電極２１、２１、電流センス用の電極２２、エミッタセンス用の電極２３が形成されている。また、半導体チップ１２の上面における左端側の２個のエミッタ電極１９の間の領域のほぼ中央部に、温度センサ２４が形成されている。
ここで、前記ヒートシンクブロック１５は、半導体チップ１２の上面におけるエミッタ電極１９（メインセル）の上に、図１中の２点鎖線で示す位置に位置するようにして、半田付けされている。そして、本実施例の場合、エミッタ電極１９の形成領域、即ち、メインセル１９のチャネル形成領域（またはメインセルのチャネル電流が流れる領域）は、ヒートシンクブロック１５の下に配置されると共に、ヒートシンクブロック１５の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成されている。このように構成した理由については、後述する。
次に、半導体装置１１が例えばトレンチＩＧＢＴである場合の図１中のIII−III線に沿う断面の拡大図を図３に示す。特に、メインセル領域１９部分を部分的に拡大した図を、図４に示す。この図４に示すように、メインセル領域１９は、トレンチゲート２５、ｐ型チャネル層２６、ｎ型エミッタ層２７、素子表面のエミッタＡｌ電極２８、エミッタＡｌ電極２８とＳｉの接続部（コンタクト）を構成する絶縁膜２９、その下方に形成されているＳｉ基板３０及び裏面電極３１（図３参照）から構成されている。
本実施例においては、エミッタ電極１９からチャネル電子電流が流れる部分をメインセル領域と読んでいる。そして、このメインセル領域１９は、ヒートシンクブロック１５の端部から１．０ｍｍ以上離れた部位には形成されていない構成となっている。この場合、図３に示す寸法ｄ（ヒートシンクブロック１５の端部とメインセル領域１９の端部との間の距離）が１．０ｍｍ以下となるように構成されている。
また、半導体チップ１２の上面には、例えばポリイミドからなる保護膜３２が形成されている。更に、エミッタＡｌ電極２８の上面における保護膜３２の開口部に相当する部位には、半田接合用のＮｉめっき膜３３及びＡｕめっき膜３４が成膜されている。このＡｕめっき膜３４が前記したエミッタ電極１９を構成している。そして、上記Ａｕめっき膜３４の上に、ヒートシンクブロック１５が半田１６を介して接合されている。
更に、図３に示すように、半導体チップ１２の上面の右端部には、信号用の電極（パッド）３５が形成されている。この電極３５は、ゲート電極２０、温度センス用の電極２１、２１、電流センス用の電極２２、エミッタセンス用の電極２３を構成するものである。上記電極３５は、Ａｌ電極２８と、このＡｌ電極２８の上面における保護膜３２の開口部に相当する部位にワイヤーボンディング用のＮｉめっき膜３３及びＡｕめっき膜３４を成膜して構成されている。
この場合、上記信号用の電極３５（Ａｕめっき膜３４）の上には、例えば線径が１５０μｍのボンディングワイヤー３６がワイヤーボンディングされている。このボンディングワイヤー３６とヒートシンクブロック１５との干渉を避けるために、ボンディング座標中心Ａとヒートシンクブロック１５との距離を０．７ｍｍ以上離す必要がある。また、線径が１５０μｍのボンディングワイヤー３６の場合、長て方向のパッドサイズ（電極サイズ）は約０．６ｍｍ必要である。
更に、上記実施例においては、上記信号用の電極３５（ゲート電極２０、温度センス用の電極２１、２１、電流センス用の電極２２、エミッタセンス用の電極２３）は、ヒートシンクブロック１５から１．０ｍｍ以上離して設けられていると共に、半導体チップ１２の上面における一辺部に整列して配設されている（図１参照）。この場合、信号用の電極３５の回りには、メインセル領域１９は配置されていない。
また、図３に示すように、半導体チップ１２におけるメインセル領域１９の右方には、電流センス領域３７が形成されている。この電流センス領域３７は、上記メインセル領域１９と同様に構成されているが、その面積がメインセル領域１９の約１／１００００になるように構成されている。これにより、メインセルに例えば４００Ａのメイン電流が流れたときに、約１／１００００の比の４０ｍＡの小電流信号をモニターできる。
更に、実際のシステム回路構成においては、上記小電流信号をセンス抵抗を介してもモニタするように構成するので、実際の使用上は上記分流比１／１００００の更に半分の１／２００００の電流が流れることになる。このため、電流センス領域３７の単位面積あたりの発熱量（発熱密度）は、メインセル領域の１／２程度で済む。従って、電流センス領域３７は上下両面から放熱する必要がないので、ヒートシンクブロック１５から離れた部位に配置し、素子面積を有効に利用している。
また、半導体チップ１２上に設けられた温度センサ２４は、素子表面のＰｏｌｙＳｉにＰＮ接合を形成し、ダイオードのＶｆ（順方向電圧）の温度依存性を利用して、半導体チップ１２の温度をモニタしている。上記温度センサ２４は、素子温度が上昇するヒートシンクブロック１５の下に位置するように配置されている。尚、本実施例においては、温度センサ２４は、メインセル領域１９の中心部からずれた位置に配置されているが、中心部に配置される方が好ましい。
次に、メインセル領域１９を、ヒートシンクブロック１５の端部から１．０ｍｍ以上離れた部位に形成しないように構成した根拠について、図５も参照して説明する。図５に示すグラフは、寸法ｄ（ヒートシンクブロック１５の端部とメインセル領域１９の端部との間の距離、図３参照）と、半導体チップ１２上の温度が最も高く部位の温度との関係を示しており、実験により求めたデータである。
この図５において、ｄが１ｍｍ以下の各プロット（測定点）は、半導体チップ１２上におけるヒートシンクブロック１５の下の部分の中心部の温度であり、ｄが１ｍｍ以上の各プロットは、半導体チップ１２上におけるヒートシンクブロック１５の外側の部分（半導体チップ１２の端部）の温度である。即ち、図５のグラフからわかることは、ｄがほぼ１ｍｍ以下の場合は、半導体チップ１２上における最も発熱する部分がヒートシンクブロック１５の下になることから、その発熱した熱が素子の上下両面から十分に放熱される。これに対して、ｄがほぼ１ｍｍ以上の場合は、半導体チップ１２上における最も発熱する部分がヒートシンクブロック１５の外側になることから、その発熱した熱が素子の下面からだけ放熱されるようになり、放熱性が良くないということである。
このような構成の本実施例によれば、半導体チップ１２の上面におけるメインセル領域１９（メインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域）が、ヒートシンクブロック１５の下に配置されると共に、ヒートシンクブロック１５の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成したので、メインセル領域１９で発生した熱の放熱経路が、半導体チップ１２の上下方向となり、十分な放熱性能が得られることから、素子温度の上昇を効果的に防ぐことができる。
図６は、本発明の第２の実施例を示すものである。尚、第１の実施例と同一構成には同一符号を付している。この第２の実施例においては、メインセル領域１９を、ヒートシンクブロック１５の下に配置すると共に、ヒートシンクブロック１５に接合するための半田層１６の端部よりもほぼ１．０ｍｍ以上離れて形成しないように構成した。具体的には、図６に示す寸法ｄ１（半田層１６の端部とメインセル領域１９の端部との距離）が１．０ｍｍ以下となるように構成したものである。尚、図６において、符号３９で示す層は、例えばＴｉＮｉＡｕからなる表面半田用電極である。
このように構成することにより、半導体チップ１２の上面におけるメインセル領域１９、即ち、メインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、ヒートシンクブロック１５の下に配置されると共に、ヒートシンクブロック１５に接合するための半田層１６の端部よりもほぼ１．０ｍｍ以上離れて形成されない構成が実現されている。そして、この構成は、次のように換言することができる。
即ち、半導体チップ１２の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、ヒートシンクブロック１５の下に配置されると共に、ヒートシンクブロック１５に接合するための半田接合用の電極３９（図６参照）の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成されている。
尚、上述した以外の第２の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
また、第１または第２の実施例のように構成する代わりに、半導体チップ１２の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、ヒートシンクブロック１５の下に配置されると共に、ヒートシンクブロック１５に接合するための半田接合用のメインセル部保護膜開口部４０（図３または図６参照）の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成することが好ましい。
図７は、本発明の第３の実施例を示すものである。尚、第１の実施例と同一構成には同一符号を付している。この第３の実施例においては、信号線接続用パッド及びカレントミラー部を、半導体チップ１２の上面において１箇所に集中させて配置した。
具体的には、図７に示すように、信号用の電極２０、２１、２２、２３（信号線接続用パッド）と電流センス領域３７（カレントミラー部）を、半導体チップ１２の上面の下辺部の左半部に集中させて配置した。
そして、上述した以外の第３の実施例の構成は、第１の実施例の構成と同じ構成となっている。従って、第３の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。特に、この第３の実施例によれば、信号線接続用パッド及びカレントミラー部を、半導体チップ１２の上面において１箇所に集中させて配置したので、メインセルの領域を大きくすることができ、それだけ放熱性を向上させることができる。
図８は、本発明の第４の実施例を示すものである。尚、第３の実施例と同一構成には同一符号を付している。この第４の実施例においては、信号線接続用パッド及びカレントミラー部を、半導体チップ１２の上面において１箇所に集中させて配置するに当たって、図８に示すように、信号用の電極２０、２１、２２、２３（信号線接続用パッド）と電流センス領域３７（カレントミラー部）を、半導体チップ１２の上面の１つの隅部（左下隅部）に集中させて配置した。
そして、上述した以外の第４の実施例の構成は、第３の実施例の構成と同じ構成となっている。従って、上記第４の実施例においても、第３の実施例とほぼ同じ作用効果を得ることができる。
本発明の第１の実施例を示す半導体チップの上面図 半導体装置の縦断面図 図１中のIII-III線に沿う断面図 メインセル部分の拡大断面図 ｄ（ヒートシンクブロックの端部とメインセル領域の端部との間の距離）と、半導体チップ上の最高温度との関係を示す図 本発明の第２の実施例を示す図３相当図 本発明の第３の実施例を示す図１相当図 本発明の第４の実施例を示す図１相当図 従来構成を示す図１相当図
符号の説明
図面中、１１は半導体装置、１２は半導体チップ（半導体素子）、１３は下側ヒートシンク（放熱板）、１４は上側ヒートシンク（放熱板）、１５はヒートシンクブロック（放熱ブロック）、１６は半田（半田層）、１９はエミッタ電極、２０、２１、２２、２３は電極、２４は温度センサ、２５はトレンチゲート、２８はエミッタＡｌ電極、２９は絶縁膜、３０はＳｉ基板、３１は裏面電極、３２は保護膜、３５は電極、３６はボンディングワイヤー、３７は電流センス領域、３８は電極、３９は半田接合用の電極、４０は保護膜開口部を示す。

Claims (10)

  1. 半導体素子の上下面に２枚の放熱板を半田接合するものであって、前記半導体素子の上面と上側の放熱板との間に外形形状が前記半導体素子よりも小さい放熱ブロックを介在させて半田接合するように構成された半導体装置において、
    前記半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、前記放熱ブロックの下に配置されると共に、前記放熱ブロックの端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成されていることを特徴とする半導体装置。
  2. 半導体素子の上下面に２枚の放熱板を半田接合するものであって、前記半導体素子の上面と上側の放熱板との間に外形形状が前記半導体素子よりも小さい放熱ブロックを介在させて半田接合するように構成された半導体装置において、
    前記半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、前記放熱ブロックの下に配置されると共に、前記放熱ブロックに接合するための半田層の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成されていることを特徴とする半導体装置。
  3. 半導体素子の上下面に２枚の放熱板を半田接合するものであって、前記半導体素子の上面と上側の放熱板との間に外形形状が前記半導体素子よりも小さい放熱ブロックを介在させて半田接合するように構成された半導体装置において、
    前記半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、前記放熱ブロックの下に配置されると共に、前記放熱ブロックに接合するための半田接合用の電極の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成されていることを特徴とする半導体装置。
  4. 半導体素子の上下面に２枚の放熱板を半田接合するものであって、前記半導体素子の上面と上側の放熱板との間に外形形状が前記半導体素子よりも小さい放熱ブロックを介在させて半田接合するように構成された半導体装置において、
    前記半導体素子の上面におけるメインセルのチャネル形成領域またはメインセルのチャネル電流が流れる領域が、前記放熱ブロックの下に配置されると共に、前記放熱ブロックに接合するための半田接合用のメインセル部保護膜開口部の端部よりもほぼ１．０ｍｍ以上離れて形成されないように構成されていることを特徴とする半導体装置。
  5. 信号線を接続する信号線接続用パッドを、前記半導体素子の上面における前記放熱ブロックの外側であって前記メインセルが設けられていない部位に配置したことを特徴とする請求項１ないし４のいずれかない記載の半導体装置。
  6. 前記半導体素子の形状を四角形とすると共に、
    前記信号線接続用パッドを前記半導体素子の一辺部に沿うように配置したことを特徴とする請求項５記載の半導体装置。
  7. 半導体素子の温度を検出する温度センサを、前記半導体素子の上面における前記放熱ブロックの下に配置したことを特徴とする請求項１ないし６のいずれかない記載の半導体装置。
  8. 前記温度センサを、前記半導体素子の上面における中央部に配置したことを特徴とする請求項７記載の半導体装置。
  9. 半導体素子の電流を検出するカレントミラー部を、前記半導体素子の上面における前記放熱ブロックに接合するための半田層の外側に配置したことを特徴とする請求項１ないし８のいずれかに記載の半導体装置。
  10. 前記信号線接続用パッド及び前記カレントミラー部を、前記半導体素子の上面において１箇所に集中させて配置したことを特徴とする請求項９記載の半導体装置。

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