JP6421709B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6421709B2
JP6421709B2 JP2015130168A JP2015130168A JP6421709B2 JP 6421709 B2 JP6421709 B2 JP 6421709B2 JP 2015130168 A JP2015130168 A JP 2015130168A JP 2015130168 A JP2015130168 A JP 2015130168A JP 6421709 B2 JP6421709 B2 JP 6421709B2
Authority
JP
Japan
Prior art keywords
region
chip
heat generating
semiconductor device
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015130168A
Other languages
English (en)
Other versions
JP2017017105A (ja
Inventor
加藤 信之
信之 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2015130168A priority Critical patent/JP6421709B2/ja
Publication of JP2017017105A publication Critical patent/JP2017017105A/ja
Application granted granted Critical
Publication of JP6421709B2 publication Critical patent/JP6421709B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02Bonding areas; Manufacturing methods related thereto
    • H01L2224/04Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601Structure
    • H01L2224/0603Bonding areas having different sizes, e.g. different heights or widths
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/2612Auxiliary members for layer connectors, e.g. spacers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/33Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H01L2224/331Disposition
    • H01L2224/3318Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/33181On opposite sides of the body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4911Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires

Landscapes

  • Cooling Or The Like Of Electrical Apparatus (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Description

本発明は、複数の素子が同一ヒートシンク上に実装される半導体装置に関する。
従来、例えばインバータ回路などの使用される半導体装置において、等価な回路を構成する複数の半導体スイッチング素子が同一のヒートシンクに載置されたものが知られている。この場合のヒートシンクは放熱部材としての機能のほか、大電流経路としての機能も有する。
特許文献1記載の半導体装置では、2つのスイッチング素子のゲートへ制御信号を入力するためのボンディングワイヤが略同一の長さに形成されている。これは、ボンディングワイヤに起因する抵抗がスイッチング素子のスイッチング速度に与える影響をできるだけ小さくするためである。
特許第3879688号公報
ところで、特許文献1の半導体装置では、制御信号を入力するためのリード端子および大電流用リード端子が互いに逆方向に延びて形成されている。このような形態では、リード端子が延びる方向に垂直な方向に冷却媒体が流されることが考えられる。2つのスイッチング素子は、ボンディングワイヤの接続時の等価性を確保して接続信頼性を向上させるため、冷却媒体の流れる方向において互いに並進対称の位置に配置されている。
このような形態では、上流側に配置されたスイッチング素子で熱を受け取った冷却媒体が下流側に配置されたスイッチング素子に向かうため、下流側のスイッチング素子を十分に冷却できない虞がある。
本発明は、上記問題点を鑑みてなされたものであり、複数の発熱素子が冷却媒体の流れ方向に並んで配置された場合であっても下流側における発熱素子の冷却が可能な半導体装置を提供することを目的とする。
ここに開示される発明は、上記目的を達成するために以下の技術的手段を採用する。なお、特許請求の範囲およびこの項に記載した括弧内の符号は、ひとつの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、発明の技術的範囲を限定するものではない。
上記目的を達成するために、本発明は、第1発熱素子(10)と、第2発熱素子(20)と、を少なくとも含み、並列接続された複数の発熱素子と、発熱素子が載置されるヒートシンク(30)と、発熱素子に対して個別に設けられたリード端子(11,21)と、を備え、第1発熱素子および第2発熱素子が、ヒートシンクの一面上において、冷却媒体の流れ方向に沿って互いに並んで配置されるとともに、冷却媒体の流れ方向の投影視において、第1発熱素子及び第2発熱素子は少なくとも一部が重なって配置されており、第1発熱素子および第2発熱素子にそれぞれ形成され、発熱素子に駆動信号を入力するためのパッド(10g,20g)が、それぞれのパッドの形成面において、該パッドの形成面に連なる側面のうち、冷却媒体の流れ方向に直交する方向において互いに同じ側の側面に隣接して形成され、リード端子は、対応するパッドに接続され、第1発熱素子および第2発熱素子におけるパッドの形成面とは反対の主面に形成された電極が、ヒートシンクに電気的にそれぞれ接続され、発熱素子は、発熱素子の熱源となるアクティブ領域(A)において、相対的に高温となる高温領域と、高温領域よりも温度が低い低温領域と、を有し、第1発熱素子と第2発熱素子における各々の高温領域は、冷却媒体の流れ方向に直交する方向において、互いに異なる位置に形成されることを特徴としている。
これによれば、冷却媒体の上流側の発熱素子における高温領域と下流側の発熱素子における高温領域は、冷却媒体の流れ方向に直交する方向においてずれて形成されている。換言すれば、下流側の高温領域は上流側の低温領域の下流に位置しており、それぞれの高温領域は流れ方向において同一直線状に存在しない。このため、下流側の高温領域には、十分な受熱容量を残した冷却媒体が流れることになるから、複数の発熱素子が冷却媒体の流れ方向に並んで配置された場合であっても下流側における発熱素子の冷却を行うことができる。
第1実施形態における半導体装置の概略構成を示す上面図である。 図1におけるII−II線に沿う断面図である。 半導体装置を含むインバータ装置の概略構成を示す断面図である。 第1チップおよび第2チップの詳細な構成を示す上面図である。 第2実施形態における第1チップおよび第2チップの詳細な構成を示す上面図である。 第3実施形態における第1チップおよび第2チップの詳細な構成を示す上面図である。 変形例1における第1チップおよび第2チップの詳細な構成を示す上面図である。 第4実施形態における半導体装置の概略構成を示す上面図である。
以下、本発明の実施の形態を図面に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分に、同一符号を付与する。
(第1実施形態)
最初に、図1および図2を参照して、本実施形態に係る半導体装置の概略構成について説明する。
本実施形態における半導体装置は、大電流用のインバータ等に供されるスイッチング装置である。図1に示すように、この半導体装置100は、2つの逆導通絶縁ゲートバイポーラトランジスタ(RC−IGBT)が並列に並べられ、一体に樹脂モールドされて形成されている。このような形態は、極めて大きい電流のスイッチングに好適である。
半導体装置100は、図1に示すように、第1発熱素子たる第1チップ10と、第2発熱素子たる第2チップ20と、第1チップ10および第2チップ20を挟み込むように配置される一対の第1ヒートシンク30および第2ヒートシンク40と、を備えている。
第1チップおよび第2チップはそれぞれRC−IGBTである。このRC−IGBTは縦型素子であり、チップの一方の主面にIGBTのエミッタ電極およびダイオードのアノード電極が露出している。特許請求の範囲に記載のアクティブ領域とは、主面に露出したエミッタ電極およびアノード電極の形成された領域(以降、アクティブ領域Aと示す)に相当している。また、チップの主面と反対の面にIGBTのコレクタ電極およびダイオードのカソード電極が露出している。本実施形態における第1チップおよび第2チップはIGBTのコレクタ電極側を第1ヒートシンク30への接触面として載置され、第1ヒートシンク30の一面上に並んで配置されている。なお、第1チップおよび第2チップは、後述する冷却水の流れ方向に沿って並んでいる。
第1チップおよび第2チップは、エミッタ電極が露出する主面側に駆動信号たるゲート信号が入力されるパッド10g,20gを有している。第1チップのパッド10gと第2チップのパッド20gは、第1チップと第2チップの並び方向、すなわち、後述の冷却水の流れ方向に沿う直線上に位置するように形成されている。
第1チップのパッド10gはリード端子11にボンディングワイヤを介して接続されている。第2チップのパッド20gはリード端子21にボンディングワイヤを介して接続されている。リード端子11,21にそれぞれ所定の信号が入力されることにより、第1チップのIGBTおよび第2チップのIGBTはそれぞれ動作する。パッド10g,20gと対応するリード端子11,21との間に介在するボンディングワイヤは、互いに略同一の長さとされている。これにより、第1チップと第2チップとの間で、ボンディングワイヤに起因するスイッチング速度の差を抑制することができる。
第1チップ10と第2チップ20は、半導体基板に形成される不純物領域の詳細構造を除き、外見上は、パッケージの外形寸法、アクティブ領域Aの形成位置および面積、パッド10g,20gの形成位置および面積が略同一とされ、互いの並び方向において並進対称形状になっている。
上記したように、第1チップ10と第2チップ20は第1ヒートシンク30の一面上に載置されている。具体的には、図2に示すように、第1チップ10の接触面であるコレクタ電極は第1ヒートシンク30の一面に導電性接着剤71を介して電気的に接続されている。また、第2チップ20の接触面であるコレクタ電極は第1ヒートシンク30の一面に導電性接着剤72を介して電気的に接続されている。
一方、第1チップ10および第2チップ20のアクティブ領域Aには互いに共通の第2ヒートシンク40が電気的に接続されている。具体的には、第1チップ10はターミナル61を介して第2ヒートシンク40に接続され、第2チップ20はターミナル62を介して第2ヒートシンク40に接続されている。
本実施形態におけるターミナル61は第1チップ10のアクティブ領域Aの全面に亘って形成されている。本実施形態におけるアクティブ領域Aは図1に示すように長方形であるから、ターミナル61は直方体を成している。ターミナル61は導電性接着剤73を介してアクティブ領域Aに接続されるとともに、導電性接着剤75を介して第2ヒートシンク40に接続されている。
同様に、ターミナル62は第2チップ20のアクティブ領域Aの全面に亘って形成されている。ターミナル61は直方体を成し、ターミナル61は導電性接着剤74を介してアクティブ領域Aに接続されるとともに、導電性接着剤76を介して第2ヒートシンク40に接続されている。
図2に示すように、本実施形態における半導体装置100は、2つのチップ10,20が一対のヒートシンク30,40に挟まれるようにして配置されている。そして、半導体装置100は、各々のヒートシンク30,40におけるチップ10,20に対向しない面が外部に露出するように封止樹脂体50により樹脂モールドされ、全体として一枚のカード状になっている。
なお、チップ10,20にゲート信号を伝送するためのリード端子11,21は、チップ10,20の並び方向に直交する方向に延設され、封止樹脂体50から一端が露出している。また、第1ヒートシンク30はリード端子11,21の延設方向とは反対側に張り出した突出部31を有し、この突出部31が封止樹脂体50から露出してコレクタ端子、あるいはカソード端子となっている。第2ヒートシンク40はリード端子11,21の延設方向とは反対側に張り出した突出部41を有し、この突出部41が封止樹脂体50から露出してエミッタ端子、あるいはアノード端子となっている。
次に、図3を参照して、本実施形態における半導体装置100を用いたインバータ装置について説明する。
半導体装置100が、例えばインバータ装置に用いられるとき、図3に示すように、複数の半導体装置100がスイッチング装置として利用される。このインバータ装置1000は、複数の半導体装置100と、上流側共通流路210、下流側共通流路220、複数の分岐流路230と、を備えている。
半導体装置100は、上記説明した半導体装置100であるから、詳しい説明を省略する。
上流側共通流路210は、冷却媒体たる冷却水が流れる流路200のうち、十分な受熱容量を残した、すなわち相対的に温度の低い冷却水が流れる流路である。一方、下流側共通流路220は、冷却水が流れる流路200のうち、半導体装置100から受熱した、すなわち相対的に温度の高い冷却水が流れる流路である。
分岐流路230は、上流側共通流路210と下流側共通流路220との間を繋ぐように形成されている。分岐流路230は複数設けられており、上流側共通流路210を流れる冷却水を複数の経路に分岐させている。複数の分岐流路230は、それぞれ扁平形状を成し互いに平行に延設されている。冷却水は分岐流路230の延設方向に流れ、下流側共通流路220にて再び合流するようになっている。
封止樹脂体50によりカード状に成型された半導体装置100は、隣り合う分岐流路230の間において、リード端子11,21の突出方向に挿入されている。すなわち、冷却水は第1チップ10と第2チップの並び方向に流れている。
次に、図4を参照して、本実施形態における半導体装置100、とくに第1チップ10および第2チップの詳細構造について説明する。
本実施形態における第1チップ10および第2チップ20は、素子の機能としては一般的に知られた逆導通絶縁ゲートバイポーラトランジスタ(RC−IGBT)である。これらのチップ10,20は、シリコンのほか、SiCに代表されるワイドバンドギャップ半導体などの半導体基板にIGBTとしての機能を有するIGBT領域と、ダイオードとしての機能を有するダイオード領域とが形成されている。各チップ10,20について、詳細を説明する。
第1チップ10は、上記したように、アクティブ領域AにおいてIGBT領域Bとダイオード領域Cとが共存している。図4に示すように、第1チップ10におけるダイオード領域Cは、IGBT領域Bに囲まれるようにしてストライプ状に形成されている。第1チップ10においては、隣り合うダイオード領域Cの間隔が一様ではなく、偏りをもって形成されている。具体的には、図4に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、第1チップ10におけるダイオード領域Cは、紙面上側において間隔が広く、紙面下側において間隔が狭く設定されている。
一般に、IGBT領域Bは、ダイオード領域Cに比較して駆動時における発熱量が大きい。すなわち、IGBT領域Bは特許請求の範囲に記載の第1領域に相当し、ダイオード領域が特許請求の範囲に記載の第2領域に相当する。上記したように、第1チップ10のアクティブ領域Aでは、紙面上側におけるIGBT領域Bの単位面積当たりに占める面積が大きく、それに較べて、紙面下側におけるIGBT領域Bの単位面積当たりに占める面積は小さい。このため、アクティブ領域Aにおける発熱量に偏りが生じる。具体的には、アクティブ領域Aのうち紙面上側の領域の発熱量が、紙面下側の領域の発熱量より大きくなる。このように、IGBT領域Bとダイオード領域Cとが共存する形態において、IGBT領域Bの占める面積をアクティブ領域A内で変化させることにより、紙面上側の領域を特許請求の範囲に記載の高温領域に相当する領域とすることができ、紙面下側の領域を特許請求の範囲に記載の低温領域に相当する領域とすることができる。
第2チップ20も第1チップ10同様に、アクティブ領域AにおいてIGBT領域Bとダイオード領域Cとが共存し、ダイオード領域CはIGBT領域Bに囲まれるようにしてストライプ状に形成されている。ただし、第2チップ20では、隣り合うダイオード領域Cの間隔が第1チップ10とは逆の関係にある。すなわち、図4に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、第2チップ20におけるダイオード領域Cは、紙面上側において間隔が狭く、紙面下側において間隔が広く設定されている。
これにより、第2チップ20のアクティブ領域Aでは、紙面下側の領域の発熱量が紙面上側の領域の発熱量より大きくなる。すなわち、紙面上側の領域を特許請求の範囲に記載の低温領域に相当し、紙面下側の領域を特許請求の範囲に記載の高温領域に相当する。
このように、本実施形態における半導体装置100では、冷却水の流れ方向に直交する方向(すなわち、紙面上下方向)において、第1チップ10と第2チップ20の各々の高温領域が異なる位置に形成されている。つまり、高温領域は、冷却水の流れ方向に直交する方向においてずれて形成されている。下流側である第2チップ20の高温領域は上流側である第1チップ10の低温領域の下流に位置しており、それぞれの高温領域は流れ方向において同一直線状に存在しない。このため、第2チップ20の高温領域には、十分な受熱容量を残した冷却水が流れることになるから、第1チップ10および第2チップ20が冷却水の流れ方向に並んで配置された場合であっても、第2チップ20の冷却を行うことができる。
(第2実施形態)
第1実施形態においては、第1チップ10および第2チップ20が還流ダイオードを含むRC−IGBTである場合を例に、発熱量の相対的に大きな素子の密度を適宜調整してアクティブ領域A内に温度の面内分布を形成する例について説明した。これに対して、本実施形態では、発熱素子のセル形成密度によりアクティブ領域A内に温度の面内分布を形成する場合について説明する。アクティブ領域Aにおける素子の構成および素子の面内配置を除く構成要素は第1実施形態と同様であるから、詳しい説明を省略する。
本実施形態における第1チップ10および第2チップ20は、トレンチゲート型のRC−IGBTである。トレンチゲート型のIGBTについても一般的に知られた構成であるため詳述しないが、半導体基板の表層に延設されたトレンチゲートGと、トレンチゲートGに隣接して形成されたエミッタ領域と、エミッタ領域およびトレンチゲートGを内包するように形成されたベース領域と、を有している。パッド10g,20gに印加されたゲート信号はトレンチゲートGに伝達されてベース領域にチャネルを生じ、エミッタ電極とその裏面に形成されたコレクタ電極との間で出力電流が流れる。以降、ひとつのトレンチゲートGに対応してIGBTとして動作する領域をセルと称する。本実施形態における第1チップ10および第2チップ20においては、トレンチゲートGが冷却水の流れ方向に沿ってストライプ状に形成されている。すなわち、複数のセルが冷却水の流れ方向に沿ってストライプ状に形成されている。各チップ10,20について、詳細を説明する。
図5に示すように、第1チップ10におけるトレンチゲートGは、ストライプ状に形成されている。第1チップ10においては、隣り合うトレンチゲートGの間隔が一様ではなく、偏りをもって形成されている。具体的には、図5に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、紙面上側において間隔が狭く、紙面下側において間隔が広く設定されている。すなわち、セルの単位面積当たりの数として形成密度を定義すると、紙面上側においてセルの形成密度が大きく、紙面下側において形成密度が小さく設定されている。
すべてのトレンチゲートGに同一のゲート信号が印加される場合、単位セル当たりの発熱量は互いにほぼ等しくなる。上記したように、第1チップ10のアクティブ領域Aでは、紙面上側におけるセルの形成密度が大きく、それに較べて、紙面下側におけるセルの形成密度が小さい。このため、アクティブ領域Aにおける発熱量に偏りが生じる。具体的には、アクティブ領域Aのうち紙面上側の領域の発熱量が、紙面下側の領域の発熱量より大きくなる。このように、特定の機能を発揮する素子が単独で存在している形態において、セルの形成密度に粗密を形成することにより、紙面上側の領域を特許請求の範囲に記載の高温領域に相当する領域とすることができ、紙面下側の領域を特許請求の範囲に記載の低温領域に相当する領域とすることができる。
第2チップ20も第1チップ10同様に、トレンチゲートGが冷却水の流れ方向に沿ってストライプ状に形成されている。ただし、第2チップ20では、隣り合うトレンチゲートGの間隔が第1チップ10とは逆の関係にある。すなわち、図5に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、第2チップ20におけるトレンチゲートGは、紙面上側において間隔が広く、紙面下側において間隔が狭く設定されている。
これにより、第2チップ20のアクティブ領域Aでは、紙面上側の領域の発熱量が紙面下側の領域の発熱量より大きくなる。すなわち、紙面上側の領域を特許請求の範囲に記載の低温領域に相当し、紙面下側の領域を特許請求の範囲に記載の高温領域に相当する。
本実施形態においても、第1実施形態と同様に、冷却水の流れ方向に直交する方向(すなわち、紙面上下方向)において、第1チップ10と第2チップ20の各々の高温領域が異なる位置に形成されている。このため、第2チップ20の高温領域には、十分な受熱容量を残した冷却水が流れることになるから、第1チップ10および第2チップ20が冷却水の流れ方向に並んで配置された場合であっても、第2チップ20の冷却を行うことができる。
(第3実施形態)
本実施形態では、ターミナル61およびターミナル62の配置によって、高温領域と低温領域とを形成する例について説明する。本実施形態における第1チップ10と第2チップ20は互いに等価であると仮定する。つまり、各チップ10,20がRC−IGBTであれば、IGBT領域とダイオード領域の面内分布はアクティブ領域Aにおいて一様であると仮定する。また、各チップ10,20が単独IGBTであれば、セルの面内分布はアクティブ領域Aにおいて一様であると仮定する。
図6に示すように、本実施形態におけるターミナル61は、アクティブ領域Aの全面に亘って形成されず、偏りをもって形成されている。つまり、アクティブ領域Aの一部のみにオーバーラップするように配置されている。具体的には、冷却水の流れ方向を紙面左から右に向かう方向とすると、紙面下側にエミッタ電極とターミナル61との接続面が設定されている。
アクティブ領域Aにおいて生じる熱はターミナル61を経由して第2ヒートシンク40に伝熱し、封止樹脂体50から外部に露出した面から放熱される。したがって、アクティブ領域Aのうち、ターミナル61が接触している領域は、ターミナル61が接触していない領域に比較して冷却されやすい。このように、ターミナル61をアクティブ領域A上において偏りをもって形成することにより、紙面上側の領域を特許請求の範囲に記載の高温領域に相当する領域とすることができ、紙面下側の領域を特許請求の範囲に記載の低温領域に相当する領域とすることができる。
第2チップ20上に形成されたターミナル62も、アクティブ領域Aの全面に亘って形成されず、偏りをもって形成されている。ただし、ターミナル62の形成位置は第1チップ10上に形成されたターミナル61の形成位置とは逆の関係にある。すなわち、図6に示すように、冷却水の流れ方向を紙面左から右に向かう方向とすると、紙面上側にエミッタ電極とターミナル62との接続面が設定されている。これにより、紙面上側の領域を特許請求の範囲に記載の低温領域に相当する領域とすることができ、紙面下側の領域を特許請求の範囲に記載の高温領域に相当する領域とすることができる。
本実施形態においても、第1実施形態および第2実施形態と同様に、第1チップ10と第2チップ20の各々の高温領域が異なる位置に形成される。このため、第2チップ20の高温領域には、十分な受熱容量を残した冷却水が流れることになるから、第1チップ10および第2チップ20が冷却水の流れ方向に並んで配置された場合であっても、第2チップ20の冷却を行うことができる。
(変形例1)
第3実施形態のように、ターミナル61,62の配置によって高温領域と低温領域とを形成する形態について、ターミナル61,62の放熱能力を向上させることによって、より明確に高温領域と低温領域とを形成することができる。
図7に示すように、本変形例におけるターミナル61は、フィン61aを有している。本変形例におけるフィン61aは、紙面上側に向かって延びる板状の部材である。フィン61aを有することにより、ターミナル61の、アクティブ領域Aが形成される第1チップ10における主面に直交する面の表面積を増大させることができる。これによって、ターミナル61における放熱面積を増大させることができので、アクティブ領域Aにおけるターミナル61の接続面の温度を、第3実施形態の態様に比較して低くすることができる。したがって、より明確に高温領域と低温領域とを形成することができる。
また、ターミナル62は、フィン62aを有している。フィン62aは、フィン61aと同様に板状の部材であり、紙面下側に向かって延びている。フィン61aを有することにより、ターミナル62における放熱面積を増大させることができので、アクティブ領域Aにおけるターミナル62の接続面の温度を、第3実施形態の態様に比較して低くすることができる。したがって、高温領域と低温領域との温度差、すなわちコントラストをより強調して形成することができる。
(第4実施形態)
上記した各実施形態および変形例では、二枚のヒートシンク30,40が各チップ10,20を挟んで構成された、いわゆる両面放熱方式の半導体装置を例に説明した。これに対して、本実施形態における半導体装置110は、ヒートシンクが一枚で構成された片面放熱方式を採用する。
図8に示すように、この半導体装置110は、第1実施形態の半導体装置100と同様に第1ヒートシンク30上に第1チップ10および第2チップ20が載置されている。それぞれのゲート電極であるパッド10g,20gは、ボンディングワイヤを介してリード端子11,21に接続されており、リード端子からゲート信号が供給されるようになっている。
そして、この半導体装置110は、第1実施形態とは異なり、第2ヒートシンク40に替えてリードフレーム80を備えている。リードフレーム80は第1ヒートシンク30と同一平面上に形成される平板状の部材である。リードフレーム80は第1ヒートシンク30に対して電気的に絶縁して形成されている。リードフレーム80は、第1ヒートシンク30が有する突出部31と同一の方向に突出した突出部81を有している。後述するように、この突出部81は半導体装置110におけるエミッタ端子となる。
第1チップ10は、第1実施形態と同様に、コレクタ電極を接触面として第1ヒートシンク30上に配置されている。コレクタ電極の反対の面である第1チップ10の主面にはアクティブ領域Aが形成されている。そして、第1チップ10のアクティブ領域AはボンディングワイヤWによりリードフレーム80に電気的に接続されている。つまり、第1チップ10の出力電流は、コレクタ端子である第1ヒートシンク30の突出部31から第1チップ10およびボンディングワイヤWを経由して、エミッタ端子であるリードフレーム80の突出部81に流れる。本実施形態では、図8に示すように、5本のボンディングワイヤWがアクティブ領域Aとリードフレーム80とを繋いでいる。なお、第1チップ10に接続されたボンディングワイヤWは、冷却水の流れ方向を紙面左から右に向かう方向とすると、アクティブ領域AとボンディングワイヤWとの接続点が紙面下側に寄るようになっている。
第2チップ20も第1チップ10と同様に、コレクタ電極を接触面として第1ヒートシンク30上に配置され、アクティブ領域AがボンディングワイヤWによりリードフレーム80に電気的に接続されている。第2チップ20に接続されたボンディングワイヤWは、冷却水の流れ方向を紙面左から右に向かう方向とすると、アクティブ領域AとボンディングワイヤWとの接続点が紙面上側に寄るようになっている。
このように、本実施形態における半導体装置110では、第1チップ10のアクティブ領域AにおけるボンディングワイヤWの接続点と、第2チップ20における接続点とが、冷却水の流れ方向に直交する方向においてずれている。
なお、上記した各実施形態における半導体装置100は封止樹脂体50により封止される例について説明したが、本実施形態における半導体装置110はケース90を備え、第1チップ10、第2チップ20、第1ヒートシンク30、リード端子11,21、リードフレーム80、およびこれらの要素の相互接続に供されるボンディングワイヤがケース90に収容されて成る。リード端子11,21、コレクタ端子、エミッタ端子はケース90から外部に向かって露出している。また、ケース90の底面であって第1ヒートシンク30が配置される箇所には穴が開けられており、第1ヒートシンク30のチップ10,20が配置されない一面が外部に露出するようになっている。
ところで、アクティブ領域AにボンディングワイヤWが点接続されると、その接続点における接触抵抗により発熱する場合がある。本実施形態では、第1チップ10に接続されたボンディングワイヤWは、アクティブ領域AとボンディングワイヤWとの接続点が紙面下側に寄るようになっている。このため、第1チップ10のアクティブ領域Aにおいては、紙面下側を特許請求の範囲に記載の高温領域に相当する領域とすることができる。また、第2チップ20に接続されたボンディングワイヤWは、アクティブ領域AとボンディングワイヤWとの接続点が紙面上側に寄るようになっている。このため、第2チップ20のアクティブ領域Aにおいては、紙面上側を特許請求の範囲に記載の高温領域に相当する領域とすることができる。
このように、第1チップ10と第2チップ20とで、アクティブ領域A上のボンディングワイヤWの接続点に偏りをもたせることによって、アクティブ領域Aの面内に、高温領域と、高温領域よりも温度の低い低温領域を形成することができる。本実施形態では、第1チップ10と第2チップとで、ボンディングワイヤWの接続点を冷却水の流れ方向に直交する方向においてずらしているので、第1チップ10と第2チップ20の各々の高温領域が異なる位置に形成される。このため、第2チップ20の高温領域には、十分な受熱容量を残した冷却水が流れることになるから、第1チップ10および第2チップ20が冷却水の流れ方向に並んで配置された場合であっても、第2チップ20の冷却を行うことができる。
なお、ボンディングワイヤWの構成材料や接続点における接触面積によっては、接触抵抗による発熱量を、ボンディングワイヤWを経由しての放熱量が上回る場合がある。この場合は、ボンディングワイヤWの接続点近傍が低温領域となる。この場合でも、第1チップ10と第2チップ20の各々の高温領域が異なる位置に形成されることになるので、第1チップ10および第2チップ20が冷却水の流れ方向に並んで配置された場合であっても、第2チップ20の冷却を行うことができる。
(その他の実施形態)
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
上記した第1実施形態において、ダイオード領域Cがストライプ状に形成される例を示したが、単位面積当たりのIGBT領域Bの占める面積をアクティブ領域A内で変化させるように構成されていれば、アクティブ領域A内に高温領域と低温領域を生じさせることができるので、ダイオード領域Cの形状が必ずしもストライプ状である必要はない。例えばダイオード領域Cがドット状に分散配置されたような形態であっても良い。
また、上記した第2実施形態において、セルがストライプ状に形成される例を示したが、単位面積当たりのセルの数である、セルの形成密度がアクティブ領域Aの面内で形成されていればよく、セルの形状はストライプに限定されない。
また、上記した第3実施形態において、ターミナル61,62の形状として、略直方体である例を示したが、円柱状であってもよいし、その他の柱状の形状であっても良い。
また、各実施形態に記載した高温領域と低温領域の形成方法について、それぞれ組み合わせて実施することができる。例えば、第1実施形態においてIGBT領域Bに占める面積が相対的に小さい低温領域上に、第3実施形態に記載したターミナル61,2を偏って配置することにより、高温領域と低温領域のコントラストをさらに強調することができる。
なお、第1実施形態においてIGBT領域Bに占める面積が相対的に大きい高温領域上に接続点が形成されるように第4実施形態に記載のボンディングワイヤWを形成するようにしても、高温領域と低温領域のコントラストをさらに強調することができる。さらに、第2実施形態におけるセルの形成密度が粗とされた低温領域上に、第3実施形態に記載したターミナル61,62を偏って配置することにより、高温領域と低温領域のコントラストをさらに強調することができる。また、第2実施形態におけるセルの形成密度が密とされた高温領域上に接続点が形成されるように第4実施形態に記載のボンディングワイヤWを形成するようにしても、高温領域と低温領域のコントラストをさらに強調することができる。
また、第1チップ10と第2チップ20とで、高温領域と低温領域の形成方法が異なってもよい。例えば、第1チップ10にあっては、第2実施形態のようにセルの形成密度の粗密によってアクティブ領域Aに温度分布を形成し、第2チップ20にあっては、第3実施形態のようにターミナル62の配置によってアクティブ領域Aに温度分布を形成するようにしても良い。
なお、上記した各実施形態および変形例では、冷却媒体として冷却水を例に説明したが、流体であれば良く水であることに限定されない。例えば、水以外の冷媒を採用しても良いし、空冷式にあっては空気であってもよい。
10…第1チップ(第1発熱素子),20…第2チップ(第2発熱素子),30…第1ヒートシンク,40…第2ヒートシンク,A…アクティブ領域,10g…パッド,20g…パッド

Claims (8)

  1. 第1発熱素子(10)と、第2発熱素子(20)と、を少なくとも含み、並列接続された複数の発熱素子と、
    前記発熱素子が載置されるヒートシンク(30)と、
    前記発熱素子に対して個別に設けられたリード端子(11,21)と、
    を備え、
    前記第1発熱素子および前記第2発熱素子が、前記ヒートシンクの一面上において、冷却媒体の流れ方向に沿って互いに並んで配置されるとともに、
    前記冷却媒体の流れ方向の投影視において、前記第1発熱素子及び前記第2発熱素子は少なくとも一部が重なって配置されており、
    前記第1発熱素子および前記第2発熱素子にそれぞれ形成され、前記発熱素子に駆動信号を入力するためのパッド(10g,20g)が、それぞれの前記パッドの形成面において、該パッドの形成面に連なる側面のうち、前記冷却媒体の流れ方向に直交する方向において互いに同じ側の前記側面に隣接して形成され、
    前記リード端子は、対応する前記パッドに接続され、
    前記第1発熱素子および前記第2発熱素子における前記パッドの形成面とは反対の主面に形成された電極が、前記ヒートシンクに電気的にそれぞれ接続され、
    前記発熱素子は、前記発熱素子の熱源となるアクティブ領域(A)において、相対的に高温となる高温領域と、前記高温領域よりも温度が低い低温領域と、を有し、
    前記第1発熱素子と前記第2発熱素子における各々の高温領域は、前記冷却媒体の流れ方向に直交する方向において、互いに異なる位置に形成されることを特徴とする半導体装置。
  2. 前記第2発熱素子は、前記第1発熱素子と外形が同一の寸法で形成されており、
    前記第1発熱素子および前記第2発熱素子の前記パッドが、前記流れ方向に沿った同一直線上に形成され、
    前記リード端子は、前記流れ方向に直交する方向に延設され、ボンディングワイヤを介して対応する前記パッドに接続されている請求項1に記載の半導体装置。
  3. 前記発熱素子のうち少なくとも1つは、素子として互いに異なる機能を有する第1領域と第2領域とが共存し、
    駆動時における前記第1領域の発熱量が第2領域に比較して大きいとするとき、
    前記高温領域は、単位面積当たりの前記第1領域が占める面積が相対的に大きい領域であり、
    前記低温領域は、単位面積当たりの前記第1領域が占める面積が相対的に小さい領域であることを特徴とする請求項1又は請求項2に記載の半導体装置。
  4. 前記発熱素子は、逆導通絶縁ゲートバイポーラトランジスタであって、前記第1領域は絶縁ゲートバイポーラトランジスタが形成された領域であり、前記第2領域は還流ダイオードが形成された領域であることを特徴とする請求項3に記載の半導体装置。
  5. 前記発熱素子のうち少なくとも1つは、各々が素子としての機能を有するセルを複数有し、前記セルの単位面積当たりの数である形成密度の粗密によって、前記高温領域と前記低温領域とが形成されることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
  6. さらに、前記アクティブ領域の熱の放熱に寄与するターミナル(61,62)を備え、
    前記発熱素子のうち少なくとも1つは、前記ヒートシンクとの接触面とは反対の主面のうち前記アクティブ領域の一部に前記ターミナルが対向配置され、
    前記低温領域は、前記ターミナルに起因する放熱によって前記アクティブ領域上に形成されることを特徴とする請求項1〜5のいずれか1項に記載の半導体装置。
  7. 前記ターミナルは、前記発熱素子の主面に直交する面に、放熱面積を増大させるためのフィン(61a,62a)を有することを特徴とする請求項6に記載の半導体装置。
  8. さらに、前記発熱素子の出力電流を取り出すための出力ボンディングワイヤ(W)を備え、
    前記発熱素子のうち少なくとも1つは、前記出力ボンディングワイヤが前記アクティブ領域上の接続点に電気的に接続されることにより、前記接続点が前記高温領域あるいは前記低温領域となることを特徴とする請求項1〜7のいずれか1項に記載の半導体装置。
JP2015130168A 2015-06-29 2015-06-29 半導体装置 Active JP6421709B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2015130168A JP6421709B2 (ja) 2015-06-29 2015-06-29 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015130168A JP6421709B2 (ja) 2015-06-29 2015-06-29 半導体装置

Publications (2)

Publication Number Publication Date
JP2017017105A JP2017017105A (ja) 2017-01-19
JP6421709B2 true JP6421709B2 (ja) 2018-11-14

Family

ID=57829363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015130168A Active JP6421709B2 (ja) 2015-06-29 2015-06-29 半導体装置

Country Status (1)

Country Link
JP (1) JP6421709B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7359642B2 (ja) * 2019-10-25 2023-10-11 株式会社日立製作所 パワー半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0427145A (ja) * 1990-05-22 1992-01-30 Seiko Epson Corp 半導体装置
JP2006066704A (ja) * 2004-08-27 2006-03-09 Toyota Motor Corp 半導体装置
JP4632199B2 (ja) * 2005-02-09 2011-02-16 セイコーインスツル株式会社 半導体装置とその製造方法および半導体チップの実装方法
JP5120604B2 (ja) * 2007-05-22 2013-01-16 アイシン・エィ・ダブリュ株式会社 半導体モジュール及びインバータ装置
EP2908338A4 (en) * 2012-10-15 2016-07-13 Fuji Electric Co Ltd SEMICONDUCTOR COMPONENT
JP5966979B2 (ja) * 2013-03-14 2016-08-10 株式会社デンソー 半導体装置及びその製造方法

Also Published As

Publication number Publication date
JP2017017105A (ja) 2017-01-19

Similar Documents

Publication Publication Date Title
US9059334B2 (en) Power semiconductor module and method of manufacturing the same
US7514780B2 (en) Power semiconductor device
US8363403B2 (en) Semiconductor device accommodating semiconductor module with heat radiation structure
JP6217756B2 (ja) 半導体モジュール
US11515292B2 (en) Semiconductor device
JPWO2015064197A1 (ja) 半導体モジュール
JP7447979B2 (ja) 半導体装置
JP7476989B2 (ja) 半導体モジュール
JP7428018B2 (ja) 半導体モジュール
JP2019033226A (ja) 半導体装置
JP2009124082A (ja) 電力用半導体装置
JP7428017B2 (ja) 半導体モジュール
JPWO2021002132A1 (ja) 半導体モジュールの回路構造
WO2022059251A1 (ja) 半導体装置
US11239131B2 (en) Semiconductor module
JP6421709B2 (ja) 半導体装置
JP7106981B2 (ja) 逆導通型半導体装置
JP5402778B2 (ja) 半導体モジュールを備えた半導体装置
US10964630B2 (en) Semiconductor device having a conductor plate and semiconductor elements
JP2022162192A (ja) 半導体装置及びそれを用いた半導体モジュール
JP2005268496A (ja) 半導体装置
JP2020202250A (ja) 半導体装置
US11270970B2 (en) Semiconductor device
WO2022219930A1 (ja) 半導体装置および半導体モジュール
JP2017199830A (ja) パワーモジュール

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170907

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180525

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180529

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180724

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20180918

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20181001

R151 Written notification of patent or utility model registration

Ref document number: 6421709

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250