JP2021009042A - 信号処理装置および信号処理方法 - Google Patents

Abstract

【課題】データ信号をクロック信号によりリタイミングしたジッタ印加信号を出力する場合に、精度良くジッタを印加することが望ましい。【解決手段】データ信号を遅延させるデータ可変遅延回路と、データ信号を取得すべきタイミングを示すクロック信号を遅延させるクロック可変遅延回路と、データ可変遅延回路およびクロック可変遅延回路に、遅延量を同方向に変化させるためのジッタ信号を供給するジッタ信号供給部と、データ可変遅延回路により遅延されたデータ信号を、クロック可変遅延回路により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力するリタイミング回路とを備える、信号処理装置を提供する。【選択図】図１

Description

本発明は、信号処理装置および信号処理方法に関する。

従来、入力信号にジッタを印加するジッタ発生器が知られている。（例えば、特許文献１および２参照）。また、複数の信号間のスキューを算出し、算出したスキューに基づいて位相を調整してスキューを補償するキャリブレーション技術が知られている。（例えば、特許文献３参照）。
［先行技術文献］
［特許文献］
［特許文献１］ 特開２００７−３３３８５号公報
［特許文献２］ 特開２００５−９１１０８号公報
［特許文献３］ 国際公開第２００８／１４９９７３号

データ信号をクロック信号によりリタイミングしたジッタ印加信号を出力する場合に、精度良くジッタを印加することが望ましい。

上記課題を解決するために、本発明の第１の態様においては、信号処理装置を提供する。信号処理装置は、データ信号を遅延させるデータ可変遅延回路を備えてよい。信号処理装置は、データ信号を取得すべきタイミングを示すクロック信号を遅延させるクロック可変遅延回路を備えてよい。信号処理装置は、データ可変遅延回路およびクロック可変遅延回路に、遅延量を同方向に変化させるためのジッタ信号を供給するジッタ信号供給部を備えてよい。信号処理装置は、データ可変遅延回路により遅延されたデータ信号を、クロック可変遅延回路により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力するリタイミング回路を備えてよい。

データ可変遅延回路は、複数のデータ信号をそれぞれ遅延させる複数のデータ可変遅延ブロックを有し、ジッタ信号供給部は、複数のデータ可変遅延ブロックのそれぞれにジッタ信号を供給し、リタイミング回路は、複数のデータ可変遅延ブロックにより遅延された複数のデータ信号を、クロック可変遅延回路により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力してよい。

リタイミング回路は、ジッタ印加データ信号を出力する少なくとも１つのラインにおいて、複数のデータ信号の論理値に基づいてエンコードされた信号を出力してよい。

エンコードされた信号は、複数のデータ信号の論理値に基づいて多値変調された多値変調信号であってよい。

クロック可変遅延回路は、データ可変遅延回路により遅延されたデータ信号のセットアップ−ホールドタイミングを満たす範囲内で、クロック信号を遅延させてよい。

データ可変遅延回路およびクロック可変遅延回路は、同一のジッタ信号に対して実質的に同一の遅延量を生じさせてよい。

ジッタ信号供給部からデータ可変遅延回路およびクロック可変遅延回路に供給されるジッタ信号のゲインをそれぞれ調整可能なゲイン調整部を更に備えてよい。

ジッタ信号供給部は、正弦波ジッタ、ランダムジッタ、および、有界非相間ジッタの少なくとも何れかを、ジッタ信号として供給してよい。

本発明の第２の態様においては、信号処理方法を提供する。信号処理方法は、データ信号を遅延させるデータ可変遅延回路、および、データ信号を取得すべきタイミングを示すクロック信号を遅延させるクロック可変遅延回路に、遅延量を同方向に変化させるためのジッタ信号を供給することを備えてよい。信号処理方法は、データ可変遅延回路により遅延されたデータ信号を、クロック可変遅延回路により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力することを備えてよい。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

本実施形態に係る信号処理装置１００のブロック図の一例を示す。 本実施形態に係る信号処理装置１００がジッタ印加データ信号を出力するフローの一例を示す。 本実施形態に係る信号処理装置１００によりジッタを印加する前後における出力信号の一例を示す。 本実施形態の別の変形例に係る信号処理装置１００のブロック図の一例を示す。 本実施形態の別の変形例に係る信号処理装置１００がジッタ印加データ信号を出力するフローの一例を示す。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本実施形態に係る信号処理装置１００のブロック図の一例を示す。信号処理装置１００は、例えば、被試験デバイスを試験するためのテスト信号を発生するテスト信号発生器等であってよく、ジッタが印加された信号をテスト信号として出力する。この際、本実施形態に係る信号処理装置１００は、データ信号およびクロック信号を同方向に遅延させ、遅延されたデータ信号を遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力する。

本実施形態においては、リタイミング回路として４値パルス振幅変調（４Ｌｅｖｅｌ−Ｐｕｌｓｅ Ａｍｐｌｉｔｕｄｅ Ｍｏｄｕｌａｔｉｏｎ。「ＰＡＭ４」という。）エンコーダを用いる場合を一例として説明する。ここで、「０」と「１」からなるビット列を、そのまま２つの電圧レベル（「０」はロー電圧、「１」はハイ電圧に対応させる）のパルス信号であるＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ ｔｏ Ｚｅｒｏ）信号として変調する方式は、２値パルス振幅変調（ＰＡＭ２）として知られている。一方、「０」と「１」からなる２つのビット列、すなわち、ＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）およびＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に基づいて、４つの電圧レベル（「００」をＬ１電圧、「０１」をＬ２電圧、「１０」をＬ３電圧、「１１」をＬ４電圧に対応させる）の多値信号として変調する方式が、ＰＡＭ４である。本実施形態においては、リタイミング回路としてこのようなＰＡＭ４エンコーダを用いる場合を一例として説明する。しかしながら、これに限定されるものではない。信号処理装置１００は、リタイミング回路として、ＰＡＭ８エンコーダ、デュオバイナリ（Ｄｕｏ−ｂｉｎａｒｙ）エンコーダ、および、Ｄフリップフロップ等、ＰＡＭ４エンコーダとは異なる他のリタイマを用いてもよい。

信号処理装置１００は、データ信号供給部１１０、データ可変遅延回路１２０、クロック信号供給部１３０、クロック可変遅延回路１４０、ジッタ信号供給部１５０、および、リタイミング回路１６０を備える。

データ信号供給部１１０は、データ信号をデータ可変遅延回路１２０へ供給する。本実施形態においては、一例として、データ信号供給部１１０は、ＭＳＢおよびＬＳＢをデータ信号としてデータ可変遅延回路１２０へ供給する。

データ可変遅延回路１２０は、データ信号供給部１１０から供給されたデータ信号を遅延させる。すなわち、データ可変遅延回路１２０は、後述するジッタ信号に応じた遅延量を、データ信号供給部１１０から供給されたデータ信号に与える。なお、データ可変遅延回路１２０は、入力された信号を遅延し得るいかなる遅延回路であってもよく、アナログ形式の遅延回路であってもよいし、デジタル形式の遅延回路であってもよい。また、データ可変遅延回路１２０は、例えば、信号のエッジ自体を遅延させるものであってもよいし、信号の立ち上がり／立ち下りを鈍らせることで信号を遅延させるものであってもよい。データ可変遅延回路１２０は、遅延させたデータ信号をリタイミング回路１６０へ供給する。ここで、データ可変遅延回路１２０は、複数のデータ信号をそれぞれ遅延させる複数のデータ可変遅延ブロックを有してもよい。本実施形態においては、一例として、データ可変遅延回路１２０は、ＭＳＢを遅延させるデータ可変遅延ブロック１２０Ｍ、および、ＬＳＢを遅延させるデータ可変遅延ブロック１２０Ｌを有する。そして、データ可変遅延ブロック１２０Ｍおよび１２０Ｌは、ＭＳＢおよびＬＳＢをそれぞれ遅延させて、遅延させたＭＳＢおよびＬＳＢをリタイミング回路１６０へそれぞれ供給する。

クロック信号供給部１３０は、データ信号を取得すべきタイミングを示すクロック信号をクロック可変遅延回路１４０へ供給する。

クロック可変遅延回路１４０は、データ信号を取得すべきタイミングを示すクロック信号を遅延させる。クロック可変遅延回路１４０は、例えば、データ可変遅延回路１２０と同一の構成を有し、後述するジッタ信号に応じた遅延量を、クロック信号供給部１３０から供給されたクロック信号に与える。クロック可変遅延回路１４０は、遅延させたクロック信号をリタイミング回路１６０へ供給する。

ジッタ信号供給部１５０は、データ可変遅延回路１２０およびクロック可変遅延回路１４０に、遅延量を同方向に変化させるためのジッタ信号を供給する。本実施形態においては、一例として、ジッタ信号供給部１５０は、データ可変遅延ブロック１２０Ｍ、１２０Ｌ、および、クロック可変遅延回路１４０のそれぞれにジッタ信号を供給する。

リタイミング回路１６０は、データ可変遅延回路１２０により遅延されたデータ信号を、クロック可変遅延回路１４０により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力する。本実施形態においては、一例として、リタイミング回路１６０は、データ可変遅延ブロック１２０Ｍおよび１２０Ｌのそれぞれにより遅延されたＭＳＢおよびＬＳＢを、クロック可変遅延回路１４０により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を、信号処理装置１００の出力として出力する。信号処理装置１００がジッタ印加データ信号を出力する場合について、フローを用いて詳細に説明する。

図２は、本実施形態に係る信号処理装置１００がジッタ印加データ信号を出力するフローの一例を示す。ステップ２１０において、データ信号供給部１１０は、データ信号をデータ可変遅延回路１２０へ供給する。この際、データ信号供給部１１０は、データ信号を自ら発生してもよいし、例えば、既存のパルスパターン発生器等、他の装置や他の機能部からデータ信号を取得してもよい。本実施形態においては、データ信号供給部１１０は、ＭＳＢおよびＬＳＢをデータ信号としてデータ可変遅延回路１２０へ供給する。

ステップ２２０において、クロック信号供給部１３０は、データ信号を取得すべきタイミングを示すクロック信号をクロック可変遅延回路１４０へ供給する。この際、クロック信号供給部１３０は、データ信号供給部１１０と同様、クロック信号を自ら発生してもよいし、例えば、既存のパルスパターン発生器等、他の装置や他の機能部からクロック信号を取得してもよい。なお、ステップ２１０およびステップ２２０は実質的に同一のタイミングであってよい。

ステップ２３０において、ジッタ信号供給部１５０は、データ可変遅延回路１２０およびクロック可変遅延回路１４０に、遅延量を同方向に変化させるためのジッタ信号を供給する。この際、ジッタ信号供給部１５０は、ジッタ信号を自ら発生してもよいし、例えば、既存のジッタ発生器等、他の装置や他の機能部からジッタ信号を取得してもよい。データ可変遅延回路１２０が複数のデータ可変遅延ブロックを有する場合、ジッタ信号供給部１５０は、複数のデータ可変遅延ブロックのそれぞれにジッタ信号を供給してよい。本実施形態においては、ジッタ信号供給部１５０は、データ可変遅延ブロック１２０Ｍ、１２０Ｌ、および、クロック可変遅延回路１４０のそれぞれにジッタ信号を供給する。また、この際、ジッタ信号供給部１５０は、正弦波ジッタ、ランダムジッタ、および、有界非相間ジッタの少なくとも何れかを、ジッタ信号として供給してよい。

ステップ２４０において、データ可変遅延回路１２０は、データ信号を遅延させる。すなわち、データ可変遅延回路１２０は、ステップ２１０において供給されたデータ信号に、ステップ２３０において供給されたジッタ信号に応じた遅延量を与える。本実施形態においては、データ可変遅延ブロック１２０Ｍおよび１２０Ｌは、ステップ２１０において供給されたＭＳＢおよびＬＳＢに、ステップ２３０において供給されたジッタ信号に応じた遅延量をそれぞれ与える。

また、同ステップ２４０において、クロック可変遅延回路１４０は、データ信号を取得すべきタイミングを示すクロック信号を遅延させる。すなわち、クロック可変遅延回路１４０は、ステップ２２０において供給されたクロック信号に、ステップ２３０において供給されたジッタ信号に応じた遅延量を与える。

この際、クロック可変遅延回路１４０は、データ可変遅延回路１２０により遅延されたデータ信号のセットアップ−ホールドタイミングを満たす範囲内で、クロック信号を遅延させる。すなわち、クロック可変遅延回路１４０は、クロック・データ間のスキューにより、データの到達がクロックエッジに対してセットアップタイム違反とならず、かつ、ホールドタイム違反とならないタイミングとなるように、クロック信号を遅延させる。より好ましくは、データ可変遅延回路１２０およびクロック可変遅延回路１４０は、ステップ２３０において供給された同一のジッタ信号に対して実質的に同一の遅延量を生じさせるとよい。これにより、データ・クロック間のスキューが一定となるため、ジッタによってデータ信号のビット遷移がセットアップ−ホールド時間にかからなくすることができる。なお、これは、例えば、データ可変遅延回路１２０およびクロック可変遅延回路１４０を同一の可変遅延回路により構成し、当該同一の可変遅延回路のそれぞれに対して同一のジッタ信号を供給することにより達成し得る。

そして、データ可変遅延ブロック１２０Ｍおよび１２０Ｌは、遅延させたＭＳＢおよびＬＳＢをリタイミング回路１６０へそれぞれ供給する。また、クロック可変遅延回路１４０は、遅延させたクロック信号をリタイミング回路１６０へ供給する。

ステップ２５０において、リタイミング回路１６０は、データ可変遅延回路１２０により遅延されたデータ信号を、クロック可変遅延回路１４０により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力する。データ可変遅延回路１２０が複数のデータ可変遅延ブロックを有する場合、リタイミング回路１６０は、複数のデータ可変遅延ブロックにより遅延された複数のデータ信号を、クロック可変遅延回路１４０により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力してよい。本実施形態においては、リタイミング回路１６０は、データ可変遅延ブロック１２０Ｍおよび１２０Ｌのそれぞれにより遅延されたＭＳＢおよびＬＳＢを、クロック可変遅延回路１４０により遅延されたクロック信号によりリタイミングしたジッタ印加データ信号を出力する。

この際、リタイミング回路１６０は、ジッタ印加データ信号を出力する少なくとも１つのラインにおいて、複数のデータ信号の論理値に基づいてエンコードされた信号を出力してよい。例えば、リタイミング回路１６０がＰＡＭ４エンコーダである場合、エンコードされた信号は、複数のデータ信号の論理値に基づいて多値変調された多値変調信号であってよい。すなわち、リタイミング回路１６０は、「０」と「１」のビット列からなるＭＳＢおよびＬＳＢの論理値に基づいて、４つの電圧レベルの多値信号として変調したＰＡＭ４信号をジッタ印加データ信号として出力してよい。

図３は、本実施形態に係る信号処理装置１００によりジッタを印加する前後における出力信号の一例を示す。本図は、変調レートが２６ＧｂａｕｄであるＰＡＭ４信号のアイ・ダイアグラムを示しており、横軸は時間、縦軸は電圧を示している。また、本図左は、ジッタ印加前におけるＰＡＭ４信号を示し、本図右は、本実施形態に係る信号処理装置１００により、周波数＝１００ＭＨｚかつ振幅＝１０ｐｓＰ−Ｐのジッタを印加した後のＰＡＭ４信号を示している。本図に示すように、２６Ｇｂａｕｄという高い変調レートにも関わらず、精度よくジッタが印加されたＰＡＭ４信号が得られている。

このように、本実施形態に係る信号処理装置１００によれば、データ信号をクロック信号によりリタイミングしたジッタ印加データ信号を出力するにあたって、データ可変遅延回路１２０およびクロック可変遅延回路１４０の両方に、遅延量を同方向に変化させるためのジッタ信号を供給し、遅延されたデータ信号を、当該データ信号と同方向に遅延されたクロック信号によりリタイミングするので、例えば、データ可変遅延回路１２０の一方や、クロック可変遅延回路１４０の一方にジッタを印加する場合に比べて、ジッタによってデータ信号のビット遷移がセットアップ−ホールド時間にかかりにくくすることができる。これにより、本実施形態に係る信号処理装置１００によれば、ジッタを印加することによるシンボルエラーの発生を低減させることができ、精度良くジッタを印加することができる。また、本実施形態に係る信号処理装置１００によれば、データ可変遅延回路が複数のデータ可変遅延ブロックを有し、そのそれぞれにジッタ信号を供給するので、複数のデータ信号を１つのクロックによりリタイミングする回路に適用することができる。また、本実施形態に係る信号処理装置１００によれば、ジッタ印加データ信号を出力する少なくとも１つのラインにおいて、複数のデータ信号の論理値に基づいてエンコードされた信号を出力する。この際、エンコードされた信号は、例えば、複数のデータ信号の論理値に基づいて多値変調された多値変調信号であってよい。従来、複数のデータ信号の論理値に基づいてエンコードされた信号を遅延させようとした場合、例えば、エンコードされた信号を一旦デコードし、デコードされた信号を遅延させてから再びエンコードする等、信号を遅延させるのが困難であった。しかしながら、本実施形態に係る信号処理装置１００によれば、複数のデータ信号をエンコードする前段において、複数のデータ信号およびクロック信号を同方向に遅延させるので、従来に比べて容易に信号を遅延させることができ、例えば、ＰＡＭ４エンコーダ等の回路にも容易に適用することができる。また、本実施形態に係る信号処理装置１００によれば、遅延されたデータ信号のセットアップ−ホールドタイミングを満たす範囲内でクロック信号を遅延させるので、ジッタによってデータ信号のビット遷移がセットアップ−ホールド時間にかかることを防ぐことができる。また、本実施形態に係る信号処理装置１００によれば、データ可変遅延回路１２０およびクロック可変遅延回路１４０が同一のジッタ信号に対して実質的に同一の遅延量を生じさせるので、データ・クロック間のスキューを一定にすることができ、より安定してジッタを印加することができる。また、本実施形態に係る信号処理装置１００によれば、正弦波ジッタ、ランダムジッタ、および、有界非相間ジッタの少なくとも何れかをジッタ信号として用いるので、代表的な特徴を持つ成分のジッタを印加したジッタ印加データ信号をテスト信号として出力することができる。

図４は、本実施形態の別の変形例に係る信号処理装置１００のブロック図の一例を示す。図４においては、図１と同じ機能および構成を有する部材に対して同じ符号を付すとともに、以下相違点を除き説明を省略する。本変形例に係る信号処理装置１００は、図１の信号処理装置１００に加えて、ジッタ信号供給部１５０からデータ可変遅延回路１２０およびクロック可変遅延回路１４０に供給されるジッタ信号のゲインをそれぞれ調整可能なゲイン調整部４１０を更に備える。一例として、ゲイン調整部４１０は、データ可変遅延回路１２０およびクロック可変遅延回路１４０に供給されるジッタ信号の電圧−遅延変換ゲインをそれぞれ調整可能な、可変アッテネータ等であってよい。なお、上述の説明では、ゲイン調整部４１０がアッテネータである場合を一例として示したが、これに限定されるものではなく、ジッタ信号の電圧−遅延変換ゲインを調整可能な増幅器等であってもよい。

データ可変遅延回路１２０およびクロック可変遅延回路１４０は必ずしも同一の構成であるとは限らず、また、仮に同一の構成であったとしても、素子バラつきの影響等により、感度がそれぞれ異なる場合があり得る。ゲイン調整部４１０は、これら感度の違いを電圧−遅延変換ゲインにより調整する。そして、同一のジッタ信号がデータ可変遅延回路１２０およびクロック可変遅延回路１４０に供給された場合に、データ可変遅延回路１２０およびクロック可変遅延回路１４０がデータ信号およびクロック信号にそれぞれ与える遅延量の関係が、予め定められた関係を満たすように調整する。

図５は、本実施形態の別の変形例に係る信号処理装置１００がジッタ印加データ信号を出力するフローの一例を示す。本図において、ステップ５１０からステップ５５０は、図２におけるステップ２１０およびステップ２５０と同一であるため、説明を省略する。ステップ５６０において、信号処理装置１００は、ステップ５５０において出力したジッタ印加データ信号が予め定められた品質を満たすか否か判定する。この際、信号処理装置１００は、どのような基準に基づいて当該判定を行ってもよい。例えば、信号処理装置１００は、ジッタ印加データ信号のシンボルエラーレートが予め定められた閾値を超える場合に、予め定められた品質を満たさないと判定してもよい。また、信号処理装置１００は、データ可変遅延回路１２０により遅延されたデータ信号とクロック可変遅延回路１４０により遅延されたクロック信号との間のスキューを算出し、当該スキューが予め定められた閾値を超える場合に、予め定められた品質を満たさないと判定してもよい。また、信号処理装置１００は、複数のデータ可変遅延ブロック１２０Ｍおよび１２０Ｌにより遅延された複数のデータ信号間のスキューを算出し、当該スキューが予め定められた閾値を超える場合に、予め定められた品質を満たさないと判定してもよい。

信号処理装置１００は、ステップ５６０において、予め定められた品質を満たさないと判定した場合に、ステップ５７０に進み、データ可変遅延回路およびクロック可変遅延回路に供給する少なくともいずれかのジッタ信号のゲインを調整する。そして、信号処理装置１００は、処理をステップ５４０に戻し、ステップ５６０において予め定められた品質を満たすと判定するまで、処理を繰り返す。

一方、ステップ５６０において予め定められた品質を満たすと判定した場合、信号処理装置１００は処理を終了する。

このように、本実施形態の別の変形例に係る信号処理装置１００によれば、ジッタ信号供給部１５０からデータ可変遅延回路１２０およびクロック可変遅延回路１４０に供給されるジッタ信号のゲインをそれぞれ調整可能なゲイン調整部４１０を更に備えるので、データ可変遅延回路１２０およびクロック可変遅延回路１４０の構成上の違いや、素子バラつきによる感度の違いを調整し、データ信号およびクロック信号に与える遅延量を詳細に制御することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

１００ 信号処理装置
１１０ データ信号供給部
１２０ データ可変遅延回路
１３０ クロック信号供給部
１４０ クロック可変遅延回路
１５０ ジッタ信号供給部
１６０ リタイミング回路
４１０ ゲイン調整部

Claims (9)

1. データ信号を遅延させるデータ可変遅延回路と、
   前記データ信号を取得すべきタイミングを示すクロック信号を遅延させるクロック可変遅延回路と、
   前記データ可変遅延回路および前記クロック可変遅延回路に、遅延量を同方向に変化させるためのジッタ信号を供給するジッタ信号供給部と、
   前記データ可変遅延回路により遅延された前記データ信号を、前記クロック可変遅延回路により遅延された前記クロック信号によりリタイミングしたジッタ印加データ信号を出力するリタイミング回路と
   を備える、信号処理装置。
2. 前記データ可変遅延回路は、複数の前記データ信号をそれぞれ遅延させる複数のデータ可変遅延ブロックを有し、
   前記ジッタ信号供給部は、前記複数のデータ可変遅延ブロックのそれぞれに前記ジッタ信号を供給し、
   前記リタイミング回路は、前記複数のデータ可変遅延ブロックにより遅延された前記複数のデータ信号を、前記クロック可変遅延回路により遅延された前記クロック信号によりリタイミングした前記ジッタ印加データ信号を出力する、請求項１に記載の信号処理装置。
3. 前記リタイミング回路は、前記ジッタ印加データ信号を出力する少なくとも１つのラインにおいて、前記複数のデータ信号の論理値に基づいてエンコードされた信号を出力する、請求項２に記載の信号処理装置。
4. 前記エンコードされた信号は、前記複数のデータ信号の論理値に基づいて多値変調された多値変調信号である、請求項３に記載の信号処理装置。
5. 前記クロック可変遅延回路は、前記データ可変遅延回路により遅延された前記データ信号のセットアップ−ホールドタイミングを満たす範囲内で、前記クロック信号を遅延させる、請求項１から４のいずれか一項に記載の信号処理装置。
6. 前記データ可変遅延回路および前記クロック可変遅延回路は、同一の前記ジッタ信号に対して実質的に同一の遅延量を生じさせる、請求項５に記載の信号処理装置。
7. 前記ジッタ信号供給部から前記データ可変遅延回路および前記クロック可変遅延回路に供給される前記ジッタ信号のゲインをそれぞれ調整可能なゲイン調整部を更に備える、請求項１から６のいずれか一項に記載の信号処理装置。
8. 前記ジッタ信号供給部は、正弦波ジッタ、ランダムジッタ、および、有界非相間ジッタの少なくとも何れかを、前記ジッタ信号として供給する、請求項１から７のいずれか一項に記載の信号処理装置。
9. データ信号を遅延させるデータ可変遅延回路、および、前記データ信号を取得すべきタイミングを示すクロック信号を遅延させるクロック可変遅延回路に、遅延量を同方向に変化させるためのジッタ信号を供給することと、
   前記データ可変遅延回路により遅延された前記データ信号を、前記クロック可変遅延回路により遅延された前記クロック信号によりリタイミングしたジッタ印加データ信号を出力することと
   を備える、信号処理方法。