JP4557947B2

JP4557947B2 - クロックデータ復元装置

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Publication number: JP4557947B2
Application number: JP2006277925A
Authority: JP
Inventors: 誠一小沢
Original assignee: THine Electronics Inc
Current assignee: THine Electronics Inc
Priority date: 2006-10-11
Filing date: 2006-10-11
Publication date: 2010-10-06
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Description

本発明は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置に関するものである。

送信器から出力されたデジタル信号は、その送信器から伝送路を経て受信器へ伝送される間に波形が劣化することから、その受信器側においてクロック信号およびデータが復元される必要がある。このような復元を行うためのクロックデータ復元装置は、例えば特許文献１，２に開示されている。

これらの文献に開示された装置は、波形劣化したデジタル信号においてデータが遷移する時刻が変動することを考慮して、３つのタイミングで各ビットのデータを検出する。このとき、各ビットのデータを検出する際の３つのタイミングのうち、第１のタイミングは、当該ビットのデータ安定期間の初期時刻の近傍に設定され、第２のタイミングは、当該ビットのデータ安定期間の終期時刻の近傍に設定され、また、第３のタイミングは、第１のタイミングと第２のタイミングとの間の中央の時刻に設定される。

そして、特許文献１に開示された装置は、各ビットについて３つのタイミングで検出したデータが全て一致するように各タイミングを調整することによりクロック信号を復元し、また、そのとき中央の第３のタイミングで各ビットのデータを検出することによりデータを復元する。

一方、特許文献２に開示された装置は、第１のタイミングおよび第２のタイミングそれぞれにおけるビットエラーレート（すなわち、これらの各タイミングで検出したデータが、中央の第３のタイミングで検出したデータと異なる割合）が互いに等しく且つ初期設定範囲内となるように各タイミングを調整することによりクロック信号を復元し、また、そのとき中央の第３のタイミングで各ビットのデータを検出することによりデータを復元する。
特開平７−２２１８００号公報特表２００４−５０７９６３号公報

ところで、入力デジタル信号のデータ遷移時刻は、デジタル信号を送出した送信器における電源電圧変動その他のノイズに因り生じるトランスミッタ・クロック・ジッタに起因して変動し、また、デジタル信号における不規則なデータパターンと伝送路における減衰との混合に因る符号間干渉等に起因して変動する。これらトランスミッタ・クロック・ジッタや符号間干渉が大きい場合に、上記の従来の装置は、クロック信号およびデータを復元することができない場合がある。

本発明は、上記問題点を解消する為になされたものであり、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても安定してクロック信号およびデータを復元することができるクロックデータ復元装置を提供することを目的とする。

本発明に係るクロックデータ復元装置は、入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、サンプラ部、検出部、オフセット決定部およびクロック出力部を備える。

サンプラ部は、同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、デジタル信号を入力して、デジタル信号にオフセット（−Ｖoff）を付与した信号を第１信号とし、デジタル信号にオフセット（＋Ｖoff）を付与した信号を第２信号として、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻ｔ_Ｃでの第１信号のデジタル値ＤＡ(n)および第２信号のデジタル値ＤＢ(n)をサンプリングしホールドして出力し、クロック信号ＣＫＸが指示する時刻ｔ_Ｘでの第１信号のデジタル値ＤＸＡ(n)および第２信号のデジタル値ＤＸＢ(n)をサンプリングしホールドして出力する。ただし、「ｔ_Ｃ＜ｔ_Ｘ」であり、ｎは整数である。

検出部は、各期間Ｔ(n)において、サンプラ部から出力された値ＤＡ(n)，値ＤＢ(n)，値ＤＸＡ(n)および値ＤＸＢ(n)を入力して、値Ｄ(n-1)がハイレベルであるときに「Ｄ(n)＝ＤＡ(n)」および「ＤＸ(n-1)＝ＤＸＡ(n-1)」とし、値Ｄ(n-1)がローレベルであるときに「Ｄ(n)＝ＤＢ(n)」および「ＤＸ(n-1)＝ＤＸＢ(n-1)」として、値Ｄ(n)および値ＤＸ(n-1)を求め、値Ｄ(n-1)，値ＤＸ(n-1)および値Ｄ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出する。

オフセット決定部は、各期間Ｔ(n)において、検出部により求められた値Ｄ(n)および値ＤＸ(n)を入力して、値Ｄ(n-1)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-1)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部におけるオフセット付与量（±Ｖoff）を決定する。

クロック出力部は、検出部により検出された位相関係に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｘ−ｔ_Ｃ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部へ出力する。

このように構成される本発明に係るクロックデータ復元装置は、サンプラ部，検出部およびクロック出力部を含む第１ループを有するとともに、サンプラ部，検出部およびオフセット決定部を含む第２ループを有する。これら２つのループ処理により、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相は、入力デジタル信号の位相と一致するよう調整される。また、サンプラ部におけるオフセット付与量（±Ｖoff）は、値Ｄ(n-1)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、また、値Ｄ(n-1)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元されたクロック信号として、クロック信号ＣＫおよびクロック信号ＣＫＸの何れかが出力される。また、復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。

検出部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、位相関係を表す信号として出力する位相関係検出回路を含むのが好適である。

クロック出力部は、ＵＰ信号およびＤＮ信号に基づいて周期Ｔまたは位相を調整して、クロック信号ＣＫおよびクロック信号ＣＫＸを出力するのが好適である。

オフセット決定部は、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n-1)}」の累積加算値cntINSIDEおよび「Ｄ(n)^Ｄ(n-1)」の累積加算値cntEDGEの比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、サンプラ部におけるオフセット付与量を決定するのが好適である。

オフセット決定部は、各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内にＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在する場合にのみ、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n-1)}」を累積加算して当該累積加算値cntINSIDEを求めるとともに、「Ｄ(n)^Ｄ(n-1)」を累積加算して当該累積加算値cntEDGEを求め、比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、サンプラ部におけるオフセット付与量を決定するのが好適である。

また、オフセット決定部は各期間Ｔ(n)において値Ｄ(n-2)に応じてオフセット付与量を補正するのが好適である。

本発明によれば、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、安定してクロック信号およびデータを復元することができる。

以下、添付図面を参照して、本発明を実施するための最良の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。

本発明は、波形劣化したデジタル信号において生じるパターン効果を考慮して為されたものである。そこで、先ずパターン効果について説明する。図１は、波形劣化したデジタル信号のアイパターンを模式的に示す図である。まず、デジタル信号の時間軸に及ぼすパターン効果に着目する。この図に示されるように、波形劣化したデジタル信号を分析すると、或るビットから次のビットへデータが遷移する際の時刻は、その時刻より前のデータのパターンに依存する。すなわち、同一データが続いた後のデータ遷移時刻は相対的に遅くなり（図中の実線）、これに対して、データが変化した後のデータ遷移時刻は相対的に早くなる（図中の破線）。

次に、デジタル信号の電圧軸（レベル）に及ぼすパターン効果に着目すると、或るビットのレベルは直前のビットの符号に依存する。すなわち、同じハイレベルあっても、そのビットは、直前のビットがハイレベルであれば高いハイレベルになり、直前のビットがローレベルであれば低いハイレベルになる。ローレベルについても同じである。或るビットの次の遷移は、そのビットのレベルに依存する。高いハイレベルからローレベルに遷移する場合には、低いローレベルから遷移する場合よりも遠くから遷移するため、遷移時刻が遅くなる。低いローレベルからハイレベルに遷移する場合も同じである。高いハイレベルや低いローレベルは、直前２ビットに同レベルが続いた場合に現れる。したがって、同レベルのビットが連続した後の遷移時刻は相対的に遅くなると言える。別の見方をすると、高いハイレベルからローレベルに遷移する場合は、低いローレベルから遷移する場合よりも波形が高くなる。高いローレベルからハイレベルに遷移する場合も同じである。高いハイレベルや高いローレベルは、直前のビットがハイレベルの場合に出現する。したがって、直前のビットのレベルに依存して、直後の遷移波形のオフセットが変化する。このような現象をパターン効果という。データ遷移時刻の変動は、それより前の各ビットのデータのパターンに依存するが、特に直前の２ビットの各データの異同に大きく依存する。また、データ遷移波形は、直前のビットのレベルに依存して、オフセットを持つ。

本発明では、このようなパターン効果を考慮した上で、まず、デジタル信号の時間軸に及ぼすパターン効果に対応するため、少なくとも直前の２ビットの各データが互いに異なる場合のデータ遷移時刻と、少なくとも直前の２ビットの各データが互いに等しい場合のデータ遷移時刻と、を互いに区分して検出する。本発明では、データのタイミング調整とオフセット付与との間に等価関係があることを利用して、入力デジタル信号にオフセット電圧値（−Ｖoff）を加算した第１信号、および、入力デジタル信号にオフセット電圧値（＋Ｖoff）を加算した第２信号それぞれについて、データ遷移時刻の分布のピークのタイミングを１つのクロック信号ＣＫＸが指示するようにするとともに、オフセット量Ｖoffを調整する。

図２は、上述のデジタル信号のデータをサンプリングするタイミングとオフセットとの等価関係を説明する図である。この図２（ａ）において、破線で示される信号は、実線で示される入力デジタル信号にオフセットＶoffが付与されたものである。オフセットＶoffが付与された信号および元の入力デジタル信号を同一のラッチ回路でサンプリングすることを考えると、元の入力デジタル信号のサンプリングのタイミングと比べて、オフセットＶoffが付与された信号のサンプリングのタイミングは、時間τoff（＝Ｖoff／Slew Rate）だけ早くしたものと等価となる。また、このオフセットＶoffを付与した入力デジタル信号をラッチ回路によりサンプリングする効果は、図２（ｂ）に示すように、オフセットを付与しない入力デジタル信号を閾値（−Ｖoff）でサンプリングすること、すなわち、サンプリング閾値へのオフセット付与によっても得ることができる。

次に、上述のデジタル信号の電圧軸（レベル）に及ぼすパターン効果について説明する。図３は、波形劣化したデジタル信号のアイパターンの一例を示す図である。同図（ａ）は、１ビット前のデータがハイレベルである場合およびローである場合が混在したときのアイパターンを示す。同図（ｂ）は、１ビット前のデータがハイレベルである場合のみのアイパターンを示す。同図（ｃ）は、１ビット前のデータがローレベルである場合のみのアイパターンを示す。すなわち、同図（ｂ）と同図（ｃ）とを重ね合わせたものが同図（ａ）となる。

同図（ａ）に示されるように、１ビット前のデータがハイレベルである場合およびローである場合が混在したときには、アイパターンにおけるアイは狭い。このため、１ビット前のデータがハイレベルである場合のデジタル信号と１ビット前のデータがローレベルである場合のデジタル信号とを１つの電圧閾値レベルＶｔｈ０に基づいて行うデータのレベル判定には、電圧マージンＶｍ０が小さくエラーレートが増大する恐れがある。また、時間軸においても、レベル判定ができる時間幅Ｔｍ０も短いため、エラーレートが増大する恐れがある。

しかし、同図（ｂ）に示されるように、１ビット前のデータがハイレベルである場合のみのアイパターンを見れば、そのアイパターンにおけるアイは同図（ａ）の場合より広い。同様に、同図（ｃ）に示されるように、１ビット前のデータがローレベルである場合のみのアイパターンを見れば、そのアイパターンにおけるアイは同図（ａ）の場合より広い。ただし、１ビット前のデータがハイレベルである場合のみのアイパターンにおけるアイと、１ビット前のデータがローレベルである場合のみのアイパターンにおけるアイとは、レベルが相違している。

したがって、１ビット前のデータがハイレベルである場合（図３（ｂ））には、電圧閾値レベルＶｔｈ０より高い電圧閾値レベルＶｔｈＨに基づいてデータのレベル判定を行うことにより、電圧マージンＶｍ０より大きい電圧マージンＶｍＨを得ることができ、エラーレートを減少させることができる。また、時間軸においても、レベル判定ができる時間幅ＴｍＨも時間幅Ｔｍ０より長いため、入力ジッタに対する耐性を改善することができる。同様に１ビット前のデータがローレベルである場合（図３（ｃ））には、電圧閾値レベルＶｔｈ０より高い電圧閾値レベルＶｔｈＬに基づいてデータのレベル判定を行うことにより、電圧マージンＶｍ０より大きい電圧マージンＶｍＬを得ることができ、エラーレートを減少させることができる。また、時間軸においても、レベル判定ができる時間幅ＴｍＬも時間幅Ｔｍ０より長いため、入力ジッタに対する耐性を改善することができる。なお、より詳細に検討すれば、更に１ビット前のデータのレベルによっても、アイパターンにおけるアイのレベルが相違している。

本発明では、電圧閾値レベルＶｔｈの調整とオフセット付与との間に等価関係があることを利用して、電圧閾値レベルは一定として１ビット前のデータのレベルの相違に基づいて入力デジタル信号に加算するオフセット電圧値を調整している。

本発明は、以上のような波形劣化したデジタル信号のアイパターンを詳細に調査して得られた知見に基づいて為されたものである。以下に説明する本発明の第１実施形態では、１ビット前のデータがハイレベルである場合（図３（ｂ））とローレベルである場合（図３（ｃ））との間におけるアイのレベルの相違に基づいて、入力デジタル信号にオフセット（−Ｖoff）を付与した信号を第１信号とし、入力デジタル信号にオフセット（＋Ｖoff）を付与した信号を第２信号として、これら第１信号および第２信号について所要の処理をして、オフセット付与量（±Ｖoff）を決定するとともに、クロック信号およびデータを復元するものである。また、本発明の第２実施形態では、第１実施形態と同様にして決定したオフセット付与量を、更に１ビット前のデータのレベルの相違に基づいて補正するものである。

（第１実施形態）

次に、本発明に係るクロックデータ復元装置の第１実施形態について説明する。図４は、第１実施形態におけるデジタル信号のデータをサンプリングするタイミングを示す図である。この図は、デジタル信号のアイパターンを模式的に示しており、また、データサンプリングのタイミングをＣＫＸおよびＣＫで示している。本実施形態に係るクロックデータ復元装置１は、デジタル信号にオフセット（±Ｖoff）が付与された第１信号および第２信号に対し、データ安定期間でサンプリングするタイミングをクロック信号ＣＫで指示し、また、データ遷移時にサンプリングするタイミングをクロック信号ＣＫＸで指示する。

２つのクロック信号ＣＫおよびクロック信号ＣＫＸは、同一の周期Ｔを有する。クロック信号ＣＫが指示するサンプリング時刻ｔ_Ｃと、クロック信号ＣＫＸが指示するサンプリング時刻ｔ_Ｘとは、「ｔ_Ｘ−ｔ_Ｃ＝Ｔ／２」なる関係を有する。また、周期Ｔの第ｎの期間Ｔ(n)それぞれにおいて、２つのクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれが指示するサンプリング時刻は、この順に並んでいる。ｎは任意の整数である。

入力デジタル信号にオフセット（−Ｖoff）を付与した信号を第１信号（＝入力デジタル信号−Ｖoff）とし、入力デジタル信号にオフセット（＋Ｖoff）を付与した信号を第２信号（＝入力デジタル信号＋Ｖoff）とする。各期間Ｔ(n)において、クロック信号ＣＫが指示する時刻でサンプリングされる第１信号の値をＤＡ(n)と表し、クロック信号ＣＫが指示する時刻でサンプリングされる第２信号の値をＤＢ(n)と表し、クロック信号ＣＫＸが指示する時刻でサンプリングされる第１信号の値をＤＸＡ(n)と表し、また、クロック信号ＣＫＸが指示する時刻でサンプリングされる第２信号の値をＤＸＢ(n)と表す。ただし、これらの周期Ｔ及びオフセット量Ｖoffはクロックデータ復元装置１により調整される。

なお、２つのクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれは、単相であってもよいし、多相であってもよい。例えば、クロック信号ＣＫを４相とした場合を考えると、各々の周期が４Ｔであって位相がπ／２づつ異なっている４つのクロック信号ＣＫ<1>，ＣＫ<2>，ＣＫ<3>，ＣＫ<4> を用い、また、これらの４つのクロック信号ＣＫ<1>〜ＣＫ<4> に対応して４つのラッチ回路をサンプラ部に設けることになる。多相とした場合、サンプラ部の回路規模が大きくなるものの、各回路ブロックに要求されるスピードは緩和される。

また、２つのクロック信号ＣＫおよびクロック信号ＣＫＸは、別個のものであってもよいし、共通のものであってもよい。後者の場合、共通クロック信号を周期Ｔでパルス幅Ｔ／２とし、共通クロック信号の立上がりエッジでクロック信号ＣＫを表し、共通クロック信号の立下がりエッジでクロック信号ＣＫＸを表してもよい。

図５は、第１実施形態に係るクロックデータ復元装置１の全体の概略構成を示す図である。この図に示されるように、クロックデータ復元装置１は、サンプラ部１０、検出部２０、オフセット決定部３０、クロック出力部４０およびＤＡ変換部５０を備える。

サンプラ部１０は、４個のラッチ回路１１〜１４および４個の加算回路１５〜１８を含み、クロック出力部４０から出力された同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力し、ＤＡ変換部５０から出力された電圧値（±Ｖoff）を入力し、また、復元対象のデジタル信号をも入力する。加算回路１５，１７は、入力したデジタル信号にオフセット電圧値（−Ｖoff）を加算して、その加算結果である第１信号をラッチ回路１１，１３へ出力する。また、加算回路１６，１８は、入力したデジタル信号にオフセット電圧値（＋Ｖoff）を加算して、その加算結果である第２信号をラッチ回路１２，１４へ出力する。

ラッチ回路１１は、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での第１信号の値ＤＡ(n)をサンプリングしホールドして検出部２０へ出力する。ラッチ回路１２は、各期間Ｔ(n)においてクロック信号ＣＫが指示する時刻での第２信号の値ＤＢ(n)をサンプリングしホールドして検出部２０へ出力する。ラッチ回路１３は、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での第１信号の値ＤＸＡ(n)をサンプリングしホールドして検出部２０へ出力する。また、ラッチ回路１４は、各期間Ｔ(n)においてクロック信号ＣＫＸが指示する時刻での第２信号の値ＤＸＢ(n)をサンプリングしホールドして検出部２０へ出力する。

なお、入力デジタル信号へのオフセット付与に替えて、各ラッチ回路におけるサンプリング閾値をオフセットする構成とすることも可能である。この場合には、加算回路１５〜１８を省くことができる。また、この場合、ラッチ回路１１〜１４それぞれは、ＤＡ変換部５０から出力された電圧値（＋Ｖoffまたは−Ｖoff）を入力する。そして、ラッチ回路１１〜１４それぞれは、クロック信号ＣＫまたはクロック信号ＣＫＸが指示する時刻で、＋Ｖoffまたは−Ｖoffだけシフトさせた閾値で入力デジタル信号をサンプリングしホールドして検出部２０へ出力する。ここで、ＤＡ変換部５０は、ラッチ回路１１〜１４それぞれにおけるオフセット電圧（＋Ｖoffまたは−Ｖoff）そのものを出力するものとしたが、ラッチ回路１１〜１４それぞれに対してサンプリング閾値を＋Ｖoffまたは−Ｖoffだけオフセットさせる信号であれば、オフセット電圧（＋Ｖoffまたは−Ｖoff）そのものでなくてもよい。

検出部２０は、各期間Ｔ(n)においてサンプラ部１０から出力されたデジタル値ＤＡ(n)，デジタル値ＤＢ(n)，デジタル値ＤＸＡ(n)およびデジタル値ＤＸＢ(n)を入力する。そして、検出部２０は、値Ｄ(n-1)がハイレベルであるときに「Ｄ(n)＝ＤＡ(n)」および「ＤＸ(n-1)＝ＤＸＡ(n-1)」とし、値Ｄ(n-1)がローレベルであるときに「Ｄ(n)＝ＤＢ(n)」および「ＤＸ(n-1)＝ＤＸＢ(n-1)」として、値Ｄ(n)を漸化的に求めるとともに値ＤＸ(n-1)をも求める。また、検出部２０は、値Ｄ(n-1)，値ＤＸ(n-1)および値Ｄ(n)に基づいて、クロック信号ＣＫとデジタル信号との間の位相関係を検出する。検出部２０は、値Ｄ(n)および値ＤＸ(n)をオフセット決定部３０へ出力し、また、位相関係を表すＵＰ信号およびＤＮ信号をクロック出力部４０へ出力する。

オフセット決定部３０は、各期間Ｔ(n)において、検出部２０から出力されたデジタル値Ｄ(n)およびデジタル値ＤＸ(n)を入力する。そして、オフセット決定部３０は、値Ｄ(n-1)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-1)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部１０におけるオフセット付与量（±Ｖoff）を決定し、その決定したオフセット付与量ＶoffをＤＡ変換部５０へ通知する。

クロック出力部４０は、検出部２０により検出された位相関係を表すＵＰ信号およびＤＮ信号に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｘ−ｔ_Ｃ＝Ｔ／２」なる関係を満たすクロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部１０へ出力する。また、ＤＡ変換部５０は、オフセット決定部３０から通知されたオフセット付与量をアナログ電圧値としてサンプラ部１０へ出力する。

図６は、第１実施形態に係るクロックデータ復元装置１に含まれる検出部２０の回路図である。検出部２０は、レジスタ回路２１、選択回路２２、選択回路２３および位相関係検出回路２４を含む。

レジスタ回路２１は、各期間Ｔ(n)においてサンプラ部１０から出力されたデジタル値ＤＡ(n)，デジタル値ＤＢ(n)，デジタル値ＤＸＡ(n)およびデジタル値ＤＸＢ(n)を入力するとともに、選択回路２２から出力されるデジタル値Ｄ(n)をも入力して、これらを一定期間に亘って保持し所定のタイミングで出力する。すなわち、レジスタ回路２１は、或る期間に同時に、値ＤＡ(n)，値ＤＢ(n)，値ＤＸＡ(n-1)，値ＤＸＢ(n-1)および値Ｄ(n-1)を出力する。

選択回路２２は、レジスタ回路２１から出力された値ＤＡ(n)，値ＤＢ(n)および値Ｄ(n-1)を入力して、値Ｄ(n-1)がハイレベルであるときに値ＤＡ(n)を値Ｄ(n)として出力し、値Ｄ(n-1)がローレベルであるときに値ＤＢ(n)を値Ｄ(n)として出力する。

選択回路２３は、レジスタ回路２１から出力された値ＤＸＡ(n-1)，値ＤＸＢ(n-1)および値Ｄ(n-1)を入力して、値Ｄ(n-1)がハイレベルであるときに値ＤＸＡ(n-1)を値ＤＸ(n-1)として出力し、値Ｄ(n-1)がローレベルであるときに値ＤＸＢ(n-1)を値ＤＸ(n-1)として出力する。

位相関係検出回路２４は、レジスタ回路２１から出力された値Ｄ(n-1)を入力し、選択回路２２から出力された値Ｄ(n)を入力し、また、選択回路２３から出力された値ＤＸ(n-1)を入力して、図７に示される真理値表に従う論理演算を行って、ＵＰ信号およびＤＮ信号を出力する。すなわち、位相関係検出回路２４は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、位相関係を表す信号として出力する。

図８は、クロック信号ＣＫＸにより示されるサンプリング時刻とオフセット量Ｖoffとの関係を示す図である。同図（ａ）に示されるように、値Ｄ(n-1)がハイレベルである場合にクロック信号ＣＫＸにより指示されるサンプリング時刻が第１信号の値の遷移時刻分布の中心時刻より遅く、値Ｄ(n-1)がローレベルである場合にクロック信号ＣＫＸにより指示されるサンプリング時刻が第２信号の値の遷移時刻分布の中心時刻より早い場合、オフセット量Ｖoffを大きくする必要がある。

逆に、同図（ｂ）に示されるように、値Ｄ(n-1)がハイレベルである場合にクロック信号ＣＫＸにより指示されるサンプリング時刻が第１信号の値の遷移時刻分布の中心時刻より早く、値Ｄ(n-1)がローレベルである場合にクロック信号ＣＫＸにより指示されるサンプリング時刻が第２信号の値の遷移時刻分布の中心時刻より遅い場合、オフセット量Ｖoffを小さくする必要がある。なお、この図は、デジタル信号の値がローレベルからハイレベルに遷移する場合を示しているが、ハイレベルからローレベルに遷移する場合も同様である。

オフセット決定部３０は、図８で説明したような判定を行ってオフセット量Ｖoffを調整する。図９は、第１実施形態に係るクロックデータ復元装置１に含まれるオフセット決定部３０における処理を説明するフローチャートである。オフセット決定部３０は、変数cntEDG，変数cntINSIDE，定数cntEDGTH，定数width，値Ｄ(n) および値ＤＸ(n)を用いて、以下のような処理を行う。

ステップＳ１０では、変数cntEDGおよび変数cntINSIDEそれぞれの値を初期値０に設定する。続くステップＳ１２では、「Ｄ(n)^Ｄ(n-1)」の値を変数cntEDGの値に加算して、その加算値を変数cntEDGの新たな値とする。また、ステップＳ１２では、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n-1)}」の値を変数cntINSIDEの値に加算して、その加算値を変数cntINSIDEの新たな値とする。ここで、演算記号「^」は排他的論理和を表す。更に続くステップＳ１３では、変数cntEDGの値が定数cntEDGTHと等しいか否かを判定して、変数cntEDGの値が定数cntEDGTHに達していればステップＳ１４へ進み、変数cntEDGの値が定数cntEDGTHに達していなければステップＳ１２へ戻る。

ステップＳ１２およびステップＳ１３それぞれの処理は各期間Ｔ(n)に１回行われる。すなわち、ステップＳ１３において変数cntEDGの値が定数cntEDGTHに達したと判定されるまで、周期Ｔの期間毎にステップＳ１２の処理が１回行われる。そして、ステップＳ１３において変数cntEDGの値が定数cntEDGTHに達したと判定されてステップＳ１４へ進む時点で、変数cntEDGの値に対する変数cntINSIDEの値の比は、図８（ａ）および（ｂ）の何れであるかを示す。

ステップＳ１４およびステップＳ１５において、変数cntEDGの値の０.５倍の値を中心として２widthを幅とする一定範囲に対して、変数cntINSIDEの値が如何なる関係にあるかを判定する。変数cntEDGの値の０.５倍に正定数widthを減算した値（0.5*cntEDG−width）と比べて変数cntINSIDEの値が小さいと判定した場合には、ステップＳ１６においてオフセット量Ｖoffを増加させて、新たなオフセット量ＶoffをＤＡ変換部５０へ通知する。変数cntEDGの値の０.５倍に正定数widthを加算した値（0.5*cntEDG＋width）と比べて変数cntINSIDEの値が大きいと判定した場合には、ステップＳ１７においてオフセット量Ｖoffを減少させて、新たなオフセット量ＶoffをＤＡ変換部５０へ通知する。また、上記一定範囲内に変数cntINSIDEの値があると判定した場合には、ステップＳ１８においてオフセット量Ｖoffを維持する。

すなわち、ステップＳ１４〜Ｓ１８では、以下に示すような３つの場合(a)〜(c)に分けて異なる処理をする。そして、ステップＳ１６〜Ｓ１８の何れかの処理が終了すると、ステップＳ１０に戻り、これまでに説明した処理を繰り返す。

オフセット決定部３０が以上のような処理を行うことで、一定範囲（0.5*cntEDG−width 〜 0.5*cntEDG＋width）内に変数cntINSIDEの値が存在するように、オフセット付与量（±Ｖoff）が調整される。このようにすることにより、クロック信号ＣＫＸが指示するサンプリング時刻は、第１信号および第２信号それぞれの値の遷移時刻分布の中心時刻と一致するように調整される。

クロック出力部４０は、検出部２０により検出された位相関係を表すＵＰ信号およびＤＮ信号に基づいて、クロック信号ＣＫとデジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、クロック信号ＣＫおよびクロック信号ＣＫＸをサンプラ部１０へ出力する。図１０は、第１実施形態に係るクロックデータ復元装置１に含まれるクロック出力部４０の構成を示す図である。この図に示されるように、クロック出力部４０は、基準クロック発生回路４１および遅延付与回路４２を含む。

基準クロック発生回路４１は、検出部２０から出力されたＵＰ信号およびＤＮ信号に基づいて周期Ｔまたは位相を調整した基準クロック信号を発生する。基準クロック発生回路４１の回路構成としては、図１１〜図１３に示されるように種々の態様があり得る。遅延付与回路４２は、基準クロック発生回路４１から出力された基準クロック信号をクロック信号ＣＫとして、これにＴ／２の遅延を付与してクロック信号ＣＫＸとして、これらクロック信号ＣＫおよびクロック信号ＣＫＸを出力する。

図１１は、基準クロック発生回路４１の第１態様の回路構成を示す図である。この図に示される基準クロック発生回路４１Ａは、ＣＰ（Charge Pump）回路４１１，ＬＰＦ（Low Pass Filter）回路４１２およびＶＣＯ（Voltage-Controlled Oscillator）回路４１３を含む。この基準クロック発生回路４１Ａでは、検出部２０から出力されたＵＰ信号およびＤＮ信号を入力したＣＰ回路４１１は、ＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、充電および放電の何れかの電流パルスをＬＰＦ回路４１２へ出力する。ＬＰＦ回路４１２は、ＣＰ回路４１１から出力された電流パルスを入力して、その入力した電流パルスが充電および放電の何れであるかによって、出力電圧値を増減する。そして、ＶＣＯ回路４１３は、ＬＰＦ回路４１２からの出力電圧値に応じた周期のクロック信号を発生して、この基準クロック信号を遅延付与回路４２へ出力する。ＶＣＯ回路４１３から遅延付与回路４２へ出力されるクロック信号は、ＵＰ信号およびＤＮ信号に基づいて周期が調整されたものとなる。

図１２は、基準クロック発生回路４１の第２態様の回路構成を示す図である。この図に示される基準クロック発生回路４１Ｂは、ＣＰ回路４１１，ＬＰＦ回路４１２，ＰＬＬ（Phase Lock Loop）回路４１４および可変遅延回路４１５を含む。この基準クロック発生回路４１Ｂでは、検出部２０から出力されたＵＰ信号およびＤＮ信号を入力したＣＰ回路４１１は、ＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、充電および放電の何れかの電流パルスをＬＰＦ回路４１２へ出力する。ＬＰＦ回路４１２は、ＣＰ回路４１１から出力された電流パルスを入力して、その入力した電流パルスが充電および放電の何れであるかによって、出力電圧値を増減する。ＰＬＬ回路４１４は、入力クロックＲＥＦＣＬＫから多相クロックを生成し、その多相クロックを可変遅延回路４１５へ出力する。そして、可変遅延回路４１５は、ＰＬＬ回路４１４から出力された多相クロックを入力し、ＬＰＦ回路４１２から出力された電圧値に応じた遅延を多相クロックに与えて、その遅延付与したクロックを遅延付与回路４２へ出力する。可変遅延回路４１５から遅延付与回路４２へ出力されるクロック信号は、ＵＰ信号およびＤＮ信号に基づいて位相が調整されたものとなる。なお、ＰＬＬ回路に替えてＤＬＬ（Delay Lock Loop）回路が用いられてもよい。

図１３は、基準クロック発生回路４１の第３態様の回路構成を示す図である。この図に示される基準クロック発生回路４１Ｃは、ＰＬＬ回路４１４，位相制御回路４１６および位相補間回路４１７を含む。この基準クロック発生回路４１Ｃでは、検出部２０から出力されたＵＰ信号およびＤＮ信号を入力した位相制御回路４１６は、ＵＰ信号およびＤＮ信号の何れが有意値であるかに応じて、位相補間回路４１７における位相調整量の増減を指示する制御信号を出力する。ＰＬＬ回路４１４は、入力クロックＲＥＦＣＬＫから多相クロックを生成し、その多相クロックを位相補間回路４１７へ出力する。そして、位相補間回路４１７は、ＰＬＬ回路４１４から出力された多相クロックを入力し、位相制御回路４１６から出力された制御信号に基づいて多相クロックの位相を補間により調整して、その位相調整したクロックを遅延付与回路４２へ出力する。位相補間回路４１７から遅延付与回路４２へ出力されるクロック信号は、ＵＰ信号およびＤＮ信号に基づいて位相が調整されたものとなる。なお、ＰＬＬ回路に替えてＤＬＬ回路が用いられてもよい。

以上のように構成されるクロックデータ復元装置１は、サンプラ部１０，検出部２０およびクロック出力部４０を含む第１ループを有するとともに、サンプラ部１０，検出部２０，オフセット決定部３０およびＤＡ変換部５０を含む第２ループを有する。これら２つのループ処理により、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相は、入力デジタル信号の位相と一致するよう調整される。サンプラ部１０におけるオフセット付与量（±Ｖoff）は、値Ｄ(n-1)がハイレベルである場合の第１信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整され、また、値Ｄ(n-1)がローレベルである場合の第２信号のデータ遷移時刻の分布のピーク時刻と一致するよう調整される。そして、復元されたクロック信号として、クロック信号ＣＫおよびクロック信号ＣＫＸの何れかが出力される。また、復元されたデータとして、デジタル値Ｄ(n)の時系列データが出力される。

図１４は、第１実施形態に係るクロックデータ復元装置１におけるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれが指示するサンプリングのタイミングを示す図である。同図（ａ）は、入力デジタル信号のアイパターンの時間的変化の様子を示す。また、同図（ｂ）は、入力デジタル信号の長期間に亘るアイパターンを示す。入力デジタル信号のデータ遷移時刻の変動は、そのデジタル信号を送出した送信器における電源電圧変動その他のノイズに因り生じるトランスミッタ・クロック・ジッタ、および、デジタル信号における不規則なデータパターンと伝送路における減衰との混合に因る符号間干渉、等に起因して生じる。

同図（ａ）において、データ安定期間の中心時刻を時系列に結ぶ二点鎖線が曲線となっているのは、トランスミッタ・クロック・ジッタに因るものである。また、直前の２ビットの値Ｄ(n-2)および値Ｄ(n-1)の異同に依存してデータ遷移時刻が異なる現象は、符号間干渉に因るものである。トランスミッタ・クロック・ジッタが大きい場合には、同図（ｂ）に示されるように入力デジタル信号の長期間に亘るアイパターンにおいてアイが閉じてしまい、特許文献２に開示された装置の如くデータ遷移時刻の分布の両端近傍にデジタル信号のサンプリング時刻を合わせようとすると、そのサンプリング時刻を定めることができず、したがって、データ安定期間の中心時刻をも定めることができない。

これに対して、第１実施形態に係るクロックデータ復元装置１では、サンプラ部１０において、デジタル信号にオフセット（−Ｖoff）を付与した信号が第１信号とされ、デジタル信号にオフセット（＋Ｖoff）を付与した信号が第２信号とされて、第ｎの期間Ｔ(n)それぞれにおいて、クロック信号ＣＫが指示する時刻での第１信号のデジタル値ＤＡ(n)および第２信号のデジタル値ＤＢ(n)がサンプリングしホールドして出力され、クロック信号ＣＫＸが指示する時刻での第１信号のデジタル値ＤＸＡ(n)および第２信号のデジタル値ＤＸＢ(n)がサンプリングしホールドして出力される。

そして、本実施形態では、値Ｄ(n-1)がハイレベルであるときに「Ｄ(n)＝ＤＡ(n)」および「ＤＸ(n)＝ＤＸＡ(n)」とされ、値Ｄ(n-1)がローレベルであるときに「Ｄ(n)＝ＤＢ(n)」および「ＤＸ(n)＝ＤＸＢ(n)」とされて、値Ｄ(n)および値ＤＸ(n)が求められ、これらに基づいて、クロック信号ＣＫとデジタル信号との間の位相関係が検出されて、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が調整される。また、値Ｄ(n-1)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-1)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部１０におけるオフセット付与量（±Ｖoff）が調整される。

このようにすることにより、本実施形態では、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれが指示するタイミング時刻を短期間で決定することができる。すなわち、第１実施形態に係るクロックデータ復元装置１は、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、安定してクロック信号およびデータを復元することができる。

（第２実施形態）

次に、本発明に係るクロックデータ復元装置の第２実施形態について説明する。図１５は、第２実施形態に係るクロックデータ復元装置２の全体の概略構成を示す図である。図５に示された第１実施形態に係るクロックデータ復元装置１の構成と比較すると、この図１５に示される第２実施形態に係るクロックデータ復元装置２は、オフセット決定部３０に替えてオフセット決定部３０Ａを備える点で相違する。

オフセット決定部３０Ａは、各期間Ｔ(n)において、検出部２０から出力されたデジタル値Ｄ(n)およびデジタル値ＤＸ(n)を入力する。そして、オフセット決定部３０Ａは、値Ｄ(n-1)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-1)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部１０におけるオフセット付与量を決定し、その決定したオフセット付与量をＤＡ変換部５０へ通知する。

第２実施形態におけるオフセット決定部３０Ａは、第１実施形態におけるオフセット決定部３０と略同様の処理をするが、下記の点で相違する。つまり、オフセット決定部３０Ａは、各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内でのＵＰ信号およびＤＮ信号それぞれの値に応じて、累積加算値cntINSIDEおよび累積加算値cntEDGEそれぞれについて累積加算処理をするか否かを決定する。

図１６は、第２実施形態に係るクロックデータ復元装置２に含まれるオフセット決定部３０Ａにおける処理を説明するフローチャートである。図９に示された第１実施形態におけるオフセット決定部３０の処理と比較すると、この図１６に示される第２実施形態におけるオフセット決定部３０Ａの処理は、ステップＳ１０とステップＳ１２との間にステップＳ１１を更に備える点で相違する。

ステップＳ１１では、各期間Ｔ(n)において、過去の１０期間（Ｔ(n-9)〜Ｔ(n)）内にＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを判断し、存在すればステップＳ１２に進み、存在しなければステップＳ１２に進むことなく次の期間においてステップＳ１１の処理を再び行う。図１７は、第２実施形態に係るクロックデータ復元装置２に含まれるオフセット決定部３０Ａにおける処理を説明する図である。この図において、「ＵＰ」と記されている期間はＵＰ信号が有意値となった期間であり、「ＤＮ」と記されている期間はＤＮ信号が有意値となった期間であり、また、空欄の期間はＵＰ信号およびＤＮ信号の双方が非有意値となった期間である。

すなわち、オフセット決定部３０Ａは、各期間Ｔ(n)において、１０期間（Ｔ(n-9)〜Ｔ(n)）内にＵＰ信号が有意値となった期間が存在し且つＤＮ信号が有意値となった期間も存在する場合（図１７（ａ））には、ステップＳ１２において、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n-1)}」を累積加算して当該累積加算値cntINSIDEを求めるとともに、「Ｄ(n)^Ｄ(n-1)」を累積加算して当該累積加算値cntEDGEを求める。しかし、オフセット決定部３０Ａは、１０期間（Ｔ(n-9)〜Ｔ(n)）内にＤＮ信号が常に非有意値であった場合（図１７（ｂ））、または、１０期間（Ｔ(n-9)〜Ｔ(n)）内にＵＰ信号が常に非有意値であった場合（図１７（ｃ））には、累積加算値cntINSIDEおよび累積加算値cntEDGEそれぞれについて累積加算処理をしない。

そして、オフセット決定部３０Ａは、ステップＳ１３において定数cntEDGTHの回数だけ累積加算処理を行ったことを判断すると、ステップＳ１４〜Ｓ１８において変数cntEDGおよび変数cntINSIDEそれぞれの値の関係に応じてオフセット付与量を増加，減少または維持して、これにより、比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、サンプラ部１０におけるオフセット付与量を決定する。

なお、ステップＳ１１において、ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断することとしたのは以下の理由による。すなわち、入力デジタル信号の或るビットと次のビットとの間でデータ遷移がある場合、ＵＰ信号およびＤＮ信号のうちの一方が有意値となり他方が非有意値となる。入力デジタル信号の或るビットと次のビットとの間でデータ遷移が無い場合、ＵＰ信号およびＤＮ信号の双方が非有意値となる。

クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であれば、或る連続する複数の期間の間に、図１７（ａ）に示されるように、ＵＰ信号が有意値となる期間が存在し、ＤＮ信号が有意値となる期間も存在する。しかし、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相がずれていれば、或る連続する複数の期間の間に、図１７（ｂ）に示されるようにＤＮ信号が常に非有意値となり、或いは、図１７（ｃ）に示されるようにＵＰ信号が常に非有意値となる。

シリアルデータ通信において用いられる８Ｂ１０Ｂ符号では、１０ビットの間にデータ遷移が２回以上あることが保証されている。したがって、ＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを１０期間に亘って判断することにすれば、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であれば、その１０期間のうちに、ＵＰ信号が有意値となる期間が必ず存在し、ＤＮ信号が有意値となる期間も必ず存在する。

逆に、１０期間に亘ってＤＮ信号が常に非有意値である場合、または、１０期間に亘ってＵＰ信号が常に非有意値である場合には、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相がずれていると判定され、それ故、オフセット付与量Ｖoffの適正値からのずれが正しく検知され得ない。

そこで、第２実施形態におけるオフセット決定部３０Ａは、ステップＳ１１において、過去の連続する１０期間にうちにＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを判断することにより、クロック信号ＣＫおよびクロック信号ＣＫＸそれぞれの位相が適切であるか否かを判定し、これが適切であれば、ステップＳ１２において累積加算処理をする。

このようにすることにより、第２実施形態に係るクロックデータ復元装置２は、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、第１実施形態の場合と比較して更に安定してクロック信号およびデータを復元することができる。

（第３実施形態）

次に、本発明に係るクロックデータ復元装置の第３実施形態について説明する。図１８は、第３実施形態に係るクロックデータ復元装置３の全体の概略構成を示す図である。図５に示された第２実施形態に係るクロックデータ復元装置２の構成と比較すると、この図１８に示される第３実施形態に係るクロックデータ復元装置３は、オフセット決定部３０Ａに替えてオフセット決定部３０Ｂを備える点で相違する。

オフセット決定部３０Ｂは、各期間Ｔ(n)において、検出部２０から出力されたデジタル値Ｄ(n)およびデジタル値ＤＸ(n)を入力する。そして、オフセット決定部３０Ｂは、値Ｄ(n-1)がハイレベルである場合にクロック信号ＣＫＸにより指示される時刻が第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-1)がローレベルである場合にクロック信号ＣＫＸにより指示される時刻が第２信号の値の遷移時刻の分布の中心となるように、サンプラ部１０におけるオフセット付与量を決定し、その決定したオフセット付与量をＤＡ変換部５０へ通知する。

第３実施形態におけるオフセット決定部３０Ｂは、第２実施形態におけるオフセット決定部３０Ａと略同様の処理をするが、下記の点で相違する。つまり、オフセット決定部３０Ｂは、各期間Ｔ(n)において、第２実施形態と同様にしてオフセット付与量を仮決定した後に、該オフセット付与量を値Ｄ(n-2)に応じて補正して決定し、その補正後のオフセット付与量をＤＡ変換部５０へ通知する。

図３を用いて既に説明したとおり、波形劣化したデジタル信号は、遷移時だけでなく安定期間においてもオフセット量が相違しており、そのオフセット量は、入力デジタル信号の直前のビットのレベルに依存するだけでなく、更に前のビットのレベルにも依存する。したがって、前のビットのレベルに応じてアイマージンが最大となるように電圧閾値レベルが実効的に設定されるべく、電圧閾値レベルの調整と等価関係にあるオフセット付与量の調整を行う。すなわち、第１実施形態および第２実施形態では、入力デジタル信号の直前のビットのレベルのみが考慮されたが、第３実施形態では、直前のビットのレベルに加えて更に前のビットのレベルも考慮されて、サンプラ部１０におけるオフセット付与量が決定される。

図１９は、第３実施形態に係るクロックデータ復元装置３に含まれるオフセット決定部３０Ｂにおける処理を説明するフローチャートである。オフセット決定部３０Ｂは、変数EDG，変数cntEDG，変数cntINSIDE[1]，変数cntINSIDE[2]，変数Voff[1]，変数c[2]，定数cntEDGTH，定数width[1]，定数width[2]，値Ｄ(n)および値ＤＸ(n)を用いて、以下のような処理を行う。

ステップＳ２０では、変数cntEDG，変数cntINSIDE[1]および変数cntINSIDE[2]それぞれの値を初期値０に設定する。続くステップＳ２１では、各期間Ｔ(n)において、過去の１０期間（Ｔ(n-9)〜Ｔ(n)）内にＵＰ信号およびＤＮ信号それぞれが有意値となった期間が存在するか否かを判断し、存在すればステップＳ２２に進み、存在しなければステップＳ２２に進むことなく次の期間においてステップＳ２１の処理を再び行う。

ステップＳ２２では、「Ｄ(n)^Ｄ(n-1)」の値を変数EDGEの値とし、これを変数cntEDGの値に加算して、その加算値を変数cntEDGの新たな値とする。ステップＳ２２では、「EDGE*{Ｄ(n-2)^ＤＸ(n-1)}」の値を変数cntINSIDE[1]の値に加算して、その加算値を変数cntINSIDE[1]の新たな値とする。また、ステップＳ２２では、「EDGE*{Ｄ(n-3)^ＤＸ(n-1)}」の値を変数cntINSIDE[2]の値に加算して、その加算値を変数cntINSIDE[2]の新たな値とする。ここで、演算記号「^」は排他的論理和を表す。続くステップＳ２３では、変数cntEDGの値が定数cntEDGTHと等しいか否かを判定して、変数cntEDGの値が定数cntEDGTHに達していればステップＳ２４へ進み、変数cntEDGの値が定数cntEDGTHに達していなければステップＳ２２へ戻る。

ステップＳ２２およびステップＳ２３それぞれの処理は各期間Ｔ(n)に１回行われる。すなわち、ステップＳ２３において変数cntEDGの値が定数cntEDGTHに達したと判定されるまで、周期Ｔの期間毎にステップＳ２２の処理が１回行われる。そして、ステップＳ２３において変数cntEDGの値が定数cntEDGTHに達したと判定されてステップＳ２４へ進む時点で、変数cntEDGの値に対する変数cntINSIDEの値の比は、図８（ａ）および（ｂ）の何れであるかを示す。

ステップＳ２４では、変数cntEDGの値の０.５倍の値を中心として２width[1]を幅とする一定範囲に対して、変数cntINSIDE[1]の値が如何なる関係にあるかを判定し、その判定結果に応じて、変数Voff[1]を増加，減少または維持する。すなわち、ステップＳ２４では、以下に示すような３つの場合(a)〜(c)に分けて異なる処理をする。この処理は、第１実施形態および第２実施形態におけるステップＳ１４〜Ｓ１８の処理と同様のものである。

続くステップＳ２５では、変数cntEDGの値の０.５倍の値を中心として２width[2]を幅とする一定範囲に対して、変数cntINSIDE[2]の値が如何なる関係にあるかを判定し、その判定結果に応じて、変数c[2]を増加，減少または維持する。すなわち、ステップＳ２５では、以下に示すような３つの場合(a)〜(c)に分けて異なる処理をする。このステップＳ２５の処理は、処理対象の変数および定数の点で相違するものの、ステップＳ２４の処理と同様のものである。

更に続くステップＳ２６では、ステップＳ２４で決定された変数Voff[1]、ステップＳ２５で決定された変数c[1]、および、値Ｄ[n-2]に基づいて、以下の演算を行って、サンプラ部１０におけるオフセット付与量Ｖoffを決定し、この決定したオフセット量ＶoffをＤＡ変換部５０へ通知する。そして、ステップＳ２０に戻り、これまでに説明した処理を繰り返す。

オフセット決定部３０Ｂが以上のような処理を行うことで、一定範囲（0.5*cntEDG−width[1] 〜 0.5*cntEDG＋width[1]）内に変数cntINSIDE[1]の値が存在するように、オフセット付与量Ｖoff[1]が調整され仮決定される。また、一定範囲（0.5*cntEDG−width[2] 〜 0.5*cntEDG＋width[2]）内に変数cntINSIDE[2]の値が存在するように、補正係数c[2]が調整される。そして、仮決定されたオフセット付与量Ｖoff[1]が補正係数c[2]に基づいて補正されて、これにより、サンプラ部１０におけるオフセット付与量Ｖoffが決定される。

このように、第３実施形態では、入力デジタル信号の直前のビットのレベルに加えて更に前のビットのレベルも考慮されて、サンプラ部１０におけるオフセット付与量Ｖoffが決定される。したがって、第３実施形態に係るクロックデータ復元装置３は、トランスミッタ・クロック・ジッタや符号間干渉が大きい場合であっても、第２実施形態の場合と比較して更に安定してクロック信号およびデータを復元することができる。

なお、オフセット決定部３０Ｂは、各期間Ｔ(n)において、値Ｄ(n-2)に加えて更に値Ｄ(n-3)に応じてオフセット付与量を補正してもよいし、更に値Ｄ(n-4)に応じてオフセット付与量を補正してもよい。例えば、値Ｄ(n-2)に加えて更に値Ｄ(n-3)に応じてオフセット付与量を補正する場合、オフセット付与量Ｖoffは下記の演算により得られる。ここで、補正係数c[3]は、上述した補正係数c[2]の求め方と略同様にして、「EDG * {D(n-4)^DX(n-1)}」の累積加算値が一定範囲内に存在するように調整される。

波形劣化したデジタル信号のアイパターンを模式的に示す図である。デジタル信号のデータをサンプリングするタイミングとオフセットとの関係を説明する図である。波形劣化したデジタル信号のアイパターンの一例を示す図である。第１実施形態におけるデジタル信号のデータをサンプリングするタイミングを示す図である。第１実施形態に係るクロックデータ復元装置１の全体の概略構成を示す図である。第１実施形態に係るクロックデータ復元装置１に含まれる検出部２０の回路図である。検出部２０に含まれる位相関係検出回路２４の入出力値の真理値表を示す図表である。クロック信号ＣＫＸにより示されるサンプリング時刻とオフセット量Ｖoffとの関係を示す図である。第１実施形態に係るクロックデータ復元装置１に含まれるオフセット決定部３０における処理を説明するフローチャートである。第１実施形態に係るクロックデータ復元装置１に含まれるクロック出力部４０の構成を示す図である。基準クロック発生回路４１の第１態様の回路構成を示す図である。基準クロック発生回路４１の第２態様の回路構成を示す図である。基準クロック発生回路４１の第３態様の回路構成を示す図である。第１実施形態に係るクロックデータ復元装置１におけるクロック信号ＣＫおよびクロック信号ＣＫＸそれぞれが指示するサンプリングのタイミングを示す図である。第２実施形態に係るクロックデータ復元装置２の全体の概略構成を示す図である。第２実施形態に係るクロックデータ復元装置２に含まれるオフセット決定部３０Ａにおける処理を説明するフローチャートである。第２実施形態に係るクロックデータ復元装置２に含まれるオフセット決定部３０Ａにおける処理を説明する図である。第３実施形態に係るクロックデータ復元装置３の全体の概略構成を示す図である。第３実施形態に係るクロックデータ復元装置３に含まれるオフセット決定部３０Ｂにおける処理を説明するフローチャートである。

符号の説明

１…クロックデータ復元装置、１０…サンプラ部、１１〜１４…ラッチ回路、１５〜１８…加算回路、２０…検出部、２１…レジスタ回路、２２，２３…選択回路、２４…位相関係検出回路、３０，３０Ａ，３０Ｂ…オフセット決定部、４０…クロック出力部、４１…基準クロック発生回路、４２…遅延付与回路、５０…ＤＡ変換部。

Claims

入力したデジタル信号に基づいてクロック信号およびデータを復元する装置であって、
同一の周期Ｔを有するクロック信号ＣＫおよびクロック信号ＣＫＸを入力するとともに、前記デジタル信号を入力して、前記デジタル信号にオフセット（−Ｖoff）を付与した信号を第１信号とし、前記デジタル信号にオフセット（＋Ｖoff）を付与した信号を第２信号として、当該周期の第ｎの期間Ｔ(n)それぞれにおいて、前記クロック信号ＣＫが指示する時刻ｔ_Ｃでの前記第１信号のデジタル値ＤＡ(n)および前記第２信号のデジタル値ＤＢ(n)をサンプリングしホールドして出力し、前記クロック信号ＣＫＸが指示する時刻ｔ_Ｘでの前記第１信号のデジタル値ＤＸＡ(n)および前記第２信号のデジタル値ＤＸＢ(n)をサンプリングしホールドして出力するサンプラ部と（ただし、ｔ_Ｃ＜ｔ_Ｘ、ｎは整数）、
各期間Ｔ(n)において、前記サンプラ部から出力された値ＤＡ(n)，値ＤＢ(n)，値ＤＸＡ(n)および値ＤＸＢ(n)を入力して、値Ｄ(n-1)がハイレベルであるときに「Ｄ(n)＝ＤＡ(n)」および「ＤＸ(n-1)＝ＤＸＡ(n-1)」とし、値Ｄ(n-1)がローレベルであるときに「Ｄ(n)＝ＤＢ(n)」および「ＤＸ(n-1)＝ＤＸＢ(n-1)」として、値Ｄ(n)および値ＤＸ(n-1)を求め、値Ｄ(n-1)，値ＤＸ(n-1)および値Ｄ(n)に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相関係を検出する検出部と、
各期間Ｔ(n)において、前記検出部により求められた値Ｄ(n)および値ＤＸ(n)を入力して、値Ｄ(n-1)がハイレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第１信号の値の遷移時刻の分布の中心となるとともに、値Ｄ(n-1)がローレベルである場合に前記クロック信号ＣＫＸにより指示される時刻が前記第２信号の値の遷移時刻の分布の中心となるように、前記サンプラ部におけるオフセット付与量（±Ｖoff）を決定するオフセット決定部と、
前記検出部により検出された前記位相関係に基づいて、前記クロック信号ＣＫと前記デジタル信号との間の位相差が小さくなるように周期Ｔまたは位相を調整し、「ｔ_Ｘ−ｔ_Ｃ＝Ｔ／２」なる関係を満たす前記クロック信号ＣＫおよび前記クロック信号ＣＫＸを前記サンプラ部へ出力するクロック出力部と、
を備えることを特徴とするクロックデータ復元装置。
前記検出部は、「Ｄ(n-1)≠ＤＸ(n-1)＝Ｄ(n)」であるときに有意値となるＵＰ信号、および、「Ｄ(n-1)＝ＤＸ(n-1)≠Ｄ(n)」であるときに有意値となるＤＮ信号を、前記位相関係を表す信号として出力する位相関係検出回路を含む、ことを特徴とする請求項１記載のクロックデータ復元装置。
前記クロック出力部は、前記ＵＰ信号および前記ＤＮ信号に基づいて周期Ｔまたは位相を調整して、前記クロック信号ＣＫおよび前記クロック信号ＣＫＸを出力する、ことを特徴とする請求項２記載のクロックデータ復元装置。
前記オフセット決定部は、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n-1)}」の累積加算値cntINSIDEおよび「Ｄ(n)^Ｄ(n-1)」の累積加算値cntEDGEの比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、前記サンプラ部におけるオフセット付与量を決定する、ことを特徴とする請求項１記載のクロックデータ復元装置。
前記オフセット決定部は、
各期間Ｔ(n)において、該期間を含む過去の連続する１０期間（Ｔ(n-9)〜Ｔ(n)）内に前記ＵＰ信号および前記ＤＮ信号それぞれが有意値となった期間が存在する場合にのみ、「{Ｄ(n)^Ｄ(n-1)}*{Ｄ(n-2)^ＤＸ(n-1)}」を累積加算して当該累積加算値cntINSIDEを求めるとともに、「Ｄ(n)^Ｄ(n-1)」を累積加算して当該累積加算値cntEDGEを求め、
比（cntINSIDE／cntEDGE）と値０.５との差が基準値以下になるように、前記サンプラ部におけるオフセット付与量を決定する、
ことを特徴とする請求項２記載のクロックデータ復元装置。
前記オフセット決定部は各期間Ｔ(n)において値Ｄ(n-2)に応じて前記オフセット付与量を補正することを特徴とする請求項４または５に記載のクロックデータ復元装置。