KR101559501B1

KR101559501B1 - 지터를 보상하는 반도체 집적 회로 및 지터 보상 방법

Info

Publication number: KR101559501B1
Application number: KR1020090030502A
Authority: KR
Inventors: 배승준; 박광일; 김영식; 곽상협
Original assignee: 삼성전자주식회사
Priority date: 2009-04-08
Filing date: 2009-04-08
Publication date: 2015-10-15
Also published as: US8269537B2; US8497718B2; KR20100111988A; US20130009685A1; CN101859598A; US20100259310A1

Abstract

본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는, 지터를 보상하는 반도체 집적 회로 및 지터 보상 방법에 관한 것이다.

본 발명에 따른 반도체 집적 회로는 전원의 노이즈를 검출하는 노이즈 검출 회로; 제 1 클록을 입력받고, 상기 검출된 노이즈에 응답하여 상기 제 1 클록을 지연시켜 제 2 클록으로서 출력하는 클록 지연 회로; 및 데이터 및 상기 전원을 입력받고, 상기 제 2 클록에 동기하여 상기 데이터를 출력하는 데이터 전송 회로를 포함한다.

본 발명에 따르면 전원 노이즈에 영향을 받지 않고 안정적으로 데이터를 판독하는 것이 가능하다.

Description

지터를 보상하는 반도체 집적 회로 및 지터 보상 방법{SEMICONDUCTOR INTEGRATED CIRCUIT COMPENSATING JITTER AND JITTER COMPENSATION METHOD}

최근, 반도체 공정 기술의 발달로 높은 집적도의 SOC(System-On-Chip) 설계가 보편화되고 있다. 또한, IT 산업의 급속한 발전과 광대역 통신망의 대중화는 방대한 정보를 빠른 속도로 처리할 수 있도록 하기 위하여 고속에서 안정적으로 동작하는 SOC의 개발을 요구하고 있다.

반도체 장치의 설계에 있어서, 높은 성능과 신뢰성을 확보하기 위해 고려해야 하는 가장 중요한 요소 중 하나가 클록의 동기화이다. 대부분의 디지털 회로는 클록의 천이(transition)에 동기하여 동작한다. 따라서, 클록 신호가 빠르게 천이 될수록 시스템 내에서 데이터의 시간당 이동량도 증가하며, 이는 성능의 향상으로 이어진다.

그런데, 반도체 메모리 장치의 동작 속도가 증가함에 따라 클록 지터에 의한 영향이 증가하고 있다. 지터(jitter)라 함은 시간 축에 따른 오차를 의미한다. 지 터는 장치와 장치 사이를 연결하는 회로 상에 존재하는 여러 가지 시간 지연(time delay) 요인에 의해 발생한다. 클록 지터는 반도체 메모리 장치의 신뢰성을 저하시킨다. 따라서, 지터에 의한 영향을 최소화할 것이 요구된다.

본 발명의 목적은 전원 노이즈에 의한 지터를 보상함으로써 지터에 의한 영향을 받지 않는 반도체 집적 회로 및 지터 보상 방법을 제공하는 데 있다.

실시 예로서, 상기 클록 지연 회로는 상기 검출된 노이즈의 크기에 따라 상기 제 1 클록의 지연을 증가 또는 감소시킨다. 상기 클록 지연 회로는 상기 검출된 노이즈의 크기가 증가하는 경우, 상기 제 1 클록의 지연을 증가시킨다. 상기 클록 지연 회로는 상기 검출된 노이즈의 크기가 감소하는 경우, 상기 제 1 클록의 지연을 감소시킨다.

다른 실시 예로서, 상기 제 2 클록은 상기 전원의 노이즈에 따라 상기 데이터 전송 회로 내에서 지연된다. 상기 제 2 클록은 상기 전원의 노이즈가 증가하는 경우, 상기 데이터 전송 회로 내에서의 지연이 감소된다. 상기 제 2 클록은 상기 전원의 노이즈가 감소하는 경우, 상기 데이터 전송 회로 내에서의 지연이 증가된다.

다른 실시 예로서, 상기 노이즈 검출 회로는 상기 전원의 노이즈를 필터링하기 위한 노이즈 패스 필터; 및 상기 필터링된 노이즈를 증폭하기 위한 노이즈 증폭 회로를 포함한다. 상기 노이즈 패스 필터는 상기 전원을 입력받고, 상기 전원의 저주파 성분을 출력한다. 상기 노이즈 증폭 회로는 상기 전원과 상기 전원의 저주파 성분의 차이를 증폭한다.

다른 실시 예로서, 상기 클록 지연 회로는 직렬로 연결된 복수의 서브 클록 지연 회로들을 포함하고, 상기 각각의 서브 클록 지연 회로는 클록을 전달하기 위하여 구성된 인버터; 일단이 접지 전압과 연결된 커패시터; 및 상기 노이즈 검출 회로의 출력에 게이트 전압이 연결되며 일단이 상기 인버터의 출력 단자와 연결되고 타단이 상기 접지 전압과 연결된 적어도 하나의 트랜지스터를 포함한다.

다른 실시 예로서, 상기 제 1 클록은 공통 클록 전송 라인을 통해 상기 클록 지연 회로에 인가된다. 상기 반도체 집적 회로는 복수의 데이터 전송 회로들을 추가로 포함하고, 상기 클록 지연 회로는 상기 복수의 데이터 전송 회로들에 각각 대응되는 복수의 서브 클록 지연 회로들을 포함하며, 상기 제 1 클록은 공통 클록 전송 라인을 통해 상기 복수의 서브 클록 지연 회로들에 공통으로 인가된다.

다른 실시 예로서, 전원 노이즈의 주파수를 검출하는 주파수 검출 회로를 더 포함하고, 상기 주파수 검출 회로는 상기 전원 노이즈의 주파수가 기준 값에 도달 하였는지 여부에 따라 상기 클록 지연 회로의 동작을 제어한다. 상기 주파수 검출 회로는 상기 전원 노이즈의 주파수가 기준 값보다 작은 경우, 상기 클록 지연 회로가 상기 제 1 클록을 지연시키도록 제어한다. 상기 주파수 검출 회로는 상기 전원 노이즈의 주파수가 기준 값보다 큰 경우, 상기 클록 지연 회로가 상기 제 1 클록을 지연시키지 않도록 제어한다.

본 발명에 따른 반도체 집적 회로는 전원의 노이즈를 검출하는 노이즈 검출 회로; 제 1 클록을 입력받고, 상기 검출된 노이즈에 응답하여 상기 제 1 클록을 지연시켜 제 2 클록으로서 출력하는 클록 지연 회로; 및 데이터 및 상기 전원을 각각 입력받고, 상기 제 2 클록에 동기하여 상기 데이터를 각각 출력하는 복수의 데이터 전송 회로들을 포함하고, 상기 제 2 클록은 공통 클록 전송 라인을 통해 상기 복수의 데이터 전송 회로들에 공통으로 인가된다. 상기 각각의 데이터 전송 회로는 복수의 데이터들을 입력받고, 상기 제 2 클록에 응답하여 상기 복수의 데이터들을 순차적으로 출력한다.

본 발명에 따른 반도체 집적 회로는 전원의 노이즈를 검출하는 노이즈 검출 회로; 제 1 클록을 입력받고, 상기 검출된 노이즈에 응답하여 상기 제 1 클록을 지연시켜 제 2 클록으로서 출력하는 클록 지연 회로; 및 데이터 및 상기 전원을 입력받고, 상기 제 2 클록에 동기하여 상기 데이터를 출력하는 데이터 전송 회로를 포함하되, 상기 클록 지연 회로는 직렬 연결된 복수의 클록 지연 유닛을 포함하고, 상기 각각의 클록 지연 유닛은 상기 검출된 노이즈에 응답하여 입력된 클록을 지연시키는 서브 클록 지연 회로; 및 상기 지연된 클록을 전송하는 서브 클록 전송 라 인을 포함한다.

본 발명에 따른 반도체 집적 회로는 전원의 노이즈를 검출하는 노이즈 검출 회로; 제 1 클록을 입력받고, 상기 검출된 노이즈에 응답하여 상기 제 1 클록을 지연시켜 제 2 클록으로서 출력하는 클록 지연 회로; 및 데이터 및 상기 전원을 입력받고, 상기 제 2 클록에 동기하여 상기 데이터를 출력하는 데이터 전송 회로를 포함하고, 상기 노이즈 검출 회로는 상기 전원의 노이즈를 필터링하기 위한 노이즈 패스 필터; 및 상기 필터링된 노이즈를 증폭하기 위한 노이즈 증폭 회로를 포함한다.

본 발명에 따른 반도체 집적 회로는 전원의 노이즈를 검출하는 노이즈 검출 회로; 제 1 클록을 입력받고, 상기 검출된 노이즈에 응답하여 상기 제 1 클록을 지연시켜 제 2 클록으로서 출력하는 클록 지연 회로; 및 데이터 및 상기 전원을 입력받고, 상기 제 2 클록에 동기하여 상기 데이터를 출력하는 데이터 전송 회로를 포함하고, 상기 노이즈 검출 회로는 상기 전원의 노이즈를 필터링하기 위한 노이즈 패스 필터; 및 상기 필터링된 노이즈를 증폭하기 위한 노이즈 증폭 회로를 포함하고, 상기 클록 지연 회로는 직렬로 연결된 복수의 서브 클록 지연 회로들을 포함하고, 상기 각각의 서브 클록 지연 회로는 클록을 전달하기 위하여 구성된 인버터; 일단이 접지 전압과 연결된 커패시터; 및 상기 노이즈 검출 회로의 출력에 게이트 전압이 연결되며 일단이 상기 인버터의 출력 단자와 연결되고 타단이 상기 접지 전압과 연결된 적어도 하나의 트랜지스터를 포함한다.

본 발명에 따른 지터 보상 방법은 전원의 노이즈를 검출하는 단계; 상기 검 출된 노이즈에 응답하여 제 1 클록을 지연시켜 제 2 클록으로서 출력하는 단계; 및 데이터 및 상기 전원을 입력받고, 상기 제 2 클록에 동기하여 상기 데이터를 출력하는 단계를 포함한다. 상기 검출된 노이즈의 크기에 따라 상기 제 1 클록이 지연되는 정도가 변경된다. 상기 데이터를 출력하는 단계 동안, 상기 제 2 클록은 상기 전원의 노이즈의 크기에 따라 지연되는 정도가 변경된다.

다른 실시 예로서, 상기 전원의 주파수를 검출하는 단계를 더 포함하고,

상기 전원의 주파수가 기준 값에 도달하였는지 여부에 따라 상기 제 1 클록의 지연 여부가 결정된다.

본 발명에 따른 컴퓨팅 시스템은 데이터를 처리하기 위한 프로세서; 및 상기 프로세서에 의해 처리된 데이터를 저장하기 위한 반도체 집적 회로를 포함하며, 상기 반도체 집적 회로는 청구항 1에 기재된 반도체 집적 회로인 것을 특징으로 한다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일 한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

아래에서 반도체 집적 회로가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다, 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

컴퓨터 시스템에서 메인(main) 메모리로 사용되는 반도체 메모리 장치는 메모리 셀로/로부터 데이터를 입력/출력하는 것에 의해 그 역할을 수행한다. 반도체 메모리 장치의 데이터 입력/출력 속도는 컴퓨터 시스템의 동작 속도를 결정하는 매우 중요한 요소이다.

반도체 메모리 장치의 동작 속도를 향상시키기 위하여, 컴퓨터 시스템으로부터 발생되는 클록 신호에 동기하여 내부 회로들이 제어되는 동기식 다이내믹 랜덤 액세스 메모리(synchronous dynamic random access memory, Synchronous DRAM) 장치(SDRAM)가 사용되어 왔다.

일반적으로, 데이터 전송 속도가 증가하면 데이터 판별 동작에서의 시간 마진(time margin)이 감소한다. 시간 마진이 감소함에 따라 정확한 데이터 판별이 어려워진다. 데이터를 정확히 판별하기 위해서는 데이터를 샘플링하기 위한 클록 신호가 샘플링되는 데이터의 최대의 마진을 갖는 부분에 위치하도록 해야 한다.

기존의 DDR(Doule Data Rate) 및 GDDR(Graphic Double Data Rate) DRAM에서 는 데이터 전송을 위하여 스트로브(strobe) 신호를 사용한다. DDR 인터페이스는 콘트롤러(cotroller)나 DRAM에서 데이터를 전송하거나 판별할 때 데이터 스트로브 신호(DQS)의 상승 에지(rising edge) 및 하강 에지(falling edge)를 사용한다.

이 방식은 데이터 스트로브 신호(DQS) 주파수보다 2배 빠른 속도로 데이터를 전송시킨다는 장점 및 데이터(DQ)와 데이터 스트로브 신호(DQS)가 동일한 경로로 전송되므로 위상 노이즈(phase noise)가 공통으로 인가되어 제거 가능하다는 장점을 가진다.

그러나, 데이터 전송 속도가 높아지면 데이터 스트로브 신호(DQS)의 주파수도 높아져야 한다는 단점이 있다. 예를 들어, 데이터 전송 속도가 Gb/s(giga bit/sec) 이상이 되는 메모리 시스템에서는 데이터 스트로브 신호(DQS)의 주파수도 GHz(giga hertz) 이상이 되어야 하는데, 이 경우 칩 상에서 데이터 스트로브 신호(DQS)의 분배가 힘들고 데이터(DQ)를 판별하기도 힘든 문제가 있다.

도 1은 데이터 전송 회로를 설명하기 위한 도면이다. 도 1을 참조하면, 데이터 전송 회로(100)는 전원(VDD)을 입력받는다. 전원(VDD)은 데이터 전송 회로(100)의 동작을 위한 에너지원(energy source)으로 사용된다. 데이터 전송 회로(100)는 클록(CLK)에 동기되어 입력 데이터(DIN)를 출력한다. 예를 들어, 데이터 전송 회로(100)는 클록(CLK)의 상승 에지에서 입력 데이터(DIN)를 검출한다.

본 발명에서 전원(VDD)은 반도체 집적회로에 사용되는 전원 전압을 통칭하는 한 예로써 사용된다. 본 발명은 전원 전압(VDD) 뿐만 아니라 접지 전압(VSS), 데이터용 전원 전압(VDDQ), 데이터용 접지 전압(VSSQ), 저전원 전압(VDDL), 그리고 고 전원 전압(VDDH)등에도 적용이 가능하다.

그런데, 전원(VDD)에는 다양한 원인에 의해 노이즈가 발생할 수 있다. 전원 노이즈의 원인으로서, PCB board noise, package inductance에 의한 공진 노이즈, on-chip IR drop 노이즈 등이 있다.

전원 노이즈에 의해 데이터 전송 회로(100)에 입력된 클록(CLK)에 지터가 발생할 수 있다. 그리고, 클록 지터에 의해 입력된 데이터(DIN)가 잘못 판독될 수 있다. 이는 데이터 전송 회로의 신뢰성을 저하시킨다. 클록 지터에 의한 데이터 오판독은 후술될 도 2를 참조하여 자세히 설명될 것이다.

도 2는 클록 지터가 데이터 판독에 미치는 영향을 설명하기 위한 도면이다. 이하, 예를 들어 입력 데이터가 "0101010101010"인 경우가 설명된다. 전원(VDD)은 노이즈에 의해 기준 값보다 높거나 낮은 값을 가질 수 있다.

도면에 도시되지 않았지만, 데이터 전송 회로는 트랜지스터 등의 반도체 소자 등을 포함할 수 있다. 트랜지스터는 높은 전압에서 빠른 속도로 동작한다. 따라서, 전원 전압(VDD)이 기준 값보다 높은 경우, 클록(CLK)의 지연이 감소할 것이며, 전원 전압(VDD)이 기준 값보다 낮은 경우, 클록(CLK)의 지연이 증가할 것이다.

도 2를 참조하면, (3), (5), (8), (10) 번째 클록이 인가될 때, 전원(VDD)은 기준 값보다 낮은 값을 갖는다. 전원(VDD)이 낮은 값을 갖기 때문에 클록이 지연된다. 지연된 클록에 의해 입력된 데이터(DIN)가 잘못 판독된다. 결국, 입력된 데이터(DIN)와 출력되는 데이터(DOUT)가 서로 다른 값을 갖는다. 이는 데이터 전송 회로의 신뢰성을 저하시킨다. 결국, 전원(VDD)의 변동에 무관하게 데이터를 정확하게 판독할 수 있는 반도체 집적 회로가 요구된다.

도 3은 본 발명의 제 1 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다. 도 3을 참조하면, 반도체 집적 회로(200)는 전원 노이즈 검출 회로(210), 클록 지연 회로(220), 그리고 데이터 전송 회로(230)를 포함한다.

전원 노이즈 검출 회로(210)는 데이터 전송 회로(230)에 인가되는 전원(VDD)의 노이즈를 검출한다. 검출된 전원 노이즈는 클록 지연 회로(220)에 전달된다. 클록 지연 회로(220)는 전원 노이즈에 응답하여 클록(CLK)의 지연을 증가 또는 감소시킨다.

예를 들어, 클록 지연 회로(220)는 전원(VDD)이 기준 값보다 높은 경우에 클록(CLK)의 지연을 증가시키고, 전원(VDD)이 기준 값보다 낮은 경우에 클록(CLK)의 지연을 감소시킨다. 지연된 클록(D_CLK)은 데이터 전송 회로(230)에 전달된다. 참고로, 전원은 외부 전원(VDD)에 한정되지 않는다. 전원은 데이터 전송 회로(230)가 동작하는데 필요한 전력을 공급하기 위한 임의의 에너지원(energy source)일 수 있다.

데이터 전송 회로(230)는 지연된 클록(D_CLK)에 동기되어 입력 데이터(DIN)를 판별한다. 전원 노이즈는 데이터 전송 회로(230)에 입력된 클록에 영향을 미친다. 전원 전압(VDD)이 높으면 데이터 전송 회로(230) 내에서의 클록 지연이 감소하고, 전원 전압(VDD)이 낮으면 데이터 전송 회로(230) 내에서의 클록 지연이 증가한다. 예를 들어, 전원 전압(VDD)이 50mV 증가하면, 데이터 전송 회로(230) 내에서의 클록 지연이 20ps 감소할 수 있다.

본 발명에 있어서, 데이터 전송 회로(230)에서의 클록 지연을 보상하기 위하여 클록 지연 회로(220)에서 클록의 지연을 제어한다. 예를 들어, 전원 전압(VDD)이 증가하면 데이터 전송 회로(230)에서의 클록 지연이 감소할 것이기 때문에, 미리 클록 지연 회로(220)에서 클록 지연을 증가시킨다. 결국, 클록 지연 회로(220)에서의 클록 지연 증가와 데이터 전송 회로(230)에서의 클록 지연 감소에 의해 클록 지연이 일정하게 된다.

같은 방법으로, 전원 전압(VDD)이 감소하면 데이터 전송 회로(230)에서의 클록 지연이 증가할 것이기 때문에, 미리 클록 지연 회로(220)에서 클록 지연을 감소시킨다. 결국, 클록 지연 회로(220)에서의 클록 지연 감소와 데이터 전송 회로(230)에서의 클록 지연 증가에 의해 클록 지연이 일정하게 된다. 클록의 지연이 일정하기 때문에 데이터 판별 시점을 정확하게 결정될 수 있다. 결국, 반도체 집적 회로의 신뢰성이 향상될 수 있다.

도 4는 본 발명의 제 1 실시 예에 따른 데이터 판독을 설명하기 위한 도면이다. 도 3에 도시된 바와 같이, 클록(CLK)은 클록 지연 회로(220)에 인가된다. 클록 지연 회로(220)는 전원 전압(VDD)에 응답하여 클록(CLK)을 지연시키고, 지연된 클록(D_CLK)을 출력한다.

클록 지연 회로(220)는 전원 전압(VDD)이 기준 값보다 높은 경우, 클록(CLK)의 지연을 증가시키고, 전원 전압(VDD)이 기준 값보다 낮은 경우, 클록(CLK)의 지연을 감소시킬 것이다. 예를 들어, (2)번째 클록이 인가될 때 전원(VDD)은 기준 값보다 높은 값을 갖는다. 전원(VDD)이 높은 값을 갖기 때문에 클록 지연 회로(220) 는 입력된 클록(CLK)의 지연을 증가시킨다. 반대로, (3)번째 클록이 인가될 때 전원(VDD)은 기준 값보다 낮은 값을 갖는다. 전원(VDD)이 낮은 값을 갖기 때문에 클록 지연 회로(220)는 입력된 클록(CLK)의 지연을 감소시킨다.

상술한 바와 같이 데이터 전송 회로(230)에 입력된 클록(CLK)의 지연 정도는 전원의 크기에 따라 달라진다. 그런데 클록(CLK)이 클록 지연 회로(220)에 의해 미리 전원(VDD)에 응답하여 조절되기 때문에 데이터 전송 회로 내에서의 클록(Jittered CLK)은 일정한 값을 갖는다. 결국, 본 발명에 의하면 입력된 데이터(DIN)가 정확하게 출력될 수 있다.

도 5는 본 발명의 제 2 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다. 도 5를 참조하면, 전원 노이즈 검출 회로(310)는 노이즈 패스 필터(311) 및 노이즈 증폭기(312)를 포함한다. 편의상 하나의 데이터 전송 회로(340)만이 도시되었지만, 본 발명에 따른 반도체 집적 회로가 복수의 데이터 전송 회로들을 포함할 수 있음은 물론이다.

노이즈 패스 필터(311)는 데이터 전송 회로(340)에 인가되는 전원(VDD)의 노이즈를 검출한다. 검출된 전원 노이즈는 노이즈 증폭기(312)에 전달된다. 노이즈 증폭기(312)는 검출된 전원 노이즈를 증폭한다. 증폭된 전원 노이즈는 전압 제어 지연 라인(320)에 전달된다.

전압 제어 지연 라인(320)은 전원 노이즈에 응답하여 클록(CLK)의 지연을 제어한다. 예를 들어, 전원 전압(VDD)이 높은 경우, 전압 제어 지연 라인(320)은 클록(CLK)의 지연을 증가시킨다. 또한, 전원 전압(VDD)이 낮은 경우, 전압 제어 지연 라인(320)은 클록(CLK)의 지연을 감소시킨다. 지연된 클록(D_CLK)은 클록 라인(330)을 통해 데이터 전송 회로(340)에 인가된다.

데이터 전송 회로(340)는 지연된 클록(D_CLK)에 응답하여 입력 데이터(DIN)를 출력 데이터(DOUT)로 변환한다. 예를 들어, 데이터 전송 회로(340)는 지연된 클록(D_CLK)에 동기되어 복수의 병렬 입력 데이터를 직렬 데이터로 변환할 수 있다.

도 6은 본 발명의 제 3 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다. 도 6을 참조하면, 반도체 집적 회로(300)는 전원 노이즈 검출 회로(310), 전압 제어 지연 라인(320), 클록 라인(330), 그리고 복수의 데이터 전송 회로들(341~34n)을 포함한다. 전압 제어 지연 라인(320)은 도 3의 클록 지연 회로(220)에 대응한다.

전원 노이즈 검출 회로(310)는 전원(VDD)의 노이즈를 검출한다. 검출된 노이즈는 전압 제어 지연 라인(320)에 전달된다. 전압 제어 지연 라인(320)은 입력된 전원 노이즈에 응답하여 클록(CLK)의 지연을 증가 또는 감소시킨다.

예를 들어, 전원 전압(VDD)이 높은 경우, 전압 제어 지연 라인(320)은 클록(CLK)의 지연을 증가시킨다. 또한, 전원 전압(VDD)이 낮은 경우, 전압 제어 지연 라인(320)은 클록(CLK)의 지연을 감소시킨다. 지연된 클록(D_CLK)은 클록 라인(330)을 통해 복수의 데이터 전송 회로들(341~34n)에 전달된다. 클록(CLK)은 클록 패드(CLK pad)를 통해 외부로부터 입력될 수 있다.

각각의 데이터 전송 회로(341~34n)는 지연된 클록(D_CLK)에 동기되어 입력 데이터(DIN1~DINn)를 출력 데이터(DOUT1~DOUTn)로 변환한다. 각각의 출력 데이 터(DOUT1~DOUTn)는 DQ 패드(DQ pad1~DQ padn)를 통해 외부로 출력될 수 있다.

각각의 데이터 전송 회로(341~34n)는 복수의 데이터를 입력받을 수 있다. 예를 들어, 각각의 데이터 전송 회로(341~34n)는 직렬화기(serializer)로 동작할 수 있다. 직렬화기는 복수의 병렬 데이터를 직렬로 변환하여 출력한다. 본 실시 예에서 데이터 전송 회로(341~34n)는 입력된 복수의 병렬 데이터들을 직렬 데이터로 변환하여 출력할 수 있다. 그러나, 데이터 전송 회로(341~34n)가 하나의 입력된 데이터를 클록에 동기하여 출력할 수 있음은 물론이다.

상술한 바와 같이, 각각의 데이터 전송 회로(341~34n)에서 발생하는 클록 지터가 전압 제어 지연 라인(320)에 의해 상쇄된다. 따라서, 데이터 전송 회로(341~34n)는 안정적인 클록에 동기되어 정확하게 데이터를 판독할 수 있다. 결국, 반도체 집적 회로의 신뢰성이 향상된다.

도 7은 본 발명의 제 4 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다. 도 7을 참조하면, 반도체 집적 회로(400)는 전원 노이즈 검출 회로(410), 복수의 전압 제어 지연 라인들(421~42n), 클록 라인(430), 그리고 복수의 데이터 전송 회로들(441~44n)을 포함한다.

도 6에 도시된 제 3 실시 예의 경우, 전압 제어 지연 라인(320)은 클록 라인(330)의 전단에 위치한다. 즉, 지연된 클록(D_CLK)이 클록 라인(330)을 통해 데이터 전송 회로(341~34n)에 전달된다. 따라서, 지연된 클록(D_CLK)이 전압 제어 지연 라인(320)으로부터 데이터 전송 회로(341~34n)에까지 도달하는 시간이 증가한다.

지연된 클록(D_CLK)의 전달 시간 증가는 문제점을 야기시킬 수 있다. 즉, t1 시점에서의 전원 노이즈에 대응하여 지연된 클록(D_CLK)이 t2 시점에 데이터 전송 회로(341~34n)에 인가될 수 있다. 그런데, t1 시점과 t2 시점에서 데이터 전송 회로(341~34n)에 인가되는 전원 노이즈들은 서로 다를 수 있기 때문에 문제가 야기될 수 있다.

예를 들어, t1 시점에서 전원 전압(VDD)이 기준 값보다 50mV 만큼 높은 것에 대응하여 20ps 만큼 지연된 클록(D_CLK)이 t2 시점에 데이터 전송 유닛(341~34n)에 도달하였으나, t2 시점에 데이터 전송 유닛(341~34n)에 인가되는 전원 전압(VDD)이 기준 값보다 50mV 만큼 작은 경우에 문제가 발생할 수 있다.

도 7에 도시된 제 4 실시 예는 이러한 문제를 해결할 수 있다. 도 7을 참조하면, 복수의 전압 제어 지연 라인들(421~42n)은 클록 라인(430)의 후단에 위치한다. 따라서, 전압 제어 지연 라인들(421~42n)로부터 출력된 지연된 클록들(D_CLK1~D_CLKn)이 클록 라인(430)을 통하지 않고 곧바로 데이터 전송 회로들(441~44n)에 인가된다.

결국, 전압 제어 지연 라인(421~42n)과 데이터 전송 회로(441~44n) 사이의 거리가 감소된다. 따라서, 지연된 클록(D_CLK1~D_CLKn)이 전압 제어 지연 라인(421~42n)으로부터 데이터 전송 회로(441~44n)에까지 전달되는 시간이 감소될 수 있다. 따라서 제 4 실시 예의 경우 제 3 실시 예에서보다 전원(VDD)의 노이즈의 주파수가 높은 주파수(Hign frequency)에서 적용하는 것이 적합하다.

도 8은 본 발명의 제 5 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다. 도 8을 참조하면, 반도체 집적 회로(500)는 전원 노이즈 검출 회로(510), 전압 제어 지연 라인(520), 클록 라인(530), 그리고 복수의 데이터 전송 회로들(541~54n)을 포함한다.

제 5 실시 예의 경우, 제 4 실시 예와 마찬가지로 전압 제어 지연 라인(520)이 클록 라인(530)의 후단에 위치한다. 따라서, 전압 제어 지연 라인(520)로부터 출력된 지연된 클록(D_CLK)이 클록 라인(530)을 통하지 않고 곧바로 데이터 전송 회로들(541~54n)에 인가된다.

결국, 전압 제어 지연 라인(520)과 데이터 전송 회로들(541~54n) 사이의 거리가 감소된다. 따라서, 지연된 클록(D_CLK)이 전압 제어 지연 라인(520)으로부터 데이터 전송 회로들(541~54n)에까지 전달되는 시간이 감소될 수 있다. 따라서 제 5 실시 예의 경우 제 3 실시 예에서보다 전원(VDD)의 노이즈의 주파수가 높은 주파수(Hign frequency)에서 적용하는 것이 적합하다.

도 9는 본 발명의 제 6 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다. 도 9를 참조하면, 반도체 집적 회로(600)는 전원 노이즈 검출 회로(610), 복수의 전압 제어 지연 라인들(621~62m), 복수의 클록 라인들(631~63m), 그리고 데이터 전송 회로(641)를 포함한다. 설명의 편의상, 하나의 데이터 전송 회로(641) 만이 도시되었으나 복수의 데이터 전송 회로가 포함될 수 있음은 물론이다. 예를 들어, 지연된 클록(D_CLK)은 복수의 데이터 전송 회로에 공통으로 인가될 수 있다.

도 9에 도시된 반도체 집적 회로가 상술한 제 1 내지 제 5 실시 예와 다른 점은 하나의 클록 라인이 복수의 클록 라인들(631~63m)로 분리된다는 점이다. 그리고, 각각의 클록 라인(631~63m)마다 전압 제어 지연 라인(621~62m)이 구비된다.

하나의 전압 제어 지연 라인이 제어해야 하는 지연의 정도가 크면, 클록 지연의 정확도가 감소한다. 예를 들어, ±50ps의 지연을 제어해야 하는 전압 제어 지연 라인보다 ±5ps의 지연을 제어해야 하는 전압 제어 지연 라인의 정확도가 높다.

본 실시 예에 있어서, 복수의 전압 제어 지연 라인들(621~62m)이 구비됨에 따라 하나의 전압 제어 지연 라인이 제어해야 하는 지연이 감소된다. 따라서, 전체적인 지연의 정확도가 향상될 수 있다.

도 10은 본 발명의 제 7 실시 예에 따른 반도체 집적 회로를 보여주는 도면이다. 도 10을 참조하면, 반도체 집적 회로(700)는 전원 노이즈 검출 회로(710), 전압 제어 지연 라인(720), 데이터 전송 회로(730), 그리고 전원 노이즈 주파수 검출 회로(740)를 포함한다. 설명의 편의상, 하나의 데이터 전송 회로(730)만이 도시되었으나 복수의 데이터 전송 회로가 포함될 수 있음은 물론이다. 예를 들어, 지연된 클록(D_CLK)은 복수의 데이터 전송 회로에 공통으로 인가될 수 있다.

전원 노이즈 주파수 검출 회로(740)는 전원 노이즈의 주파수를 검출한다. 전원 노이즈의 주파수가 기준 주파수보다 작은 경우, 전원 노이즈 주파수 검출 회로(740)는 전압 제어 지연 라인(720)이 클록(CLK)을 지연시키도록 제어한다. 예를 들어, 전원 노이즈 주파수 검출 회로(740)는 전원 노이즈의 주파수가 기준 주파수(예를 들면, 300MHz)보다 작은 경우, 전압 제어 지연 라인(720)이 클록(CLK)을 지연시키도록 제어할 수 있다. 기준 주파수는 상황에 따라 변경될 수 있음은 물론이 다.

반대로, 전원 노이즈의 주파수가 기준 주파수보다 큰 경우, 전원 노이즈 주파수 검출 회로(740)는 전압 제어 지연 라인(720)이 클록(CLK)을 지연시키지 않도록 제어한다. 예를 들어, 전원 노이즈 주파수 검출 회로(740)는 전원 노이즈의 주파수가 기준 주파수(예를 들면, 300MHz)보다 큰 경우, 전압 제어 지연 라인(720)이 클록을 그대로 출력하도록 제어할 수 있다. 상술한 구성을 통해, 전원 노이즈의 주파수에 따라 선택적으로 클록을 지연시킴으로써 반도체 집적 회로의 신뢰성이 향상될 수 있다.

도 11은 본 발명의 제 8 실시 예에 따른 반도체 집적 회로를 보여주는 도면이다. 도 11을 참조하면, 반도체 집적 회로(800)는 전원 노이즈 검출 회로(810), 제 1 전압 제어 지연 라인(820), 데이터 전송 회로(830), 전원 노이즈 주파수 검출 회로(840), VCDL 제어 회로(850), 클록 라인(860), 그리고 제 2 전압 제어 지연 라인(870)을 포함한다.

설명의 편의상, 하나의 데이터 전송 회로(830)만이 도시되었으나 복수의 데이터 전송 회로가 포함될 수 있음은 물론이다. 예를 들어, 지연된 클록(D_CLK)은 복수의 데이터 전송 회로에 공통으로 인가될 수 있다.

전원 노이즈 주파수 검출 회로(840)는 전원(VDD)의 주파수를 검출하고 검출된 주파수에 대한 정보를 VCDL 제어 회로(850)에 전송한다. VCDL 제어 회로(850)는 수신된 전원(VDD)의 주파수 정보를 기준 주파수와 비교한다.

VCDL 제어 회로(850)는 기준 주파수보다 전원(VDD)의 주파수가 더 낮은 경우 에는 제 1 전압 제어 지연 라인(820)가 동작하고 제 2 전압 제어 지연 라인(870)이 동작하지 않도록 제어한다. 따라서, 클록 라인(830)의 전단에서 제 1 전압 제어 지연 라인(820)이 클록(CLK)을 지연시킨다. 제 2 전압 제어 지연 라인(870)은 클록 라인(860)으로부터의 클록을 데이터 전송 회로(830)에 전달한다.

또한, VCDL 제어기(850)는 기준 주파수보다 전원(VDD)의 주파수가 더 높은 경우에는 제 2 전압 제어 지연 라인(870)이 동작하고 제 1 전압 제어 지연 라인(820)이 동작하지 않도록 제어한다. 따라서, 클록 라인(830)의 후단에서 제 2 전압 제어 지연 라인(870)이 클록(CLK)을 지연시킨다. 제 1 전압 제어 지연 라인(870)은 외부로부터의 클록(CLK)을 클록 라인(860)에 전달한다.

상술한 바와 같이, 전원(VDD)의 주파수의 높고 낮음에 따라 제 1 전압 제어 지연 라인(820) 또는 제 2 전압 제어 지연 라인(870)에 의한 클록 지연을 클록 라인(860)의 전단 또는 후단에서 선택적으로 할 수 있게 함으로써 주파수에 따른 효율적인 지터 보상이 가능해진다.

도 12는 본 발명에 따른 전압 제어 지연 라인 및 전원 노이즈 검출 회로를 자세히 설명하기 위한 도면이다. 도 12를 참조하면, 전압 제어 지연 라인(910)은 복수의 인버터들(B1~Bk), 복수의 트랜지스터들(T1~Tk), 그리고 복수의 커패시터들(C1~Ck)을 포함한다. 전원 노이즈 검출 회로(920)는 소스 팔로워(921), 전류 소스(922), RC 회로(923), 그리고 차동 증폭기(924)를 포함한다.

전원(VDD)의 전압은 소스 팔로워(921)에 의해 소스 팔로워(921)의 문턱전압(Vth) 만큼 낮아지고 차동 증폭기(924)의 제 1 노드(+ node)에 입력된다. 전 원(VDD)의 전압을 낮추는 이유는 차동 증폭기(924)가 동작하기에 적절한 전압으로 조절하기 위함이다. 차동 증폭기(924)가 효율적으로 동작하기 위해서는 입력이 특정 범위 내일 것이 요구되기 때문이다. 따라서, 차동 증폭기(924)의 특성에 따라, 소스 팔로워(921)는 생략될 수 있다.

RC 회로(923)는 로우 패스 필터(Low pass filter)로서 동작한다. RC 회로(923)는 전원(VDD)의 저주파(low frequency) 성분을 선택한다. 전원(VDD)의 저주파 성분은 차동 증폭기(924)의 제 2 노드(- node)에 입력된다. 또한, 전원(VDD)은 차동 증폭기의 제 1 노드(+ node)에 입력된다. 또한, 전원(VDD)은 차동 증폭기의 제 1 노드(+ node)에 입력된다.

차동 증폭기(924)는 두 가지 입력의 차이를 증폭한다. 결과적으로, 차동 증폭기(924)는 전원의 고주파 성분을 증폭한다. 차동 증폭기(924)에 의해 검출된 고주파 성분(VCTL)은 전압 제어 지연 라인(910)에 전달된다.

전압 제어 지연 라인(910)은 전원의 고주파 성분(VCTL)에 응답하여, 클록(CLK)을 지연시킨다. 클록(CLK)은 복수의 인버터들(B1~Bk)을 통과함에 따라 지연될 것이다. 클록(CLK)의 지연 정도는 트랜지스터들(T1~Tk)의 턴 온 여부에 따라 조절될 수 있다.

예를 들어, 노이즈 전압(VCTL)의 레벨이 높은 경우, 트랜지스터들(T1~Tk)은 턴 온 될 것이다. 트랜지스터들(T1~Tk)이 턴 온 됨에 따라 인버터가 커패시터에 연결될 것이다. 인버터가 커패시터에 연결됨에 따라 커패시턴스가 증가할 것이다. 커패시턴스가 증가함에 따라, 클록(CLK)의 지연이 증가할 것이다.

반대로, 노이즈 전압(VCTL)의 레벨이 낮은 경우, 트랜지스터들(T1~Tk)은 턴 오프 될 것이다. 트랜지스터들(T1~Tk)이 턴 오프 됨에 따라 인버터가 커패시터와 분리될 것이다. 인버터가 커패시터와 분리됨에 따라 커패시턴스가 감소할 것이다. 커패시턴스가 감소함에 따라, 클록(CLK)의 지연이 감소할 것이다.

또한, 클록 지연을 세밀하게 조절하기 위해 트랜지스터들(T1~Tk)은 서로 다른 문턱 전압들을 가질 수 있다. 따라서, 선택적으로 트랜지스터들(T1~Tk)을 턴 온 시키는 것이 가능해진다. 결국, 노이즈 전압(VCTL)의 레벨이 높은 경우에는 클록의 지연이 증가하고, 노이즈 전압(VCTL)의 레벨이 낮은 경우에는 클록의 지연이 감소할 것이다.

도 13은 본 발명에 따른 전압 제어 지연 라인의 다른 실시 예를 보여주는 도면이다. 도 13을 참조하면, 전압 제어 지연 라인(1010)은 전원 노이즈(VCTL)에 응답하여 클록(CLK)을 지연된 클록(D_CLK)으로 변환한다. 전압 제어 지연 라인(1010)은 복수의 트랜지스터들을 포함한다.

도 13에 도시된 전압 제어 지연 라인(1010)은 도 12에 도시된 전압 제어 지연 라인(910)과 유사하게 동작한다. 전압 제어 지연 라인(1010)은 전원 노이즈(VCTL)에 응답하여, 클록(CLK)을 지연시킨다. 예를 들어, 노이즈 전압(VCTL)의 레벨이 높은 경우, 클록(CLK)의 지연이 증가할 것이다. 반대로, 노이즈 전압(VCTL)의 레벨이 낮은 경우, 클록(CLK)의 지연이 감소할 것이다. 설명의 간결화를 위하여, 전압 제어 지연 라인(1010)의 동작에 대한 자세한 설명은 생략될 것이다.

도 12 및 도 13에 각각 전압 제어 지연 라인의 실시 예들이 도시되었지만, 본 발명의 범위는 이에 한정되지 않는다. 전압 제어 지연 라인은 입력된 전압에 응답하여 입력 클록을 지연시키는 임의의 회로로 구성될 수 있다. 전압 제어 지연 라인은 다양한 형태로 구성될 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다.

도 14는 본 발명에 따른 지터 보상 방법을 설명하기 위한 순서도이다. 도 14를 참조하면, 본 발명에 따른 지터 보상 방법은 S110 내지 S130 단계를 포함한다.

S110 단계에서, 전원의 노이즈가 검출된다. S120 단계에서, 상기 검출된 전원 노이즈에 따라 제 1 클록이 지연된다. 제 1 클록의 지연 정도는 전원 노이즈의 크기에 따라 결정된다. 예를 들어, 전원 노이즈의 크기가 증가할 경우, 제 1 클록의 지연 정도는 증가할 것이다. 반대로, 전원 노이즈의 크기가 감소할 경우, 제 1 클록의 지연 정도는 감소할 것이다. S130 단계에서, 상기 지연된 클록에 동기하여 데이터가 출력된다.

도 15는 본 발명에 따른 반도체 집적 회로를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다. 도 15를 참조하면, 컴퓨팅 시스템(1100)은 프로세서(1110), 입력 장치들(1140),출력 장치들(1150), 불휘발성 메모리 장치(1130), 그리고 주 기억 장치(1120)를 포함한다. 도면에서 실선은 데이터 또는 명령이 이동하는 시스템 버스(System bus)를 나타낸다.

본 발명에 따른 컴퓨팅 시스템(1100)은 입력 장치들(1140)(키보드, 카메라 등)을 통해 외부로부터 데이터를 입력받는다. 입력된 데이터는 사용자에 의한 명령이거나 카메라 등에 의한 영상 데이터 등의 멀티 미디어 데이터일 수 있다. 입력된 데이터는 불휘발성 메모리 장치(1130) 또는 주 기억 장치(1120)에 저장된다.

프로세서(1110)에 의한 처리 결과는 불휘발성 메모리 장치(1130) 또는 주 기억 장치(1120)에 저장된다. 출력 장치들(1150)은 불휘발성 메모리 장치(1130) 또는 주 기억 장치(1120)에 저장된 데이터를 출력한다. 출력 장치들(1150)은 디지털 데이터를 인간이 감지 가능한 형태로 출력한다.

예를 들어, 출력 장치들(1150)은 디스플레이 장치 또는 스피커 등을 포함한다. 주기억 장치(1120)는 본 발명에 따른 반도체 집적 회로를 포함할 것이다. 주기억 장치(1120)는 다이내믹 랜덤 액세스 메모리로 구현될 수 있다. 본 발명에 따른 반도체 집적 회로의 신뢰성이 향상됨에 따라 다이내믹 랜덤 액세스 메모리의 신뢰성이 향상될 것이다. 도한 다이내믹 랜덤 액세스 메모리의 성능이 향상됨에 따라 컴퓨팅 시스템(1100)의 신뢰성도 향상될 것이다.

주기억 장치(1120)는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 주기억 장치(1120)는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

비록 도면에는 도시되지 않았지만 컴퓨팅 시스템(1100)의 동작에 필요한 전원을 공급하기 위한 전원 공급부(Power supply)가 요구됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 그리고, 컴퓨팅 시스템(1100)이 휴대용 기기(mobile device)인 경우, 컴퓨팅 시스템(1100)의 동작 전원을 공급하기 위한 배터리(battery)가 추가로 요구될 것이다.

또한, 컴퓨팅 시스템은 특정한 용도를 위한 모듈로 사용될 수 있다. 예를 들어, 컴퓨팅 시스템은 영상을 전담하여 처리하기 위한 그래픽 카드로 사용될 수 있다. 고화질 비디오, 3-차원 게임(3-dimensional game) 등의 등장으로 처리되어야 할 데이터의 양이 기하급수적으로 증가하였다. 따라서, 증가된 영상 데이터를 전담하여 처리할 장치가 요구된다. 특히, 그래픽 카드에 사용되는 그래픽 디램의 경우, 빠른 속도로 동작하기 때문에 클록 지터에 의한 영향에 취약하다. 그런데, 본 발명에 따른 반도체 집적 회로의 경우, 클록 지터가 최소화되기 때문에 그래픽 디램이 빠르게 동작할 수 있다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

도 1은 데이터 전송 회로를 설명하기 위한 도면이다.

도 2는 클록 지터가 데이터 판독에 미치는 영향을 설명하기 위한 도면이다.

도 3은 본 발명의 제 1 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다.

도 4는 본 발명의 제 1 실시 예에 따른 데이터 판독을 설명하기 위한 도면이다.

도 5는 본 발명의 제 2 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다.

도 6은 본 발명의 제 3 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다.

도 7은 본 발명의 제 4 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다.

도 8은 본 발명의 제 5 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다.

도 9는 본 발명의 제 6 실시 예에 따른 반도체 집적 회로를 설명하기 위한 블록도이다.

도 10은 본 발명의 제 7 실시 예에 따른 반도체 집적 회로를 보여주는 도면이다.

도 11은 본 발명의 제 8 실시 예에 따른 반도체 집적 회로를 보여주는 도면 이다.

도 12는 본 발명에 따른 전압 제어 지연 라인 및 전원 노이즈 검출 회로를 자세히 설명하기 위한 도면이다.

도 13은 본 발명에 따른 전압 제어 지연 라인의 다른 실시 예를 보여주는 도면이다.

도 14는 본 발명에 따른 지터 보상 방법을 설명하기 위한 순서도이다.

도 15는 본 발명에 따른 반도체 집적 회로를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.

Claims

전원에서 노이즈 성분을 검출하기 위한 노이즈 검출 회로;

클록 신호를 제공받고, 상기 검출된 노이즈 성분에 기초하여 상기 제공받은 클록 신호를 지연시켜 출력하기 위한 클록 지연 회로; 및

상기 전원을 공급받아 작동하고, 입력 데이터를 제공받아 상기 지연된 클록 신호에 동기하여 상기 입력 데이터에 대응하는 출력 데이터를 생성하기 위한 데이터 전송 회로를 포함하는 반도체 집적 회로.
제 1 항에 있어서,

상기 클록 지연 회로는 상기 검출된 노이즈 성분에 대응하는 신호의 크기에 기초하여 상기 제공받은 클록 신호의 지연 시간의 값을 증가 또는 감소시키는 반도체 집적 회로.
제 2 항에 있어서,

상기 검출된 노이즈 성분에 대응하는 신호의 크기가 증가하는 경우, 상기 클록 지연 회로는 상기 제공받은 클록 신호의 지연 시간의 값을 증가시키는 반도체 집적 회로.
제 2 항에 있어서,

상기 검출된 노이즈 성분에 대응하는 신호의 크기가 감소하는 경우, 상기 클록 지연 회로는 상기 제공받은 클록 신호의 지연 시간의 값을 감소시키는 반도체 집적 회로.
제 1 항에 있어서,

상기 지연된 클록 신호는 상기 노이즈 성분에 기초하여 상기 데이터 전송 회로 내에서 지연되는 반도체 집적 회로.
제 5 항에 있어서,

상기 노이즈 성분이 증가하는 경우, 상기 데이터 전송 회로 내에서 상기 지연된 클록 신호의 지연 시간의 값이 감소하는 반도체 집적 회로.
제 5 항에 있어서,

상기 노이즈 성분이 감소하는 경우, 상기 데이터 전송 회로 내에서 상기 지연된 클록 신호의 지연 시간의 값이 증가하는 반도체 집적 회로.
제 1 항에 있어서,

상기 노이즈 검출 회로는:

상기 전원에서 상기 노이즈 성분을 제외한 나머지 성분을 필터링하여 상기 노이즈 성분을 검출하기 위한 노이즈 패스 필터; 및

상기 검출된 노이즈 성분에 대응하는 신호의 크기를 증폭하기 위한 노이즈 증폭 회로를 포함하고,

상기 클록 지연 회로는 상기 증폭된 크기를 갖는 신호에 기초하여 상기 제공받은 클록 신호를 지연시켜 출력하는 반도체 집적 회로.
제 8 항에 있어서,

상기 노이즈 패스 필터는 상기 전원의 저주파 성분을 통과시키는 반도체 집적 회로.
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전원을 제공받고, 상기 제공받은 전원에서 노이즈 성분을 검출하는 단계;

클록 신호를 제공받고, 상기 검출된 노이즈 성분에 기초하여 상기 제공받은 클록 신호를 지연시켜 출력하는 단계; 및

상기 제공받은 전원에 의해 작동하는 회로를 이용하여, 입력 데이터를 제공받아 상기 지연된 클록 신호에 동기하여 상기 입력 데이터에 대응하는 출력 데이터를 생성하는 단계를 포함하되,

상기 검출된 노이즈 성분에 대응하는 신호의 크기에 기초하여, 상기 제공받은 클록 신호의 지연 시간의 값이 조절되고,

상기 출력 데이터를 생성하는 단계에서, 상기 노이즈 성분의 크기에 따라 상기 지연된 클록 신호의 지연 시간의 값이 조절되는 지터 보상 방법.
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