JP3934504B2 - 二値化回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は二値化回路に関し、特に、入力信号に含まれるノイズ成分に起因するチャタリングの発生を防止する手段を備えた二値化回路に関する。
【0002】
【従来の技術】
二値化回路は、さまざまな分野において利用されている。たとえば、DVDなどの光ディスク装置において、ピックアップから入力された信号を、イコライザなどを用いて波形整形した後、二値化回路を用いてアナログ信号からデジタル信号に変換するという処理を行っている。
【0003】
図7は従来の2値化回路90の回路図であり、図8は2値化回路90の動作を説明するための信号波形図である。2値化回路90は、コンパレータ4を備えている。コンパレータ4は、プラス側入力端子へ入力された正弦波状の入力信号SINをマイナス側入力端子へ入力された基準信号電圧S10と比較して第1二値化信号S11を生成し、モノマルチ91へ出力する。
【0004】
2値化回路90には、時定数設定回路92が設けられている。時定数設定回路92は、所定の時定数を設定する。モノマルチ91は、時定数設定回路92によって設定された所定の時定数に基づいて第1二値化信号S11をマスキングして第2二値化信号S93を出力する。
【0005】
このように構成された2値化回路90の動作を説明する。正弦波状の入力信号SINがコンパレータ4に設けられたプラス側端子に入力されると、コンパレータ4は、入力された入力信号SINを基準信号電圧S10と比較して第1二値化信号S11を生成する。入力信号SINには、通常、ノイズ成分が含まれている。このため、コンパレータ4によって生成された第1二値化信号S11における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【0006】
このようなチャタリングが発生した第1二値化信号S11は、時定数設定回路92によって設定された所定の時定数に基づいてモノマルチ91によってマスキングされ、チャタリングのない第2二値化信号S93が生成される。
【0007】
このように、図7に示す従来の2値化回路90によれば、入力信号SINがノイズ成分を含んでいても、チャタリングのない第2二値化信号を得ることができる。
【0008】
また、他の従来の2値化回路としてヒステリシスコンパレータを設け、ヒステリシスコンパレータに正弦波状の入力信号を入力し、入力された正弦波状の入力信号SINを基準信号電圧と比較することによって、チャタリングのない第2二値化信号を得ることができる。
【0009】
【発明が解決しようとする課題】
しかしながら、図7を参照して前述した従来の2値化回路90の構成では、モノマルチ91のマスク時間を固定している場合、入力信号SINの周波数が高くなったとき、例えば、DVDなどの光ディスク装置において再生速度が増大したときに、モノマルチ91のマスク時間が入力信号SINの半周期よりも長くなるおそれがある。
【0010】
逆に、再生速度が減少して入力信号SINの周波数が低くなったときに、入力信号SINの時間当たりの変化量が減り、基準信号電圧S10との間の電位差が小さい状態が長く続くため、モノマルチ91のマスク時間後にもチャタリングが発生するおそれがある。
【0011】
このような不都合を防止するためには、入力信号SINの周波数が変更されるたびに時定数設定回路92に設定された時定数を変更してモノマルチ91のマスク時間を変更する必要があった。そのためには、時定数設定回路92にDACおよび、DACの制御回路などを設ける必要がある。従って、時定数の変更に必要な回路が複雑になり時定数設定回路92の回路規模が大きくなるという問題があった。
【0012】
また、時定数設定のために、時定数設定回路92に設けたDACを制御するための時間が必要となり、その間、CPUなどの処理時間が割かれるという問題もあった。
【0013】
さらに、前述したヒステリシスコンパレータを設ける従来の構成では、実際のハイレベル、ローレベル切換りタイミングは、ヒステリシス幅を有するため、入力信号と基準電圧のクロスポイントからずれが生じ、出力にディレイが発生する。入力信号のノイズ成分が大きい場合には、ヒステリシス幅も大きく設定する必要があるため、ディレイはさらに大きくなるという問題がある。
【0014】
本発明は係る問題を解決するためになされたものであり、その目的は、簡単な構成によって、品質の高い2値化信号を得ることができる2値化回路を提供することにある。
【0015】
【課題を解決するための手段】
係る目的を達成するために本発明に係る二値化回路は、入力信号を基準信号電圧と比較して第1二値化信号を生成するコンパレータと、前記コンパレータによって生成された前記第1二値化信号の位相を調整して、位相調整二値化信号を生成する位相調整回路と、前記位相調整回路によって生成された前記位相調整二値化信号を受け取り、第2二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第1二値化信号と前記フリップフロップ回路から出力された前記第2二値化信号とに基づいて、前記第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【0016】
本発明に係る他の二値化回路は、入力信号を基準信号電圧と比較して第1二値化信号を生成するコンパレータと、前記コンパレータによって生成された前記第1二値化信号を遅延させて、遅延二値化信号を生成する遅延回路と、前記遅延回路によって生成された前記遅延二値化信号を受け取り、第2二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第1二値化信号と前記フリップフロップ回路から出力された前記第2二値化信号とに基づいて、前記第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【0017】
本発明に係るさらに他の二値化回路は、入力信号を基準信号電圧と比較して第1二値化信号を生成するコンパレータと、前記基準信号電圧を前記入力信号と比較してヒステリシス二値化信号を生成するヒステリシスコンパレータと、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号を受け取り、第2二値化信号を出力するフリップフロップ回路と、前記コンパレータによって生成された前記第1二値化信号と前記フリップフロップ回路から出力された前記第2二値化信号とに基づいて、前記第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする。
【0018】
【発明の実施の形態】
本発明に係る二値化回路においては、第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、第1二値化信号の位相を調整した位相調整二値化信号をラッチして第2二値化信号が生成される。このため、第1二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第2二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【0019】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記位相調整回路によって生成された前記位相調整二値化信号をラッチして前記第2二値化信号を出力することが好ましい。
【0020】
本発明に係る他の二値化回路においては、第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、第1二値化信号を遅延させた遅延二値化信号をラッチして第2二値化信号が生成される。このため、第1二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第2二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【0021】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記遅延回路によって生成された前記遅延二値化信号をラッチして前記第2二値化信号を出力することが好ましい。
【0022】
本発明に係るさらに他の二値化回路においては、第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号に基づいて、ヒステリシスコンパレータによって生成されたヒステリシス二値化信号をラッチして第2二値化信号が生成される。このため、第1二値化信号の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第2二値化信号において除去される。その結果、ノイズ成分を含んでいる信号が入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【0023】
前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号をラッチして前記第2二値化信号を出力することが好ましい。
【0024】
前記基準信号電圧は、前記ヒステリシスコンパレータのプラス端子に入力されており、前記入力信号は、前記ヒステリシスコンパレータのマイナス端子に入力されており、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号は、前記入力信号と前記基準信号電圧との交点よりも遅延した立ち上がりエッジおよび立ち下がりエッジを有していることが好ましい。
【0025】
以下、図面を参照して本発明の実施の形態を説明する。
【0026】
(実施の形態1)
図1は、実施の形態1に係る2値化回路100の回路図である。2値化回路100は、コンパレータ4を備えている。コンパレータ4は、プラス側入力端子へ入力された正弦波状の入力信号SINをマイナス側入力端子へ入力された基準信号電圧S10と比較して第1二値化信号S11を生成し、位相調整回路1および排他的論理和回路3へ出力する。位相調整回路1は、コンパレータ4から出力された第1二値化信号S11の位相を調整して、位相調整二値化信号S12を生成する。
【0027】
2値化回路100には、フリップフロップ回路2が設けられている。フリップフロップ回路2は、データ入力端子Dとクロック入力端子CLKと正転出力端子Qと反転出力端子_Qとを有している。フリップフロップ回路2は、位相調整回路1によって生成された位相調整二値化信号S12をデータ入力端子Dにおいて受け取り、正転出力端子Qから第2二値化信号S1を出力する。
【0028】
排他的論理和回路3は、コンパレータ4によって生成された第1二値化信号S11とフリップフロップ回路2に設けられた正転出力端子Qから出力された第2二値化信号S1との排他的論理和を演算し、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号S13をフリップフロップ回路2に設けられたクロック入力端子CLKへ出力する。
【0029】
このように構成された2値化回路100の動作を説明する。図2は、実施の形態1に係る2値化回路100の動作を説明するための信号波形図である。
【0030】
まず、正弦波状の入力信号SINがコンパレータ4に設けられたプラス側端子に入力されると、コンパレータ4は、入力された入力信号SINを基準信号電圧S10と比較してパルス状の第1二値化信号S11を生成する。入力信号SINには、通常、ノイズ成分が含まれている。このため、コンパレータ4によって生成された第1二値化信号S11における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【0031】
そして、位相調整回路1は、コンパレータ4から出力された第1二値化信号S11の位相を調整して、図2に示すパルス状の位相調整二値化信号S12を生成し、フリップフロップ回路2に設けられたデータ入力端子Dへ出力する。図2に示す例では、位相調整二値化信号S12は、第1二値化信号S11に対して1/4周期分だけ位相がずれている。
【0032】
次に、排他的論理和回路3は、コンパレータ4によって生成された第1二値化信号S11とフリップフロップ回路2に設けられた正転出力端子Qから出力された第2二値化信号S1との排他的論理和を演算し、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジをパルスとしてそれぞれ検出したエッジ検出信号S13をフリップフロップ回路2に設けられたクロック入力端子CLKへ出力する。
【0033】
その後、フリップフロップ回路2は、クロック入力端子CLKに入力されたエッジ検出信号S13に基づいて、位相調整回路1によって生成された位相調整二値化信号S12をラッチして第2二値化信号S1を正転出力端子Qから出力する。
【0034】
以上のように実施の形態1によれば、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号S13に基づいて、第1二値化信号S11の位相を調整した位相調整二値化信号S12をラッチして第2二値化信号S1が生成される。このため、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第2二値化信号S1において除去される。その結果、ノイズ成分を含んでいる入力信号SINが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【0035】
実施形態1によれば、入力信号SINの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、CPUの処理時間を削減することができる。
【0036】
また、実施形態1の構成では、位相調整回路1、排他的論理和回路3、およびフリップフロップ回路2が追加されるが、図7を参照して前述した従来の2値化回路90の構成におけるモノマルチ回路91ならびに時定数設定回路92に設けられたDACおよび制御回路を削減することができる。このため、図7に示す従来の構成に比べてICの素子数を削減することができる。このように、従来、入力信号の周波数が変化すると必要になっていたモノマルチの時定数設定が不要となるため、回路規模を縮小することができる。
【0037】
さらに、実際の第2二値化信号S1の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ4によって生成された第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号SINと基準信号電圧S10とのクロスポイントからの時間的ずれを最小にすることができる。
【0038】
(実施の形態2)
図3は実施の形態2に係る2値化回路100Aの回路図であり、図4は2値化回路100Aの動作を説明するための信号波形図である。図1および図2を参照して前述した実施の形態1に係る2値化回路100の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した2値化回路100と異なる点は、位相調整回路1の替わりに遅延回路5を備えている点である。
【0039】
遅延回路5は、コンパレータ4によって生成された第1二値化信号S11を遅延させて、遅延二値化信号S22を生成し、フリップフロップ回路2に設けられたデータ入力端子Dへ出力する。
【0040】
このように構成された2値化回路100Aの動作を説明する。まず、正弦波状の入力信号SINがコンパレータ4に設けられたプラス側端子に入力されると、コンパレータ4は、入力された入力信号SINを基準信号電圧S10と比較してパルス状の第1二値化信号S11を生成する。入力信号SINには、通常、ノイズ成分が含まれている。このため、コンパレータ4によって生成された第1二値化信号S11における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【0041】
そして、遅延回路5は、コンパレータ4から出力された第1二値化信号S11を遅延させて、図4に示すパルス状の遅延二値化信号S22を生成し、フリップフロップ回路2に設けられたデータ入力端子Dへ出力する。図4に示す例では、遅延二値化信号S22は、第1二値化信号S11に対して3/4周期分だけ遅延している。
【0042】
次に、排他的論理和回路3は、コンパレータ4によって生成された第1二値化信号S11とフリップフロップ回路2に設けられた正転出力端子Qから出力された第2二値化信号S2との排他的論理和を演算し、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号S23をフリップフロップ回路2に設けられたクロック入力端子CLKへ出力する。
【0043】
その後、フリップフロップ回路2は、クロック入力端子CLKに入力されたエッジ検出信号S23に基づいて、遅延回路5によって生成された遅延二値化信号S22をラッチして第2二値化信号S2を正転出力端子Qから出力する。
【0044】
以上のように実施の形態2によれば、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号S23に基づいて、第1二値化信号S11を遅延させた遅延二値化信号S22をラッチして第2二値化信号S2が生成される。このため、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第2二値化信号S2において除去される。その結果、ノイズ成分を含んでいる入力信号SINが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【0045】
実施形態2によれば、前述した実施の形態1と同様に、入力信号SINの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、CPUの処理時間を削減することができる。
【0046】
また、実施形態2の構成では、遅延回路5、排他的論理和回路3、およびフリップフロップ回路2が追加されるが、図7を参照して前述した従来の2値化回路90の構成におけるモノマルチ回路91ならびに時定数設定回路92に設けられたDACおよび制御回路を削減することができる。このため、前述した実施の形態1と同様に、図7に示す従来の構成に比べてICの素子数を削減することができる。
【0047】
さらに、実際の第2二値化信号S2の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ4によって生成された第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号SINと基準信号電圧S10とのクロスポイントからの時間的ずれを最小にすることができる。
【0048】
(実施の形態3)
図5は実施の形態3に係る2値化回路100Bの回路図であり、図6は2値化回路100Bの動作を説明するための信号波形図である。図1および図2を参照して前述した実施の形態1に係る2値化回路100の構成要素と同一の構成要素には同一の参照符号を付している。従って、これらの構成要素の詳細な説明は省略する。前述した2値化回路100と異なる点は、位相調整回路1の替わりにヒステリシスコンパレータ6を備えている点である。
【0049】
ヒステリシスコンパレータ6には、プラス入力端子とマイナス入力端子とが設けられている。ヒステリシスコンパレータ6に設けられたプラス入力端子には、基準信号電圧S10が入力される。マイナス入力端子には、正弦波形状をした入力信号SINが入力される。ヒステリシスコンパレータ6は、プラス入力端子に入力された基準信号電圧S10をマイナス入力端子に入力された入力信号SINと比較してヒステリシス二値化信号S31を生成し、フリップフロップ回路2に設けられたデータ入力端子Dへ出力する。
【0050】
このように構成された2値化回路100Bの動作を説明する。まず、ヒステリシスコンパレータ6は、基準信号電圧S10を入力信号SINと比較してヒステリシス二値化信号S31を生成し、フリップフロップ回路2に設けられたデータ入力端子Dへ出力する。入力信号SINはマイナス入力端子に入力されているため、ヒステリシス二値化信号S31は反転された二値化信号となる。さらに、ヒステリシスコンパレータ6は閾値電圧においてヒステリシス特性を有しているため、ヒステリシスコンパレータ6によって生成されたヒステリシス二値化信号S31は、入力信号SINと基準信号電圧S10との交点7よりも遅延した立ち上がりエッジおよび立ち下がりエッジを有している。
【0051】
コンパレータ4は、プラス入力端子に入力された入力信号SINをマイナス端子に入力された基準信号電圧S10と比較してパルス状の第1二値化信号S11を生成する。入力信号SINには、通常、ノイズ成分が含まれているために、コンパレータ4によって生成された第1二値化信号S11における立ち上がりエッジおよび立ち下がりエッジにはチャタリングが発生している。
【0052】
次に、排他的論理和回路3は、コンパレータ4によって生成された第1二値化信号S11とフリップフロップ回路2に設けられた正転出力端子Qから出力された第2二値化信号S3との排他的論理和を演算し、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号S33をフリップフロップ回路2に設けられたクロック入力端子CLKへ出力する。
【0053】
その後、フリップフロップ回路2は、クロック入力端子CLKに入力されたエッジ検出信号S33に基づいて、ヒステリシスコンパレータ6によって生成されたヒステリシス二値化信号S31をラッチして第2二値化信号S3を正転出力端子Qから出力する。
【0054】
以上のように実施の形態3によれば、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号S33に基づいて、ヒステリシスコンパレータ6によって生成されたヒステリシス二値化信号S31をラッチして第2二値化信号S3が生成される。このため、第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジにおいて発生したチャタリングが、第2二値化信号S3において除去される。その結果、ノイズ成分を含んでいる入力信号SINが入力されてもチャタリングのない二値化信号を簡単な構成によって得ることができる。
【0055】
実施形態3によれば、前述した実施の形態1と同様に、入力信号SINの周波数が変わってもチャタリングのない二値化信号を無調整で得ることができるので、CPUの処理時間を削減することができる。
【0056】
また、実施形態3の構成では、ヒステリシスコンパレータ6、排他的論理和回路3、およびフリップフロップ回路2が追加されるが、図7を参照して前述した従来の2値化回路90の構成におけるモノマルチ回路91ならびに時定数設定回路92に設けられたDACおよび制御回路を削減することができる。このため、前述した実施の形態1と同様に、図7に示す従来の構成に比べてICの素子数を削減することができる。
【0057】
さらに、ヒステリシスコンパレータ6のヒステリシス幅をできるだけ大きく取っておいても、実際の第2二値化信号S3の立ち上がりエッジおよび立ち下がりエッジのタイミングはコンパレータ4によって生成された第1二値化信号S11の立ち上がりエッジおよび立ち下がりエッジのタイミングによって決定されるので、入力信号SINと基準信号電圧S10とのクロスポイントからの時間的ずれを最小にすることができる。
【0058】
【発明の効果】
以上のように本発明によれば、簡単な構成によって、品質の高い2値化信号を得ることができる2値化回路を提供することができる。
【図面の簡単な説明】
【図1】実施の形態1に係る2値化回路の回路図
【図2】実施の形態1に係る2値化回路の動作を説明するための信号波形図
【図3】実施の形態2に係る2値化回路の回路図
【図4】実施の形態2に係る2値化回路の動作を説明するための信号波形図
【図5】実施の形態3に係る2値化回路の回路図
【図6】実施の形態3に係る2値化回路の動作を説明するための信号波形図
【図7】従来の2値化回路の回路図
【図8】従来の2値化回路の動作を説明するための信号波形図
【符号の説明】
1 位相調整回路
2 フリップフロップ回路
3 排他的論理和回路
4 コンパレータ
5 遅延回路
6 ヒステリシスコンパレータ
SIN 入力信号
S1 第2二値化信号
S10 基準信号電圧
S11 第1二値化信号
S12 位相調整二値化信号
S13 エッジ検出信号
Claims (9)
- 入力信号を基準信号電圧と比較して第1二値化信号を生成するコンパレータと、
前記コンパレータによって生成された前記第1二値化信号の位相を調整して、位相調整二値化信号を生成する位相調整回路と、
前記位相調整回路によって生成された前記位相調整二値化信号を受け取り、第2二値化信号を出力するフリップフロップ回路と、
前記コンパレータによって生成された前記第1二値化信号と前記フリップフロップ回路から出力された前記第2二値化信号とに基づいて、前記第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする二値化回路。 - 前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記位相調整回路によって生成された前記位相調整二値化信号をラッチして前記第2二値化信号を出力する、請求項1記載の二値化回路。
- 前記入力信号は、ノイズ成分を含んでいる正弦波信号である、請求項1記載の二値化回路。
- 前記コンパレータによって生成された前記第1二値化信号は、前記立ち上がりエッジおよび前記立下りエッジにおいてチャタリングが発生している、請求項1記載の二値化回路。
- 入力信号を基準信号電圧と比較して第1二値化信号を生成するコンパレータと、
前記コンパレータによって生成された前記第1二値化信号を遅延させて、遅延二値化信号を生成する遅延回路と、
前記遅延回路によって生成された前記遅延二値化信号を受け取り、第2二値化信号を出力するフリップフロップ回路と、
前記コンパレータによって生成された前記第1二値化信号と前記フリップフロップ回路から出力された前記第2二値化信号とに基づいて、前記第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする二値化回路。 - 前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記遅延回路によって生成された前記遅延二値化信号をラッチして前記第2二値化信号を出力する、請求項5記載の二値化回路。
- 入力信号を基準信号電圧と比較して第1二値化信号を生成するコンパレータと、
前記基準信号電圧を前記入力信号と比較してヒステリシス二値化信号を生成するヒステリシスコンパレータと、
前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号を受け取り、第2二値化信号を出力するフリップフロップ回路と、
前記コンパレータによって生成された前記第1二値化信号と前記フリップフロップ回路から出力された前記第2二値化信号とに基づいて、前記第1二値化信号の立ち上がりエッジおよび立ち下がりエッジを検出したエッジ検出信号を前記フリップフロップ回路のクロック入力端子へ出力する排他的論理和回路とを具備していることを特徴とする二値化回路。 - 前記フリップフロップ回路は、前記クロック入力端子に入力された前記エッジ検出信号に基づいて、前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号をラッチして前記第2二値化信号を出力する、請求項7記載の二値化回路。
- 前記基準信号電圧は、前記ヒステリシスコンパレータのプラス端子に入力されており、
前記入力信号は、前記ヒステリシスコンパレータのマイナス端子に入力されており、
前記ヒステリシスコンパレータによって生成された前記ヒステリシス二値化信号は、前記入力信号と前記基準信号電圧との交点よりも遅延した立ち上がりエッジおよび立ち下がりエッジを有している、請求項7記載の二値化回路。
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