JP2005209828A - 半導体装置 - Google Patents

Abstract

【課題】 従来での半導体装置では、ソース電極パッドまたはゲート電極パッドの両側に無効領域が配置されており、半導体チップサイズが大きく、１枚のウエハから、適量の半導体チップが取れないという問題があった。
【解決手段】 本発明の半導体装置では、図示したＹ軸方向において、ソース電極パッド、ゲート電極パッドの長側辺３０と実動作領域の短側辺２９とを同一幅とする。そして、従来の半導体チップ３１に形成された無効領域３７をなくし、図示したＸ軸方向において、減少した実動作領域２２を補う。この構造により、半導体チップ２１内に実動作領域２２が効率的に配置され、１枚のウエハから、適量な半導体チップを取ることができる。
【選択図】 図４

Description

本発明の半導体装置は、電極パッドの配置領域に合わせて、セルが形成される実動作領域を確保することで、チップサイズの縮小化を図る技術に関する。

従来の横型絶縁ゲートトランジスタでは、半導体基体の主表面にエミッタ電極とコレクタ電極とが櫛歯形状に配置される。そして、それらの歯部において、長手方向の単位長さ当たりの抵抗を等しくし、コレクタ電極からエミッタ電極に流れるオン電流の一部集中を防止する構造が開示されている（例えば、特許文献１参照）。

従来のトランジスタでは、櫛歯形状のベース電極及びエミッタ電極を有する構造が開示されている（例えば、非特許文献１参照）。
特開平５−２９６１４号公報（第７−８頁、第１−３図） Ｓ．Ｍ．Ｓｚｅ著「半導体デバイス」産業図書、Ｐ１２６−１２７

半導体装置では、半導体チップは、セルが形成される実動作領域とそれ以外の領域である非実動作領域とに大別される。そして、従来における半導体チップ内に所望の実動作領域を確保するため、ソース電極パッドまたはゲート電極パッドの両側には、無効領域が存在していた。無効領域とは、セルが形成されない領域のことであり、半導体チップ内に無効領域が配置されると、チップサイズが大きくなる。そして、個々のチップサイズが大きくなると、１枚のウエハから適量の半導体チップ数が取れないという問題があった。

本発明では、半導体チップ内の非実動作領域、特に、何も形成されない無効領域をなくすため、実動作領域の短側辺の幅と電極パッドの長側辺の幅とを同一とする。そして、半導体チップ内の非実動作領域を低減し、効率的に実動作領域を配置し、チップサイズの縮小化を実現することを目的とする。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、複数のセルが形成される実動作領域と非実動作領域とから成る半導体層と、該半導体層の主表面に露出する電流通過領域及び制御領域と、前記主表面上で、前記電流通過領域と主電流を授受する電流通過電極パッド部及び前記制御領域と制御電流を授受する制御電極パッド部とを有し、前記主表面は１対の長側辺及び短側辺を有する長方形状であり、前記電流通過電極パッド部または前記制御電極パッド部は、それぞれ対向する前記主表面の短側辺近傍に配置され、且つ、前記実動作領域は、前記電流通過電極パッド部と前記制御電極パッド部との間に位置することを特徴とする。この構造により、半導体チップ内に実動作領域を効率的に配置できるので、半導体チップサイズの縮小化が実現できる。

また、本発明の半導体装置では、前記実動作領域の短側辺幅は、前記電流通過電極パッド部または前記制御電極パッド部の長側辺幅と同一であることを特徴とする。この構造により、無効領域を省き、チップサイズの縮小化を実現できる。

また、本発明の半導体装置では、前記電流通過電極パッド部の一部または前記制御電極パッド部の一部と金属細線を介して電気的に接続する外部端子は、前記主表面の長側辺側に配置され、且つ、前記孔は、前記主表面の短側辺と平行な前記孔の長側辺を有する長方形の孔であることを特徴とする。この構造により、外部端子が主表面の長側辺側に配置され、また、電極パッドの一部が長方形の形状で露出する。そして、チップサイズは微細化されるが、電極パッドは、効率的に絶縁層から露出され、金属細線との接続領域が確保される。

本発明の半導体装置では、半導体チップの主表面の形状が長方形であり、半導体チップ内のセルが形成される実動作領域の短側辺幅と電極パッドの長側辺幅とが同一である。この構造により、半導体チップ内では、実動作領域以外の非実動作領域が低減され、実動作領域が効率的に配置されている。そして、半導体チップサイズが縮小され、１枚のウエハから、適量の半導体チップを取ることができる。

また、本発明の半導体装置では、電極パッドの長側辺幅に合わせて、ソース電極用の孔またはゲート電極用の孔が配置されている。そして、該孔の長側辺の配置方向は、ウェッジボンディング法のワイヤーの方向と一致している。この構造により、チップサイズは縮小されるが、ボンディング領域は、確実に確保され、パターン認識性を悪化させることない。

また、本発明の半導体装置では、ウェッジボンディング法のワイヤーの方向に合わせて、ソース端子のポストまたはゲート端子のポストが配置される。そして、電極パッドとポストとがＡｌ細線を介して接続される。この構造により、半導体チップサイズが縮小でき、パッケージサイズも縮小することができる。

以下に、本発明における半導体装置の一実施の形態について、図１〜図６を参照にして詳細に説明する。

図１（Ａ）は本発明の半導体装置の構造を示す斜視図である。図１（Ｂ）は本発明の半導体装置の構造を示す上面図である。図１（Ａ）に示す如く、Ｎ型の半導体基板１上にはＮ型のエピタキシャル層２が堆積されている。複数のトレンチ７が、エピタキシャル層２表面から形成されている。トレンチ７は、等間隔をなして互いに平行となるように配置されている。そして、基板１はドレイン取り出し領域として用いられ、エピタキシャル層２は、主に、ドレイン領域３として用いられる。また、トレンチ７はエピタキシャル層２表面に対して側壁がほぼ垂直にエッチングされ、その内壁には絶縁膜６が形成されている。更に、トレンチ７には、Ｐ型不純物が導入された、例えば、多結晶シリコンが堆積されている。そして、詳細は後述するが、トレンチ７内の多結晶シリコンは、エピタキシャル層２表面で、例えば、アルミニウム（Ａｌ）層１１（図２（Ａ）参照）等を介してソース領域４と電気的に接続されている。この構造により、トレンチ７内のＰ型の多結晶シリコンは、ソース電極Ｓと同電位からなる固定電位絶縁電極５として用いられる。一方、複数のトレンチ７間に位置するエピタキシャル層２はチャネル領域８として用いられる。

図１（Ａ）及び図１（Ｂ）に示す如く、ゲート領域９はソース領域４と離間され、且つ、絶縁膜６に接するエピタキシャル層２に一定の間隔を置いて複数設けられている。そして、図示の如く、１つのセルを形成する２本のゲート領域９間には、１本のソース領域４が形成されている。ソース領域４は、Ｙ軸方向にゲート領域９とほぼ平行に位置し、それぞれのゲート領域９から等距離に配置される。一方、固定電位絶縁電極５を形成するトレンチ７は、ソース領域４及びゲート領域９と直交する方向に延在している。トレンチ７の両端はそれぞれゲート領域９とその形成領域の一部を重畳させる。そして、トレンチ７は、Ｙ軸方向に一定間隔でゲート領域９間に形成されている。

次に、図２を参照して本発明の半導体装置の断面構造およびその動作について説明する。図２（Ａ）は図１（Ｂ）のＡ−Ａ線方向の断面図である。図２（Ｂ）は図１（Ｂ）のＢ−Ｂ線方向の断面図である。

図２（Ａ）に示す如く、主に、ソース領域４の下方に位置し、トレンチ７に挟まれた領域が、チャネル領域８である。そして、チャネル領域８は、矢印Ｈ１をチャネル厚み、矢印Ｌ１をチャネル長とする。つまり、チャネル厚みＨ１とは、チャネル領域８において対向する絶縁膜６間の間隔であり、チャネル長Ｌ１とは、トレンチ７の側壁に沿って、ソース領域４底面から固定電位絶縁電極５の底面までの距離をいう。また、ドレイン取り出し領域として用いるＮ型の基板１の裏面には、例えば、Ａｕ層１０がオーミックコンタクトしている。そして、Ａｕ層１０を介してドレイン電極Ｄが形成されている。

一方、エピタキシャル層２表面には絶縁層としてのシリコン酸化膜１２（図２（Ｂ）参照）が形成されている。そして、このシリコン酸化膜１２に設けられたコンタクト領域１３（図２（Ｂ）参照）を介して、Ａｌ層１１がソース領域４にオーミックコンタクトしている。また、Ａｌ層１１はコンタクト領域１３を介して、固定電位絶縁電極５にもオーミックコンタクトしている。この構造により、上述の如く、固定電位絶縁電極５は接地状態となり、ソース領域４と固定電位絶縁電極５とは同電位に保たれる。また、実質、ソース領域４の下方に位置するチャネル領域８も固定電位絶縁電極５と同電位に保たれる。

尚、本実施の形態の半導体装置では、チャネル領域８に形成される空乏層により主電流の導通、遮断を制御する。この動作条件を満たしていれば単位セルを構成する固定電位絶縁電極５の形状、ソース領域４の形状などは任意である。

図２（Ｂ）に示す如く、ゲート領域９上を含めエピタキシャル層２表面にはシリコン酸化膜１２が堆積している。そして、ゲート領域９上には、シリコン酸化膜１２に設けられたコンタクト領域１４を介して、Ａｌ層１５から成るゲート電極Ｇが形成されている。

尚、図中の破線は固定電位絶縁電極５の存在を示している。そして、図示の如く、断面図、斜視図及び上面図における絶縁膜６の角部は角張って描いてあるが、これらは模式図であり、実際には丸みを帯びていてもよい。すなわち、電界集中を抑制するためにこれら角部に丸みを持たせることは、広く一般に採用されていることである。

次に、本発明の半導体素子の動作原理を説明する。

先ず、半導体素子のＯＦＦ動作について説明する。上述したように、半導体素子の電流経路は、ドレイン取り出し領域であるＮ型の基板１、Ｎ型のエピタキシャル層２から成るドレイン領域３、トレンチ７間に位置するＮ型のチャネル領域８およびＮ型のソース領域４とから構成される。つまり、全ての領域がＮ型領域から構成されており、一見、ドレイン電極Ｄに正の電圧を印加し、ソース電極Ｓを接地した状態で動作させるとＯＦＦ動作を成すことができないようにみられる。

しかしながら、上述の如く、ソース領域４及びチャネル領域８から成るＮ型領域と固定電位絶縁電極５であるＰ型領域とはＡｌ層１１を介して接続され、同電位となっている。そのため、固定電位絶縁電極５周辺のチャネル領域８では、Ｐ型のポリシリコンとＮ型のエピタキシャル層２との仕事関数差により、固定電位絶縁電極５を囲むように空乏層が広がる。つまり、固定電位絶縁電極５を形成するトレンチ７間の幅、つまり、チャネル厚みＨ１を調整することで、両側の固定電位絶縁電極５から延びる空乏層によりチャネル領域８は埋め尽くされることとなる。詳細は後述するが、この空乏層で埋め尽くされたチャネル領域８は、擬似的なＰ型領域となっている。

この構造により、Ｎ型のドレイン領域３とＮ型のソース領域４とを擬似的なＰ型領域であるチャネル領域８によって、ＰＮ接合分離することができる。つまり、チャネル領域８に擬似的なＰ型領域を形成することで、初めから遮断状態（ＯＦＦ状態）となっている。また、半導体装置がＯＦＦ時では、ドレイン電極Ｄには正の電圧が印加され、ソース電極Ｓが接地され、ゲート電極Ｇが接地状態であるか、又は、ゲート電極Ｇに負の電位が印加されている。このとき、擬似的なＰ型領域であるチャネル領域８とＮ型領域であるドレイン領域３との境界面には、逆バイアスが印加されることで紙面下方向に空乏層が形成される。そして、この空乏層の形成状態は半導体装置の耐圧特性を左右する。

ここで、図３を参照とし、上述した擬似的なＰ型領域について以下に説明する。図３（Ａ）はＯＦＦ時のチャネル領域８でのエネルギーバンド図を示しており、図３（Ｂ）はＯＦＦ時のチャネル領域８に形成された空乏層を模式的に表した図である。固定電位絶縁電極５であるＰ型のポリシリコン領域とチャネル領域８であるＮ型のエピタキシャル層２領域とは絶縁膜６を介して対峙している。そして、両者はエピタキシャル層２表面でＡｌ層１１を介して同電位に保たれている。そのことで、トレンチ７周辺部には、両者の仕事関数差により空乏層が形成され、さらに空乏層内にわずかに存在する少数の自由キャリア（正孔）によりＰ型領域となる。

具体的には、Ａｌ層１１を介してＰ型のポリシリコン領域とＮ型のエピタキシャル層２領域とを同電位にすると、図３（Ａ）に示す如くエネルギーバンド図が形成される。先ず、Ｐ型のポリシリコン領域において、絶縁膜６界面では価電子帯が負の傾斜により形成されており、自由キャリア（正孔）に対しては絶縁膜６の界面はポテンシャルエネルギーが高いことを示している。つまり、Ｐ型のポリシリコン領域の自由キャリア（正孔）は絶縁膜６界面に存在することができず、絶縁膜６から離れる方向に追いやられる。その結果、Ｐ型のポリシリコン領域の絶縁膜６界面にはイオン化アクセプタから成る負電荷が取り残される状態となる。そして、Ｐ型のポリシリコン領域の絶縁膜６界面にイオン化アクセプタから成る負電荷が存在する。そのことで、Ｎ型のエピタキシャル層２領域では、このイオン化アクセプタから成る負電荷と対となるイオン化ドナーから成る正電荷が必要となる。そのため、チャネル領域８は絶縁膜６界面から空乏層化していくこととなる。

しかしながら、チャネル領域８の不純物濃度は１Ｅ１４（／ｃｍ^３）程度、厚みは０．８〜１．４μｍ程度である。そして、チャネル領域８は、固定電位絶縁電極５から広がり出した空乏層で完全に占有されることとなる。実際には、チャネル領域８が空乏層化しただけではイオン化アクセプタと釣合うだけの正電荷を確保できないため、チャネル領域８内には少数の自由キャリア（正孔）も存在するようになる。この現象により、図示の如く、Ｐ型のポリシリコン領域内のイオン化アクセプタとＮ型のエピタキシャル層２内の自由キャリア（正孔）またはイオン化ドナーとが対となり電界を形成する。そして、絶縁膜６界面から形成された空乏層はＰ型領域となり、この空乏層で満たされたチャネル領域８はＰ型の領域となる。

次に、半導体素子のＯＦＦ動作からＯＮ動作へと転じる状態について説明する。先ず、ゲート電極Ｇに接地状態から正の電圧を印加する。このとき、ゲート領域９からは自由キャリア（正孔）が導入される。上述の如く、自由キャリア（正孔）はイオン化アクセプタにひかれて絶縁膜６界面に流れ込む。そして、チャネル領域８の絶縁膜６界面に自由キャリア（正孔）が充填される。この動作により、Ｐ型のポリシリコン領域内のイオン化アクセプタと自由キャリア（正孔）のみで対となり電界を形成する。そして、チャネル領域８での絶縁膜６と最も遠い領域、つまり、チャネル領域８中央領域から、自由キャリア（電子）が存在するようになり、中性領域が出現する。その後、チャネル領域８の空乏層が減退し、中央領域からチャネルが開く。そして、ソース領域４からドレイン領域３へ自由キャリア（電子）が移動し、主電流が流れる。

つまり、自由キャリア（正孔）は、トレンチ７壁面を通路として瞬時にチャネル領域８へと行き渡る。そして、固定電位絶縁電極５からチャネル領域８へと広がる空乏層は後退し、チャネルが開く。更に、ゲート電極Ｇに所定値以上の電圧が印加されると、ゲート領域９とチャネル領域８及びドレイン領域３の形成するＰＮ接合に順バイアスが印加される。そして、自由キャリア（正孔）が、チャネル領域８やドレイン領域３に直接注入される。その後、チャネル領域８やドレイン領域３に自由キャリア（正孔）が多く分布することで伝導度変調が起こり、主電流は低いオン抵抗で流れるようになる。

最後に、半導体素子のＯＮ時からＯＦＦ時へと転じる状態について説明する。半導体素子をターン・オフするためには、ゲート電極Ｇの電位を接地状態（０Ｖ）、もしくは負電位にする。ドレイン領域３及びチャネル領域８に大量に存在していた自由キャリア（正孔）は消滅するか、もしくはゲート領域９を通して素子外に排除される。そのことで、再びチャネル領域８は空乏層で満たされ、再び擬似的なＰ型領域となり、耐圧を維持し、主電流は止まる。

図４（Ａ）は本発明の半導体装置のパッド電極配置を説明するための上面図である。図４（Ｂ）は従来の半導体装置のパッド電極配置を説明するための上面図である。図５は本発明の半導体チップサイズと従来の半導体チップサイズとを比較する表である。図６（Ａ）は本発明の半導体装置のチップ表面に露出するパッド電極用の孔の位置を説明するための上面図である。図６（Ｂ）は本発明の半導体装置のＡｌ細線による接続構造を説明するための上面図である。

図４（Ａ）に示す如く、本実施の形態では、半導体チップ２１は、図１に示す１つのセルが複数形成される実動作領域２２と、セル形成領域以外の非実動作領域２３とに大別される。非実動作領域２３には、実動作領域２２を囲むようにガードリング領域２４が配置されている。そして、実動作領域２２とガードリング領域２４との間の半導体チップ２１上面には、シリコン酸化膜１２（図２（Ｂ）参照）等を介してソース電極パッド２５またはゲート電極パッド２６が形成されている。ソース電極パッド２５またはゲート電極パッド２６は、半導体チップ２１の主表面の短側辺２７近傍で、実動作領域２２の両端領域に、それぞれ配置される。そして、ソース電極パッド２５及びゲート電極パッド２６は、例えば、Ａｌにより、図示した形状に形成される。つまり、ソース電極パッド２５またはゲート電極パッド２６の下部には、実動作領域２２は配置されない。

図示していないが、実動作領域２２上面には、ソース電極パッド２４とソース領域４（図１参照）とを電気的に接続するソース電極配線層（図示せず）が、シリコン酸化膜１２等を介して形成されている。また、ゲート電極パッド２６とゲート領域９とを電気的に接続するゲート電極配線層（図示せず）が、シリコン酸化膜１２等を介して形成されている。そして、ソース電極配線層とゲート電極配線層とは、Ｙ軸方向に交互に配置され、それぞれの一端がソース電極パッド２５またはゲート電極パッド２６と接続している。

一方、図４（Ｂ）に示す如く、従来の実施の形態では、半導体チップ３１は、実動作領域３２と非実動作領域３３とに大別される。そして、実動作領域３２とガードリング領域３４との間の半導体チップ３１上面には、シリコン酸化膜等を介してソース電極パッド３５、ゲート電極パッド３６が形成されている。上記した構造は、図４（Ａ）に示した本実施の形態の構造と同様である。

しかしながら、従来の構造では、Ｙ軸方向において、ソース電極パッド３５及びゲート電極パッド３６の配置領域の両端には、セルが形成されない無効領域３７が配置されている。そして、無効領域３７上面には、ソース電極配線層（図示せず）及びゲート電極配線層（図示せず）が配置されている。つまり、本実施の形態と比較すると、実動作領域３２は、Ｙ軸方向に幅広く配置されている。一方、ソース電極パッド３５及びゲート電極パッド３６の両端には、４箇所の無効領域３７が形成されている。

本実施の形態では、従来の構造の無効領域３７をなくすため、実動作領域の短側辺２９幅とソース電極パッド２５及びゲート電極パッド２６の長側辺３０幅とが同一に成るように配置されている。そして、実動作領域２２において、Ｙ軸方向の幅を狭めることで減少した領域は、Ｘ軸方向の幅を広げることで、補うことができる。

具体的には、図５を用いて、半導体チップサイズの一実施例に関し、以下に説明をする。

先ず、本実施の形態の構造においても、従来の構造においても、耐圧６００Ｖ、主電流１２Ａの駆動条件を満足する半導体チップである。そして、両半導体チップにおいても、実動作領域が、３．６（ｍｍ^２）形成されている。

本実施の形態では、上記条件下では、半導体チップの寸法に関し、Ｙ１は２．１（ｍｍ）となり、Ｘ１は３．８（ｍｍ）となり、チップ面積は７．９８（ｍｍ^２）となる。この場合、１（ｃｍ^２）当たりから取れるチップ数１２．５３（個）であり、５インチウエハから取れるチップ数は１４１７（個）である。

一方、従来の構造では、上記条件下では、半導体チップの寸法に関し、Ｙ２は２．９（ｍｍ）となり、Ｘ２は２．９（ｍｍ）となり、チップ面積は８．４１（ｍｍ^２）となる。この場合、１（ｃｍ^２）当たりから取れるチップ数１１．８９（個）であり、５インチウエハから取れるチップ数は１３４５（個）である。

つまり、本実施の形態では、従来の構造の無効領域３７をなくすことができる。そして、実動作領域２２上面に配置されたソース電極配線層の一端またはゲート電極配線層の一端が、それぞれ、直接、ソース電極パッド２５またはゲート電極パッド２６に接続する。この構造により、半導体チップサイズが、効率的に縮小され、１枚のウエハから取れるチップ数が増加する。

尚、図５を用いて上述した数値は、一実施例であり、本実施の形態を限定する数値ではない。本実施の形態では、種々の設計条件に応じて、実動作領域の面積、半導体チップサイズ等を変更することが可能である。

図６（Ａ）に示す如く、半導体チップ２１表面には、絶縁層４１として、シリコン酸化膜、シリコン窒化膜（ＳｉＮ）等が形成されている。例えば、ＳｉＮ層が最上層に堆積され、ＳｉＮ層は実動作領域を保護するパッシベーション膜として機能する。また、絶縁層４１には、ソース電極用の孔４２、ゲート電極用の孔４３が形成されている。孔４２または孔４３からは、それぞれ、ソース電極パッド２５の一部またはゲート電極パッド２６の一部が露出している。

図６（Ｂ）に示す如く、本実施の形態では、例えば、銅（Ｃｕ）のリードフレーム（以下、Ｃｕフレームと呼ぶ。）に半導体チップ２１が実装されている。具体的には、Ｃｕフレームのアイランド４４には、例えば、半田等の導電ペーストを介して半導体チップ２１が固着されている。

アイランド４４からは、ドレイン端子４５が延在している。そして、アイランド４４の近傍には、金属細線４６の一端と接続するポスト４７、４８が配置されている。ポスト４７、４８からは、それぞれソース端子４９、ゲート端子５０となるリードが延在している。金属細線４６は、ソース電極パッド２５とポスト４７とを電気的に接続している。また、金属細線４６は、ゲート電極パッド２６とポスト４８とを電気的に接続している。ドレイン端子４５、ソース端子４９及びゲート端子５０は、樹脂パッケージ（図示せず）や金属パッケージ等から外部リードとして導出する。

本実施の形態では、例えば、半導体チップ２１に１２Ａの主電流が流れる。この場合、金属細線の溶断が考慮され、金属細線４６としてＡｌ細線が用いられる。そして、Ａｌ細線を用いる場合、ウェッジボンディング法により、Ａｌ細線の接続が行われる。ウェッジボンディング法では、ウェッジと呼ばれるツールに超音波で生じる振動と適当な圧力を加える。そして、Ａｌ細線とソース電極パッド２５またはゲート電極パッド２６との間で摩擦熱を発生させることで、両者を接合させる。その為、ウェッジの形状からボンディング作業に方向性を有する。

つまり、図６（Ａ）に示すように、ソース電極用の孔４２またはゲート電極用の孔４３は、上記ボンディング作業の方向性が考慮され、Ｙ軸方向に孔の長側辺５１を有するように形成される。そして、電極パッド２５、２６は非実動作領域２３に形成されるが、孔４２、４３の形状、配置箇所により、非実動作領域２３は効率的に、狭い領域とすることができる。更に、孔４２、４３は、狭い領域となる非実動作領域２３上面に形成されるが、ポスト４７、４８の配置箇所を考慮することで、所望の大きさの孔となる。そのことで、パターン認識精度を悪化させることはない。

更に、図６（Ｂ）に示すように、アイランド４４上に固着された半導体チップ２１に対し、ポスト４７、４８が、半導体チップ２１の長側辺２８側へと配置される。この配置により、上記ボンディング作業の方向性も考慮し、電極パッド２５、２６とポスト４７、４８とを必要最小限の領域で接続することができる。その結果、パッケージサイズの縮小することができる。

尚、本実施の形態では、金属細線４６としてＡｌ細線の替わりに、金線を用いることもできる。この場合には、金線は、半導体チップ表面の電極パッド及びポストとそれぞれボールボンディングする。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

本発明の半導体装置を説明するための（Ａ）斜視図、（Ｂ）上面図である。 本発明の半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。 本発明の半導体装置を説明するための（Ａ）エネルギーバンド図、（Ｂ）ＯＦＦ時のチャネル領域を説明する図である。 （Ａ）本発明の半導体チップを説明するための上面図であり、（Ｂ）従来の半導体チップを説明するための上面図である。 本発明及び従来の半導体チップサイズを説明するための表である。 本発明の半導体装置を説明するための（Ａ）上面図、（Ｂ）上面図である。

符号の説明

１ 基板
２ エピタキシャル層
３ ドレイン領域
４ ソース領域
５ 固定電位絶縁電極
６ 絶縁膜
７ トレンチ
８ チャネル領域
９ ゲート領域
１０ Ａｕ層
１１ Ａｌ層
１２ シリコン酸化膜
１３ コンタクト領域
１４ コンタクト領域
１５ Ａｌ層
２１ 半導体チップ
２２ 実動作領域
２３ 非実動作領域
２４ ガードリング領域
２５ ソース電極パッド
２６ ゲート電極パッド
２７ 主表面の短側辺
２８ 主表面の長側辺
２９ 実動作領域の短側辺
３０ パッドの長側辺
３１ 半導体チップ
３２ 実動作領域
３３ 非実動作領域
３４ ガードリング領域
３５ ソース電極パッド
３６ ゲート電極パッド
３７ 無効領域
４１ 絶縁層
４２ ソース電極用の孔
４３ ゲート電極用の孔
４４ アイランド
４５ ドレイン端子
４６ 金属細線
４７ ポスト
４８ ポスト
４９ ソース端子
５０ ゲート端子
５１ 孔の長側辺

Claims (6)

1. 複数のセルが形成される実動作領域と非実動作領域とから成る半導体層と、
   該半導体層の主表面に露出する電流通過領域及び制御領域と、
   前記主表面上で、前記電流通過領域と主電流を授受する電流通過電極パッド部及び前記制御領域と制御電流を授受する制御電極パッド部とを有し、
   前記主表面は１対の長側辺及び短側辺を有する長方形状であり、前記電流通過電極パッド部または前記制御電極パッド部は、それぞれ対向する前記主表面の短側辺近傍に配置され、且つ、前記実動作領域は、前記電流通過電極パッド部と前記制御電極パッド部との間に位置することを特徴とする半導体装置。
2. 前記実動作領域の短側辺幅は、前記電流通過電極パッド部または前記制御電極パッド部の長側辺幅と同一であることを特徴とする請求項１に記載の半導体装置。
3. 前記半導体層の主表面には、該主表面を覆うように絶縁層が形成されており、前記電流通過電極パッド部の一部または前記制御電極パッド部の一部は、前記絶縁層に設けられた孔から露出していることを特徴とする請求項１または請求項２に記載の半導体装置。
4. 前記電流通過電極パッド部の一部または前記制御電極パッド部の一部と金属細線を介して電気的に接続する外部端子は、前記主表面の長側辺側に配置され、且つ、前記孔は、前記主表面の短側辺と平行な前記孔の長側辺を有する長方形の孔であることを特徴とする請求項３に記載の半導体装置。
5. 前記主表面の実動作領域上で、それぞれ前記電流通過領域または前記制御領域と電気的に接続する電流通過配線層または制御配線層とを有し、
   前記電流通過配線層の一端または前記制御配線層の一端は、それぞれ前記電流通過電極パッド部または前記制御電極パッド部と接続し、前記電流通過配線層または前記制御配線層は前記主表面の長側辺と平行に延在することを特徴とする請求項１から請求項４のいずれかに記載の半導体装置。
6. 前記非実動作領域は、前記実動作領域を囲むように配置され、前記非実動作領域にはガードリング領域が形成されていることを特徴とする請求項５に記載の半導体装置。

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