JP2020194911A - 半導体装置 - Google Patents

Abstract

【課題】炭化ケイ素基板を含む半導体装置において、通電特性を劣化させる欠陥である基底面転位（ＢＰＤ）が積層欠陥に成長することを抑制する。【解決手段】ドレイン配線パターン１０６上に接合部材を介して搭載され、＜−１１００＞方向に成長する積層欠陥へと拡張する基底面転位を含む半導体チップ１０８を備えた半導体装置において、半導体チップ１０８の直下のドレイン配線パターン１０６の上面に複数の溝１を形成する。溝１は、平面視において、半導体チップ１０８を構成する炭化ケイ素基板の＜１１−２０＞方向から時計回りに４５°回転した方向に延在している。【選択図】図１

Description

本発明は半導体装置に関し、特に、半導体チップが接合部材を介して基板に接合されている半導体装置に利用できるものである。

電力変換用の半導体デバイスは、インバータ若しくはコンバータなどの電力変換装置または電力制御装置などに多く使用されている。

近年、電力変換用の半導体デバイスでは、電力損失を低減するため、その材料としてＳｉＣ（炭化ケイ素）を用いた半導体デバイスの開発が進められている。ＳｉＣは、ＰＮ接合の通電時に発生するエネルギーで積層欠陥が成長する場合があり、このような場合にはドリフト層の抵抗が高くなるため、デバイス特性が劣化する。この特性劣化により、半導体デバイスの電力損失の増大、および、発熱が大きくなるため、半導体デバイスの破壊が起きる可能性がある。

この特性劣化に関しても様々な研究がなされており、例えば、非特許文献１には、半導体デバイスに加わる応力によって劣化が発生する電流の閾値が増減することが記載されている。また、非特許文献１には、当該閾値が上がるか下がるかは、当該応力の方向および半導体チップ中に存在する基底面転位の種類によって決まることが記載されている。

Akihiro Goryu, "The evaluation of the mechanical stress effect for stacking fault expansion in 4H-SiC p-i-n diode" ECSCRM 2018

電力変換装置への電気的配線のため、半導体チップを接合部材を介して基板に接合する必要があるが、接合プロセスにおいて加熱を要するため、その後の冷却時に半導体チップと接合部材との熱膨張係数の差から応力が発生する。半導体チップ中に存在する基底面転位の種類によっては、当該応力の発生に起因して、特性劣化が発生する電流の閾値が下がる。すなわち、半導体チップ内に応力が生じることで、特性劣化が発生し易くなる虞がある。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

代表的な実施の形態による半導体装置は、基板と、基板上に接合部材を介して搭載され、＜−１１００＞方向に成長する積層欠陥へと拡張する基底面転位を含む半導体チップと、半導体チップの直下の基板の上面に形成された複数の溝とを有し、前記半導体チップは炭化ケイ素基板を含むものである。前記溝は、平面視において、炭化ケイ素基板の＜１１−２０＞方向から時計回りに４５°回転した方向に延在している。

代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。特に、炭化ケイ素を用いた半導体装置における積層欠陥の成長を抑えることができる。

本発明の実施の形態１である半導体装置の平面図である。 図１のＡ−Ａ線における断面図である。 本発明の実施の形態１である半導体装置を示す回路図である。 本発明の実施の形態１である半導体装置の拡大断面図である。 本発明の実施の形態１である半導体装置の平面図である。 本発明の実施の形態１である半導体装置の拡大断面図である。 本発明の実施の形態１である半導体装置の製造工程中の断面図である。 本発明の実施の形態１の変形例１である半導体装置の平面図である。 図８のＢ−Ｂ線における断面図である。 本発明の実施の形態１の変形例２である半導体装置の平面図である。 図１０のＣ−Ｃ線における断面図である。 本発明の実施の形態１の変形例３である半導体装置の平面図である。 図１２のＤ−Ｄ線における断面図である。 本発明の実施の形態１の変形例４である半導体装置の平面図である。 図１４のＥ−Ｅ線における断面図である。 本発明の実施の形態２である半導体装置の平面図である。 図１６のＦ−Ｆ線における断面図である。 本発明の実施の形態２である半導体装置の平面図である。 図１８のＧ−Ｇ線における断面図である。 図１８のＨ−Ｈ線における断面図である。 図１８のＩ−Ｉ線における断面図である。 溝部分の幅の合計値を、当該幅の方向に対し直交する方向における半導体チップの長さで積分した式である。 本発明の実施の形態２である半導体装置の平面図である。 本発明の実施の形態２である半導体装置の平面図である。 溝部分の幅の合計値を、当該幅の方向に対し直交する方向における半導体チップの長さで積分した式である。 本発明の実施の形態２の変形例である半導体装置の平面図である。 比較例である半導体装置の断面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。

（実施の形態１）
＜改善の余地の詳細＞
以下に、改善の余地の詳細について説明する。

炭化ケイ素（ＳｉＣ）を用いた半導体パワー素子（半導体チップ）は、例えば、以下のような構成を有している。すなわち、半導体チップは、ｎ型のＳｉＣ基板（炭化ケイ素基板）、および、ＳｉＣ基板上のｎ型のドリフト層を有する。ドリフト層はＳｉＣを含んでいる。ドリフト層の上面上には、ゲート絶縁膜を介してゲート電極が形成されている。ゲート絶縁膜およびゲート電極は、平坦なドリフト層の上面上、または、ドリフト層の上面に形成されたトレンチ内に順に形成されている。

ＳｉＣ基板はドレイン領域を構成しており、ゲート絶縁膜を介してゲート電極と近接するドリフト層の上面には、ｎ型のソース領域が形成されている。ソース領域とドレイン領域のとの間のトレンチの側面（ドリフト層の表面）、または、ソース領域と隣り合うドリフト層の上面であって、ゲート電極とゲート絶縁膜を介して近接するドリフト層の上面には、ｐ型のボディ層が形成されている。ゲート電極、ソース領域およびドレイン領域は、ＳｉＣを用いたスイッチング素子であるｎ型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、ＭＯＳ型電界効果トランジスタ）を構成している。ボディ層は、ＭＯＳＦＥＴの動作時にチャネルが形成される領域である。

ボディ層にソース電位を印加するため、ドリフト層の上面には高濃度のｐ型半導体領域が形成されている。このｐ型半導体領域およびボディ領域により構成されるｐ型層と、ｎ型のドリフト層およびＳｉＣ基板により構成されるｎ型層とは、ダイオードを構成している。つまり、ＳｉＣを用いたスイッチング素子であるＭＯＳＦＥＴは、内蔵ダイオードを有している。当該スイッチング素子を備えたインバータなどのパワーモジュールでは、スイッチング素子に対して順方向とは逆方向の電流（還流）が流れる場合がある。このような還流によるサージ電圧によりスイッチング素子が破壊されることを防ぐため、各スイッチング素子には還流を流すためのダイオード（還流ダイオード）を並列接続する場合がある。しかし、当該スイッチング素子の他に、ダイオードを備えた半導体チップを用意すると、パワーモジュールが大型化し、高コスト化する。インバータを小型化するためには、スイッチング素子が含む上記内蔵ダイオードを還流ダイオードとして使用することが望ましい。

ここで、ＳｉＣ半導体素子は、バイポーラ動作によりＳｉＣドリフト層中に存在する線状の基底面転位（ＢＰＤ：Basal Plane Dislocation）が、面状の積層欠陥に拡張する性質を有している。すなわち、ＢＰＤにおいて電子および正孔が再結合する際、その再結合エネルギーによりＢＰＤが面状の積層欠陥に拡張する。積層欠陥部分は高抵抗であるため、積層欠陥が拡張すると素子抵抗が増加し、オン電圧が高くなる。この現象は通電劣化現象と呼ばれている。上記内蔵ダイオードに通電すると、ＢＰＤにおいて電子および正孔が再結合し、ＢＰＤがドリフト層内で積層欠陥へ拡張する通電劣化現象が起こり得る。

以上より、通電劣化の発生を抑制し、半導体装置の信頼性を高め、半導体装置の寿命を延ばす観点から、改善の余地が存在する。

そこで、本実施の形態１では、上述した第改善の余地を解決する工夫を施している。以下では、この工夫を施した本実施の形態における技術的思想について説明する。

＜半導体装置の構成＞
以下、本実施の形態の半導体装置の構造について、図１〜図４を用いて説明する。図１は、本実施の形態の半導体装置の平面図である。図２は、図１のＡ−Ａ線における断面図である。図３は、本実施の形態の半導体装置であるＭＯＳＦＥＴおよびその内蔵ダイオードを示す回路図である。図４は、本実施の形態の半導体装置のうち、半導体チップおよびその下の基板を示す拡大断面図である。

本実施の形態の半導体装置は、炭化ケイ素半導体装置であるＳｉＣ−ＭＯＳＦＥＴを含む半導体チップと、当該半導体チップの下の基板（例えば配線パターンが上部に形成された絶縁基板）とを含むものである。本実施の形態の主な特徴の１つは、当該基板の上面であって、当該半導体チップが搭載される面に溝を複数並べて形成することにある。本実施の形態では、当該溝の形成により、半導体チップ内において特定の結晶方向に応力を加わることを防ぐことができ、これにより、半導体装置の特性劣化の発生を抑えることができる。ＳｉＣ基板には、＜−１１００＞方向に成長する積層欠陥を含むものと、＜１−１００＞方向に成長する積層欠陥を含むものとの２種類があり、本実施の形態は前者に関する。本願でいう結晶格子の結晶面および方向は、いずれも半導体チップを構成する半導体基板の結晶面および方向である。

図１および図２に示すように、本実施の形態の半導体装置１００は、基板上に少なくとも１つの半導体チップ（以降、単にチップとも言う）が搭載されたものである。ここでは、少なくとも１つの上記半導体チップがＭＯＳＦＥＴを搭載している場合を説明する。半導体装置１００は、基板１０１を有している。基板１０１は、その裏面側の導電体層１０２と、導電体層１０２上の絶縁層１０３と、絶縁層１０３上の種々の配線パターンとを備えている。すなわち、基板１０１の上面側には、絶縁層１０３上に形成された複数の配線パターンが、それぞれ電気的に絶縁された状態で配置されている。絶縁層１０３上には、基板１０１を構成するゲート配線パターン１０４、ソースセンス配線パターン１０５、ドレイン配線パターン１０６およびソース配線パターン１０７などの導電性パターン（導体パターン）が、それぞれ電気的に絶縁された状態で形成されている。

基板１０１および半導体チップ１０８のそれぞれの形状は、平面視において例えば矩形である。ここでは、半導体チップ１０８の平面形状が、正方形である場合について説明するが、後述するように半導体チップ１０８の平面形状は長方形などであってもよい。図２では、当該矩形の対角線方向（斜め方向）における基板１０１および半導体チップ１０８の断面図を示している。図２が斜め方向の断面図であることを分かり易くするため、図２の半導体チップ１０８の断面の中央部には、図示されていない位置の半導体チップ１０８の角部を破線で示している。なお、後の説明で用いる図４、図６、図７、図９、図１２、図１５、図１７、図１９〜図２１および図２７は、図２と同様に、平面視において矩形である半導体チップを、当該対角線方向に切断した場合の断面を示すものである。図２、図４、図６、図７、図９、図１２、図１５、図１７、図１９〜図２１および図２７に示す断面図は、半導体チップ内に発生する抑えるべき応力の方向に沿う断面を示すものである。

ドレイン配線パターン１０６上には、半導体チップ１０８が、導電性の接合部材（接続部材）１０９（例えば、半田など）を介して接合されている。つまり、接合部材１０９は、半導体チップ１０８の下面とドレイン配線パターン１０６の上面とのそれぞれに接しており、半導体チップ１０８の下面とドレイン配線パターン１０６の上面とを接合している。

半導体チップ１０８は、その上面側にゲートパッド１０８ｇとソースパッド１０８ｓとを有している。半導体チップ１０８のゲートパッド１０８ｇと基板１０１のゲート配線パターン１０４とは、導電性ワイヤであるゲートワイヤ１１０によって電気的に接続されている。また、半導体チップ１０８のソースパッド１０８ｓと、基板１０１のソースセンス配線パターン１０５とは、導電性ワイヤであるソースセンスワイヤ１１１によって電気的に接続されている。さらに、半導体チップ１０８のソースパッド１０８ｓと、基板１０１のソース配線パターン１０７とは、導電性ワイヤである複数のソースワイヤ１１２によって、電気的に接続されている。

ソースセンス配線パターン１０５は、半導体チップ１０８内のソースセンス素子のソース電極に電気的に接続されている。ソースセンス素子は、過電流の検出に用いられる素子である。

図３に示すように、半導体チップ１０８は、パワー系のＭＯＳＦＥＴ（以下では、パワーＭＯＳと呼ぶ）２０１を搭載しており、ダイオードであるボディダイオード２０２が内蔵されている。すなわち、半導体チップ１０８は、パワーＭＯＳ２０１とボディダイオード２０２とから成る。なお、ボディダイオードは、内蔵ダイオードとも呼ばれる。

ボディダイオード２０２のアノードはパワーＭＯＳ２０１のソースと電気的に接続され、ボディダイオード２０２のカソードはパワーＭＯＳ２０１のドレインと電気的に接続されている。また、半導体チップ１０８のドレイン電極は、半導体装置１００のドレイン端子２０３と電気的に接続されている。半導体チップ１０８のゲート電極は、半導体装置１００のゲート端子２０４と電気的に接続されている。半導体チップ１０８のソース電極は、半導体装置１００のソース端子２０５およびソースセンス端子２０６と電気的に接続されている。

半導体装置１００を備えた電力変換装置を動作させると、当該動作中に、ソース端子２０５の電位がドレイン端子２０３の電位より高くなる場合がある。この時、半導体チップ１０８中に基底面転位が存在すると、半導体チップ１０８のボディダイオード２０２に電流が流れることで、半導体チップ１０８の特性が劣化する場合がある。

そのような特性の劣化を抑えるための構造として、本実施の形態の半導体装置では、図１に示すように、ドレイン配線パターン１０６の上面であって、半導体チップ１０８が搭載される面に、複数の溝１を形成している。

図１に示す半導体チップ１０８は、平面視において、＜１１−２０＞方向から時計回りに１３５°回転した方向、および、＜１１−２０＞方向から時計回りに３１５°回転した方向に回転した方向のそれぞれに圧縮応力が印加された場合、＜−１１００＞方向に積層欠陥が成長し、特性劣化が発生し易くなるものである。このような半導体チップ１０８に対し、複数の溝１は、平面視において、＜１１−２０＞方向から時計回りに４５°回転した方向、つまり、＜１１−２０＞方向から時計回りに２２５°回転した方向に延在している。溝１は、その短手方向（平面視で＜１１−２０＞方向から時計回りに１３５°回転した方向）において複数並んで配置されている。

すなわち、複数の溝１は、平面視において、＜−１１００＞方向から時計回りに１３５°回転した方向に延在している。言い換えれば、＜１１−２０＞方向、＜−１１００＞方向および＜１−１００＞方向のいずれもが、平面視において任意の１点から延びる方向であるとすると、複数の溝１は、平面視において、＜１１−２０＞方向から、＜１−１００＞方向側ではなく＜−１１００＞方向（半導体チップ１０８が含む積層欠陥の延びる方向）側に１３５°回転した方向に延在している。

複数の溝１のうち、溝１の短手方向において隣り合う溝１同士の間には、溝１同士の境界である凸パターン（凸部）が形成されている。凸パターンの上端の位置は、溝１の下端の位置よりも高い。凸パターンは、平面視で溝１に沿って延在している。つまり、凸パターンは、平面視において、＜１１−２０＞方向から時計回りに４５°回転した方向、つまり、＜１１−２０＞方向から時計回りに２２５°回転した方向に延在している。溝１の短手方向において、溝１と凸パターンとは交互に配置されている。

図示は省略するが、炭化ケイ素（ＳｉＣ）を用いた本実施の形態の半導体チップ１０８は、例えば、以下のような構成を有している。すなわち、半導体チップ１０８は、ｎ型のＳｉＣ基板、ＳｉＣ基板上のｎ型のドリフト層を有する。ドリフト層はＳｉＣを含んでいる。ドリフト層の上面上には、ゲート絶縁膜を介してゲート電極が形成されている。ゲート絶縁膜およびゲート電極は、平坦なドリフト層の上面上、または、ドリフト層の上面に形成されたトレンチ内に順に形成されている。

ＳｉＣ基板はドレイン領域を構成しており、ゲート絶縁膜を介してゲート電極と近接するドリフト層の上面には、ｎ型のソース領域が形成されている。ソース領域とドレイン領域のとの間のトレンチの側面（ドリフト層の表面）、または、ソース領域と隣り合うドリフト層の上面であって、ゲート電極とゲート絶縁膜を介して近接するドリフト層の上面には、ｐ型のボディ層が形成されている。ゲート電極、ソース領域およびドレイン領域は、ＳｉＣを用いたスイッチング素子であるｎ型のＭＯＳＦＥＴを構成している。ボディ層は、ＭＯＳＦＥＴの動作時にチャネルが形成される領域である。ＳｉＣ基板およびＳｉＣ基板上のドリフト層から成る積層基板は、半導体基板を構成している。

本願でいう平面視とは、半導体チップ１０８の上面に対して垂直な方向から、半導体装置１００などを見下ろすことを指す。また、ここでいう＜１１−２０＞方向、＜−１１００＞方向、および＜１−１００＞方向は、半導体チップ１０８を構成する半導体基板の結晶面に沿う方向である。つまり、当該半導体基板を構成するＳｉＣの結晶構造は六方晶系であり、六方晶系は、＜１１−２０＞面、＜−１１００＞面、および＜１−１００＞面などを有している。当該半導体基板の主面は＜０００１＞面である。すなわち、平面視とは、後述するように半導体基板またはＳｉＣ基板の上面が＜０００１＞面と平行ではない場合を除き、＜０００１＞面に対して垂直な方向から半導体装置を見ることを指す。＜−１１００＞方向および＜１−１００＞方向のそれぞれは、平面視において＜１１−２０＞方向に対し直交する方向である。＜−１１００＞方向は、＜１−１００＞方向に対し反対向きの方向である。

本実施の形態の半導体チップ１０８は、＜−１１００＞方向に成長する積層欠陥を含んでいる。つまり、半導体チップ１０８を構成する半導体基板は、半導体チップ１０８の内蔵ダイオードに電流が流れ、ＢＰＤにおいて電子および正孔が再結合することで、半導体基板内で積層欠陥が＜−１１００＞方向に成長するものである。言い換えれば、半導体チップ１０８は、＜−１１００＞方向に積層欠陥が成長する種類の基底面転位を含んでいる。すなわち、半導体チップ１０８は、＜−１１００＞方向に成長する積層欠陥へと拡張する基底面転位を含んでいる。

図４では、半導体装置１００の拡大断面図を示しており、ここでは絶縁層１０３および導電体層１０２を示していない。図４に示すように、接合部材１０９は、ドレイン配線パターン１０６上において、溝１の頂点（図４の地点ａ）の上にも接合部材１０９が残存する場合がある。この場合、隣り合う溝１のそれぞれの内部の接合部材１０９同士は厳密には分断されていないが、地点ａでは、地点ｂなどの接合部材１０９で埋まっている部分に比べて接合部材１０９の厚さが薄いのは明らかである。このように、部分的に接合部材１０９が薄くなることによっても半導体チップ１０８に発生する応力は低減されるため、後述する本実施の形態の効果を得ることができる。

ここで、本願における「溝」の定義について説明する。半導体チップ１０８の上面に沿う方向（横方向）における半導体チップ１０８の端部（図４に示す半導体チップ１０８の左端）を基準として、横方向の任意の位置であるｘ地点における接合部材１０９の厚さをＴ（ｘ）とする。例えば、地点ｂにおける接合部材１０９の厚さはＴ（ｂ）である。また、半導体チップ１０８の当該端部から反対側の端部までの間（図４に示す半導体チップ１０８の左端から右端までの間）におけるＴ（ｘ）の最大値をＴｍａｘとし、最小値をＴｍｉｎとする。ＴｍａｘとＴｍｉｎとの間に差があるとき、Ｔ（ｘ）がＴｍｉｎより大きい箇所は全て「溝」と定義する。溝１がドレイン配線パターン１０６の上面に掘られた凹部により構成されている場合であっても、溝１がドレイン配線パターン１０６の上面上に突出する複数の凸部同士の間の凹部により構成されていても、溝は前述のように定義される。

溝の数量は、Ｔｍｉｎの位置で分けて数えるものとする。例えば図４に示す断面において、溝１の数は８である。本実施の形態では、図１の破線Ａ−Ａと平面視で平行な位置における断面であれば、どの断面も溝１の形状は同じである。

図４に示す半導体チップ１０８の横方向の幅、つまり平面視における半導体チップ１０８の対角線の長さは、例えば３〜１５ｍｍである。また、図４の断面に沿う方向の溝１の幅、つまり溝１の短手方向の幅は、例えば０．５ｍｍである。また、溝１の深さは、５０μｍ以下であり、例えば１０μｍである。これは、溝１の深さが５０μｍより大きい場合、半導体チップ１０８に生じる応力が過度に大きくなる虞があるためである。ＴｍａｘとＴｍｉｎとの差は、１μｍ以上である。これは、ＴｍａｘとＴｍｉｎとの差が１μｍ未満である場合、溝１を設けることによる応力の分断効果が過度に小さくなるためである。

上記のようにドレイン配線パターン１０６の上面に溝を設けることによる本実施の形態の効果について、以下に具体的に説明する。

＜本実施の形態の効果＞
改善の余地として上述したように、ＳｉＣを用いた半導体装置では、ＢＰＤの存在に起因して積層欠陥が拡張し、通電劣化現象が起こり得る。このような半導体装置の特性劣化は、半導体チップを構成する半導体基板の結晶方向に左右される。本実施の形態の半導体装置１００では、図１に示すように、図の右に向かう方向が＜１１−２０＞方向となるように、半導体チップ１０８がドレイン配線パターン１０６上に搭載されている。

特性劣化の要因は、半導体チップ中に存在する基底面転位が積層欠陥へ成長（拡張）することにある。その成長方向は、平面視において、＜−１１００＞方向（＜１１−２０＞方向から反時計周りに９０°回転した方向、図１における上方向）と、＜１−１００＞方向（＜１１−２０＞から時計周りに９０°回転した方向、図１における下方向）との２種に主に分けられる。

半導体チップ１０８をドレイン配線パターン１０６に接合する工程において、半導体チップ１０８と接合部材１０９との熱膨張率の差により、冷却プロセスにおいて半導体チップ１０８に応力が発生する。接合部材１０９の材料（接続材、接合材）としては、半田または銅などが挙げられるが、ＳｉＣの熱膨張率が低いために、接合材として用いられる材料の多くはＳｉＣよりも熱膨張率が大きく、冷却プロセスにおいて半導体チップ側に加わる応力は圧縮応力となる。図２７に比較例として示すように、半導体チップ１０８の直下のドレイン配線パターン１０６の上面が平坦である場合、半導体チップ１０８に印加される圧縮応力は平面視における全方位となる。

非特許文献１によれば、平面視において＜１１−２０＞方向から時計回りに１３５°および３１５°それぞれ回転した方向に圧縮応力が印加された場合、＜−１１００＞方向に積層欠陥が成長する電流の閾値が下がり、積層欠陥の成長に起因する半導体装置の特性劣化が発生し易くなる。すなわち、圧縮応力が生じることで、小さな電流でも＜−１１００＞方向に積層欠陥が成長するようになり、半導体装置の寿命が短くなる。

これに対し、本実施の形態の半導体装置１００は、図５に示すように、半導体チップ１０８の直下のドレイン配線パターン１０６の上面に、平面視において＜１１−２０＞方向から時計回りに４５°または２２５°回転した方向に延在する溝１が形成されている。すなわち、抑えるべき応力の方向に対して平面視で直交する方向に延在する溝１が形成されている。ここでいう抑えるべき応力の方向とは、平面視において、＜１１−２０＞方向から時計回りに１３５°回転した方向および＜１１−２０＞方向から時計回りに３１５°回転した方向を指す。図５では、抑えるべき応力の方向を、ハッチングを付した矢印により示している。

ドレイン配線パターン１０６は、半導体装置１００から外部への配線引き出しのため平坦部１０６ａと、半導体チップ１０８の搭載部である溝形成部１０６ｂとを備えている。平坦部１０６ａは、ドレイン配線パターン１０６の上面が平坦な部分である。図１および図５において溝形成部１０６ｂに示す斜線はハッチングではなく、隣り合う溝１同士の境界を表す線である。

基板上に半導体チップを接合する工程では、半導体チップおよび接合部材を加熱し、半導体チップを基板に接合した後に冷却を行う。この冷却時に半導体チップ１０８と接合部材１０９は、微細ながら収縮する。半導体チップ１０８と接合部材１０９とのそれぞれが他の部材に接合されておらず独立している場合には、半導体チップ１０８と接合部材１０９とのそれぞれの収縮時の縮み量は、それぞれの熱膨張率に応じた量となる。接合部材として用いられる材料の多くは半導体よりも熱膨張率が大きいため、接合部材１０９の方が縮み量が大きくなる。

接合後の冷却時には、半導体チップ１０８の裏面と接合部材１０９の上面が接合されているため、半導体チップ１０８および接合部材１０９は、互いの熱膨張率の差の影響を受ける。このため、半導体チップ１０８および接合部材１０９の縮み量は、それぞれが単体で存在する場合の縮み量とは異なる大きさとなる。半導体チップ１０８は、熱膨張率が半導体チップ１０８より大きい接合部材１０９につられる形で、半導体チップ１０８が単体で存在する場合よりも大きく縮む。したがって、半導体チップ１０８が単体で存在する場合と比べた縮み量の差に応じ、半導体チップ１０８内に圧縮応力が発生する。同様に、接合部材１０９、ドレイン配線パターン１０６にもそれぞれの熱膨張率に応じた引張応力または圧縮応力が発生するが、これは半導体装置の特性劣化には直接関与しない。

図６、図７および図２７では、半導体チップ１０８に生じる応力の方向を、ハッチングを付した矢印により示している。図２７に示す比較例の半導体装置では、半導体チップ１０８の直下のドレイン配線パターン１０６の上面が平坦である。この場合、半導体チップ１０８の下面全域に亘って接合部材１０９が一定の厚さで連続的に形成されている。よって、冷却時の収縮は中央に向かっていくため、収縮による半導体チップ１０８の移動距離が大きくなり、その分だけ半導体チップ１０８内に大きな応力が発生する。

一方、本実施の形態では、図６に示すように、複数の溝１により接合部材１０９が分断されるため、半導体チップ１０８に対して加わる応力が分散される。したがって、分断された接合部材１０９の領域毎に応力が発生するため、半導体チップ１０８に発生する圧縮応力を小さくすることができる。言い換えれば、平面視において、＜１１−２０＞方向から時計回りに１３５°および３１５°それぞれ回転した方向の圧縮応力を低減することができるため、＜−１１００＞方向に積層欠陥が成長することにより生じる特性劣化を抑えることができる。

図７は、半導体装置の製造工程中の断面図である。ここでは、接合部材が半田などの比較的融点が低い金属から成る場合について説明する。図７では、接合工程の図を上段、中断、下段の３つの図に分けて示している。接合工程では、まず、常温の環境においてドレイン配線パターン１０６上にシート状の接合部材１０９を配置し、接合部材１０９上に半導体チップ１０８を配置する（図７上段参照）。シート状の接合部材１０９の厚さは、例えば６０〜１３０μｍである。続いて、ドレイン配線パターン１０６、接合部材１０９および半導体チップ１０８を加熱すると、半導体チップ１０８およびドレイン配線パターン１０６はそれぞれの材料固有の熱膨張率に応じて微細ながら膨張し、接合部材１０９は溶融してドレイン配線パターン１０６の上面の溝１に入り込む（図７中段参照）。ここで、溝１内の接合部材１０９の下に空隙が残った場合には半導体チップ１０８の放熱性能が低下し、半導体チップ１０８が破壊される虞がある。そのような放熱性能の低下を防ぐため、半導体チップ１０８上に重り５０１を設置し、接合部材１０９が溝１の深部まで行き渡るようにする。接合部材１０９が溶融し、一定時間が経過した後に冷却を行う（図７下段参照）。急速な冷却は応力発生の原因となるため、自然冷却を行うことが望ましい。接合部材１０９の凝固後は、温度の低下に伴って各部材の微細な収縮および応力が発生するが、本実施の形態では、接合部材１０９がドレイン配線パターン１０６の溝１同士の間の凸パターンによって分断されるため、半導体チップ１０８に発生する応力を低減することができる。これにより、半導体装置の信頼性を高め、かつ、半導体装置の寿命を延ばすことができる。

ここでは、接合部材の材料として半田を例に挙げたが、接合部材の材料としてその他の合金を用いてもよい。また、接合部材の材料として金属粉末を用い、金属粉末の焼結により結合を行ってもよい。また、接合工程は真空雰囲気によって行われることもあるが、本実施の形態の効果は、接合工程中の雰囲気によらず得ることができる。

また、本実施の形態では、半導体チップ１０８内の抑えるべき応力の方向に対して平面視で直交する方向に延在する溝１を形成することについて説明した。しかし、溝１の延在方向が当該応力の方向に対して平面視で交差する方向であれば、当該応力を分散することが可能であり、本実施の形態の効果を得ることができる。ただし、溝１の延在方向が当該応力の方向に対して平面視で直交する場合に、最も効率的に応力の発生を抑えることができる。

また、図４を用いて説明したように、溝１同士の間の凸パターンによって接合部材１０９が完全に分断されなくても、部分的に接合部材１０９が薄くなることで半導体チップ１０８に発生する応力は低減されるため、本実施の形態の効果を得ることができる。

本実施の形態でいう、平面視における＜１１−２０＞方向は、＜１１−２０＞面と、当該半導体基板の上面、当該ＳｉＣ基板の上面または半導体チップ１０８の上面とが交わる線に沿う方向である。同様に、本実施の形態でいう、平面視における＜−１１００＞方向および＜１−１００＞方向は、＜−１１００＞面または＜１−１００＞面と、当該半導体基板の上面、当該ＳｉＣ基板の上面または半導体チップ１０８の上面とが交わる線に沿う方向である。これらは、ＳｉＣ基板の上面に対し、＜１１−２０＞面、＜−１１００＞面および＜１−１００＞面のうち少なくとも１つの面が直交せず斜めに位置している場合でも同様である。つまり、半導体チップ１０８を構成する半導体基板またはＳｉＣ基板の上面が＜０００１＞面と平行ではなく、ＳｉＣ基板の上面と＜０００１＞面とが小さい角度で斜めの位置関係にあることが考えられる。つまり、ＳｉＣ基板の上面に対し、＜１１−２０＞面、＜−１１００＞面および＜１−１００＞面のそれぞれが斜めに位置し得る。このような場合でも、上述のように溝１を形成することで、本実施の形態の効果を得ることができる。

＜変形例１＞
図８および図９に、本実施の形態の変形例１である半導体装置を示す。本変形例の半導体装置１００は、半導体チップ１０８が、＜１−１００＞方向に成長する積層欠陥を含む点が、図１〜図７を用いて説明した半導体装置と異なる。また、本変形例の半導体装置１００の溝２の延在方向は、図１〜図７を用いて説明した半導体装置の溝１の延在方向と異なる。

本変形例は、半導体チップ１０８に＜１−１００＞方向に積層欠陥が成長する種類の基底面転位が含まれているという前提のもと、平面視で＜１１−２０＞方向から時計回りに４５°および２２５°回転した方向の半導体チップ１０８内の圧縮応力を低減するものである。つまり、半導体チップ１０８は、＜１−１００＞方向に成長する積層欠陥へと拡張する基底面転位を含んでいる。

非特許文献１によれば、平面視において、＜１１−２０＞方向から時計回りに４５°回転した方向、または、＜１１−２０＞方向から時計回りに２２５°回転した方向に圧縮応力が印加された場合、＜１−１００＞方向に積層欠陥が成長する電流の閾値が下がるため、積層欠陥が成長し易くなる。よって、積層欠陥が成長することに起因して、特性劣化が発生し易くなる。したがって、ここでは、＜１−１００＞方向に積層欠陥が成長することで生じる特性劣化を抑えるため、平面視において、＜１１−２０＞方向から時計回りに４５°回転した方向、および、＜１１−２０＞方向から時計回りに２２５°回転した方向において生じる応力を低減する必要がある。

そこで、本変形例では、半導体チップ１０８の直下のドレイン配線パターン１０６の上面に、平面視において、＜１１−２０＞方向から時計回りに１３５°回転した方向、つまり、＜１１−２０＞方向から時計回りに３１５°回転した方向に延在する溝２を形成している。つまり、複数の溝１は、平面視において、＜１−１００＞方向から時計回りに４５°回転した方向に延在している。すなわち、＜１１−２０＞方向、＜−１１００＞方向および＜１−１００＞方向のいずれもが、平面視において任意の１点から延びる方向であるとすると、複数の溝１は、平面視において、＜１１−２０＞方向から、＜−１１００＞方向側ではなく＜１−１００＞方向（半導体チップ１０８が含む積層欠陥の延びる方向）側に１３５°回転した方向に延在している。

すなわち、抑えるべき応力の方向に対して平面視で直交する方向に延在する溝２を形成している。ここでいう抑えるべき応力の方向とは、平面視において、＜１１−２０＞方向から時計回りに４５°回転した方向、および、＜１１−２０＞方向から時計回りに２２５°回転した方向である。

このように、＜１−１００＞方向に成長する積層欠陥を含む半導体チップを備えた半導体装置においても、ドレイン配線パターン１０６の上面に形成する溝の向きを変更することで、図１〜図７を用いて説明した半導体装置と同様の効果を得ることができる。

＜変形例２＞
本変形例では、図１〜図７を用いて説明した半導体装置を備えたパワーモジュールについて説明する。図１０はパワーモジュール７００の平面図であり、図１１は図１０のＣ−Ｃ線における断面図である。パワーモジュール７００は底部に放熱ベース７０１を有し，放熱ベース７０１上に放熱ベース用接合部材（放熱ベース用接続部材）７０２を介して半導体装置１００が接合されている。放熱ベース用接合部材７０２の材料としては、半田などが挙げられる。ただし、放熱ベース７０１と半導体装置１００の接合は、半導体装置１００と半導体チップ１０８との接合工程よりも後に行われる工程であるため、放熱ベース用接合部材７０２の材料には、接合部材１０９よりも融点が低い材料を用いることが望ましい。

ドレイン配線パターン１０６にはドレイン端子７０３が超音波接合などにより接続され、ソース配線パターン１０７にはソース端子７０４が超音波接合などにより電気的に接続されている。放熱ベース７０１上において、半導体装置１００は外装ケース７０５により覆われている。ドレイン端子７０３およびソース端子７０４は、放熱ベース７０１および外装ケース７０５を含むパワーモジュール７００の外部にが引き出されている。また、図示しないが、ゲート配線パターン１０４およびソースセンス配線パターン１０５からもパワーモジュール７００の外部に端子が引き出されている。

パワーモジュール７００の底部の放熱ベース７０１には、外装ケース７０５が固定されており、外装ケース７０５の内部には、基板１０１を含む半導体装置１００の全体を覆うようにシリコーンゲルなどの材料を用いた封止材７０６が充填されている。

このように本変形例のパワーモジュールでは、半導体チップ内の応力を低減することにより、半導体装置の特性劣化を抑えることができる。したがって、半導体装置の信頼性を向上させることができる。

＜変形例３＞
図１〜図７を用い、絶縁層１０３と配線パターンとを含む絶縁基板を用いることについて上述したが、導体（例えば金属層）のみから成る基板（例えば金属基板）の上面に溝を複数並べて形成し、それらの溝の上に半導体チップを接合してもよい。つまり、図１２および図１３に示すように、基板１２６は、ドレイン配線パターンとして用いられる金属基板である。図１２はパワーモジュール７００の平面図であり、図１３は図１２のＤ−Ｄ線における断面図である。

図１２に示すように、基板１２４、１２６および１２７は、それぞれ、図１に示すゲート配線パターン１０４、ドレイン配線パターン１０６およびソース配線パターン１０７と同様の役割を有しており、互いに横方向に離間して配置されている。基板１２６は、ドレイン配線パターン１０６（図１参照）と同様に、その上面において、半導体装置１００から外部への配線引き出しのため平坦部１２６ａと、半導体チップ１０８の搭載部である溝形成部１２６ｂとを備えている。基板１２４、１２６および１２７は、例えば樹脂から成る絶縁層１２３上に配置されている。ここでは図示していないが、絶縁層１２３上には図１に示すソースセンス配線パターン１０５に対応する金属基板が配置されていてもよい。

＜変形例４＞
図１〜図７に示した半導体装置では、溝１の短手方向の幅が一定であったが、本変形例では、当該短手方向において、半導体チップ１０８の端部の下の溝１の幅が小さくなっている。すなわち、本変形例では、図１４のＥ−Ｅ線における断面（図１５参照）に示すように、横方向における半導体チップ１０８の端部の直下の溝１の幅は、半導体チップ１０８の中央部の直下の溝１の幅よりも小さい。本変形例で示す半導体チップ１０８は、図１〜図７を用いて説明した半導体チップ１０８と同じく、＜−１１００＞方向に積層欠陥が成長するものである。

抑えるべき応力の方向（＜１１−２０＞方向から時計回りに１３５°回転した方向および＜１１−２０＞方向から時計回りに３１５°回転した方向）、つまり上記横方向において、半導体チップ１０８の中央部の直下の溝１の幅は、例えば最大で０．７ｍｍであり、半導体チップ１０８の端部の直下の溝１の幅は、例えば最小で０．１ｍｍである。

半導体チップ１０８の下の溝１の数が多い程、半導体チップ１０８内の応力が分散されるが、溝１を過度に高密度化すると放熱効率が低下する虞がある。応力発生の原因は材料間の熱膨張率の差による冷却時の収縮量のずれにあるため、図２７に示すような比較例の半導体チップ１０８内の応力は、半導体チップ１０８の中央付近よりも端部の方が大きくなる。そこで本変形例では、図１４および図１５に示すように、半導体チップ１０８の端部の下において溝１の密度を高めることによって、応力を効果的に緩和し、均一化している。

上記効果は、抑えるべき応力の方向における半導体チップ１０８の端部の直下において溝１を密に配置し、これに対して、抑えるべき応力の方向における半導体チップ１０８の中央部の直下において溝１を疎に配置することで得られる。つまり、溝１の短手方向において、半導体チップ１０８の端部の直下の溝１の幅は、半導体チップ１０８の中央部の直下の溝１の幅よりも小さい。

ここで、半導体チップ１０８の中央部の直下から半導体チップ１０８の端部の直下に向かって、各溝１の幅は徐々に小さくなってもよい。つまり、溝の幅の種類は３以上であってもよい。これに対し、溝の幅の種類は、半導体チップ１０８の中央部の直下の溝１の幅と、半導体チップ１０８の端部の直下の溝１の幅との２種類のみであってもよい。

（実施の形態２）
図１６は本実施の形態２の半導体装置を示す平面図であり、図１７は図１６のＦ−Ｆ線における断面図である。本実施の形態で示す半導体チップ１０８は、図１〜図７を用いて説明した半導体チップ１０８と同じく、＜−１１００＞方向に積層欠陥が成長するものである。

前記実施の形態１で半導体チップの下に形成した複数の溝同士の間の凸パターンは、溝に沿って並ぶ複数の突起状の凸部によって構成されていてもよい。つまり、本実施の形態では、図１６および図１７に示すように、平面視において、＜１１−２０＞方向から時計回りに４５°または２２５°回転した方向、すなわち、抑えるべき応力の方向（＜１１−２０＞方向から時計回りに１３５°回転した方向および＜１１−２０＞方向から時計回りに３１５°回転した方向）に対して直交する方向に凸部３が並んでいる。凸部３の上端の位置は、凸部３と隣り合う溝（凹部）の下端の位置よりも高い。

図１６において、丸い形状で示されているものが凸部３である。凸部３の平面形状は島状の突起であり、１つ１つの凸部３の上面は、例えば平坦である。複数の凸部３のそれぞれの周囲には凹部が存在しているが、ここでは、当該凹部のうち、平面視において、＜１１−２０＞方向から時計回りに４５°回転した方向に並ぶ１列の凸部３と隣り合って当該方向（複数の凸部３が並ぶ方向）に延在する部分を溝と呼ぶ。つまり、当該方向に複数並ぶ凸部３から成る列と、当該方向に延在する溝とが交互に並んで配置されており、隣り合う溝同士は凹部により互いに接続されている。当該凹部も、当該方向に並ぶ凸部３同士の間に形成された溝とみなすことができる。すなわち、平面視において、＜１１−２０＞方向から時計回りに１３５°回転した方向において隣り合う凸部３同士の間には第１溝が形成されており、＜１１−２０＞方向から時計回りに４５°回転した方向において隣り合う凸部３同士の間には第２溝が形成されている。

非特許文献１によれば、平面視において＜１１−２０＞方向から時計回りに１３５°および３１５°回転した方向に圧縮応力が印加された場合、＜−１１００＞方向に積層欠陥が成長し、これにより、特性劣化が起こる電流閾値が下がり、これにより特性劣化が発生し易くなる。

本実施の形態の半導体装置１００では、図１８に示すように、半導体チップ１０８の直下のドレイン配線パターン１０６の上面に、平面視において、＜１１−２０＞方向から時計回りに４５°および２２５°回転した方向に対して直交する方向に並ぶ凸部３が配置されている。すなわち、抑えるべき応力方向（平面視において＜１１−２０＞方向から時計回りに１３５°および３１５°回転した方向）に対して直交する方向に並ぶ凸部３が配置されている。図１８では、抑えるべき応力の方向を、ハッチングを付した矢印により示している。また、図１８では、溝形成部１０６ｂの上面に形成されている凸部３のうち、平面視で半導体チップ１０８と重ならない箇所の凸部３の図示を省略している。図１８および後の説明で用いる図２４および図２６では、図を分かり易くするため、半導体チップ１０８の上面の電極パッドの輪郭を破線で示している。

つまり、平面視で＜１１−２０＞方向から時計回りに４５°回転した方向に並ぶ複数の凸部３は１つの列を構成しており、平面視で＜１１−２０＞方向から時計回りに１３５°回転した方向において、そのような列が複数並んで配置されている。平面視で＜１１−２０＞方向から時計回りに１３５°回転した方向で隣り合う列同士の間には、平面視で＜１１−２０＞方向から時計回りに４５°回転した方向に延在する溝（第１溝）が形成されている。

図１９に、図１８のＧ−Ｇ線における断面図を示す。前記実施の形態１と同様に、半導体チップ１０８の上面に沿う方向（横方向）における半導体チップ１０８の端部（図１９では左端）を基準として、横方向の任意の位置であるｘ地点における接合部材１０９の厚さをＴ（ｘ）とする。前記実施の形態１と同様に、半導体チップ１０８の左端から右端までの間におけるＴ（ｘ）の最大値をＴｍａｘ、最小値をＴｍｉｎとし、ＴｍａｘとＴｍｉｎとの間に差があるとき、Ｔ（ｘ）がＴｍｉｎより大きい箇所は全て「溝」と定義される。本実施の形態では、凸部３上におけるＴ（ｘ）はＴｍｉｎとなり、凸部３がない部分のＴ（ｘ）はＴｍａｘとなる。このため、凸部３がない部分は全て溝である。

ここで、図１９の手前から奥に向かう方向（図１９のＧ−Ｇ線に直交する方向）をｙ軸とする。ｙ軸に対し垂直な断面であって、ｙ軸のいずれかの箇所での断面における溝の横方向の幅の合計値をＷｙ（ｙ）とすると、図１９に示すＧ−Ｇ線の断面における溝の幅の合計値はＷｙ（Ｇ）となる。図１９に示す断面では、１つの凸部３の左右に溝が１つずつ存在するため、Ｗｙ（Ｇ）＝ＷＧａ＋ＷＧｂとなる。

図２０に、図１８のＨ−Ｈ線における断面図を示す。図１８に示すように、平面視においてＧ−Ｇ線が凸部３の円形状の中心を通っているのに対し、Ｈ−Ｈ線は凸部３の円形状の外周寄りを通っている。このため、図２０に示す凸部３の幅は、図１９に示す凸部３の幅より小さい。図２０に示す断面において溝の幅の合計値をＷｙ（Ｈ）とすると、Ｗｙ（Ｈ）＝ＷＨａ＋Ｗｈｂ＋ＷＨｃ＋ＷＨｄとなる。

図２１は図１８のＩ−Ｉ線における断面図である。凸部３を通らない断面であるためＴｍａｘ＝Ｔｍｉｎとなり、溝が存在しない。したがって、図２１に示す断面における溝の幅の合計値Ｗｙ（Ｉ）は、ゼロである。

図１９〜図２１を用いて説明したように、平面視において＜１１−２０＞方向から時計回りに１３５°および３１５°回転した方向と平行な任意の断面において溝の幅の合計値Ｗｙが計算できる。ここで、抑えるべき応力方向と平面視で直交する方向における半導体チップ１０８の対角線の長さをＬｙとし、半導体チップ１０８の対角の両端間、すなわちＷｙ（０）からＷｙ（Ｌｙ）までの積分値をＷｔｏｔａｌＹとすると、ＷｔｏｔａｌＹは図２２に示す式１で表される。

長さＬｙは、抑えるべき応力の方向に対し、平面視で直交する方向の半導体チップ１０８の長さである。つまり、長さＬｙは、平面視で＜１１−２０＞方向から時計回りに４５°回転した方向の半導体チップ１０８の長さである。これは、図２３に示すように、半導体チップ１０８は、平面視において長方形である場合でも同様である。すなわち、長さＬｙは、抑えるべき応力方向、つまり、平面視で＜１１−２０＞方向から時計回りに１３５°または３１５°回転した方向と平行な断面であって、一部でも半導体チップ１０８を含む断面をすべて含む範囲の長さである。図２３には平面形状が長方形である半導体チップ１０８を示したが、平面形状が正方形および長方形以外である半導体チップについても、長さＬｙは同様に定義される。

図２４は、図１８と同じ半導体チップ１０８およびドレイン配線パターン１０６を示す平面図である。ただし、図２４では、平面視で＜１１−２０＞方向から時計回りに４５°または２２５°回転した方向（ｙ軸方向）に延びるＫ−Ｋ線およびＪ−Ｊ線を示している。図２４では、抑えるべき応力の方向を、ハッチングを付した矢印により示している。また、図２４では、溝形成部１０６ｂの上面に形成されている凸部３のうち、平面視で半導体チップ１０８と重ならない箇所の凸部３の図示を省略している。

図１６〜図２４を用いて説明する本実施の形態は、半導体チップ１０８に＜−１１００＞方向に積層欠陥が成長する種類の基底面転位が含まれているという前提のもと、平面視で＜１１−２０＞方向から時計回りに１３５°および３１５°回転した方向の半導体チップ１０８内の圧縮応力を低減するものである。図１〜図７を用いて説明した前記実施の形態１の半導体装置のように、溝および溝同士の間の境界部（凸パターン）が１方向に延在する場合、平面視で＜１１−２０＞方向から時計回りに４５°または２２５°回転した方向の応力はあまり低減されない。これに対し、本実施の形態では、凸部３が当該方向において互いに離間して並ぶことにより、平面視で＜１１−２０＞方向から時計回りに４５°および２２５°回転した方向の応力も低減される効果が得られる。

ここで、図２４におけるｘ軸は、平面視において＜１１−２０＞方向から時計回りに３１５°回転した方向であり、ｙ軸は、平面視において＜１１−２０＞方向から時計回りに２２５°回転した方向である。抑えるべき応力方向における半導体チップ１０８の対角線の長さをＬｘとし、半導体チップ１０８の対角の両端間、すなわちＷｘ（０）からＷｘ（Ｌｘ）までの積分値をＷｔｏｔａｌＸとすると、ＷｔｏｔａｌＸは図２５に示す式２で表される。

ｙ軸に沿うＪ−Ｊ線における断面（図示しない）では、溝が存在しないためＷｘ（Ｊ）はゼロである。Ｗｘ（Ｊ）は、Ｊ−Ｊ線の断面における溝の幅の合計値である。ｘ軸方向は凸部３の密度が低いため、ｘ軸方向に直交する断面におけるＷｘ（ｘ）がゼロになる場合が多い。また、Ｋ−Ｋ線のように、凸部３を通る線における断面（図示しない）では、断面内で並ぶ凸部３の数が多いため、溝と定義される部分の合計の距離が少ない。このため、Ｋ−Ｋ線の断面における溝の幅の合計値であるＷｘ（Ｋ）の値は、図１８のＦ−Ｆ線における断面での溝の幅の合計値であるＷｙ（Ｆ）よりも小さな値となる。このため、図１８および図２４に示す半導体装置では、ＷｔｏｔａｌＸ＜ＷｔｏｔａｌＹの関係が成り立つ。

このように、ここでは、半導体チップ１０８に＜−１１００＞方向に積層欠陥が成長する種類の基底面転位が含まれている場合において、平面視で＜１１−２０＞方向から時計回りに３１５°回転した方向をｘ軸とし、平面視で＜１１−２０＞方向から時計回りに２２５°回転した方向をｙ軸とする。このとき、ＷｔｏｔａｌＸ＜ＷｔｏｔａｌＹの関係が成り立つようにドレイン配線パターン１０６を形成することによって、半導体装置の特性劣化を抑制することができる。つまり、ｙ軸に沿う方向における積層欠陥の成長を抑制することができる。つまり、＜−１１００＞方向に成長する積層欠陥の成長を抑えることができる。

本実施の形態では、平面視で円形状を有する凸部３が配置されているが、凸部の形状に制限はなく、当該形状および配置が規則性を有している必要はない。また、ＷｔｏｔａｌＸがゼロより大きい値であれば、半導体チップ１０８に含まれる積層欠陥のうち、＜−１１００＞方向に成長する積層欠陥のみならず、＜１−１００＞方向に成長する積層欠陥に対しても、成長を抑制する効果を得られる。つまり、ｙ軸およびｘ軸のそれぞれの方向における積層欠陥の成長を抑制でき、特に、ｙ軸に沿う方向における積層欠陥の成長を抑制することができる。よって、半導体装置の特性劣化を効果的に抑制することができる。

＜変形例＞
図２６は、本実施の形態の変形例である半導体装置を構成する半導体チップ１０８およびドレイン配線パターン１０６を示す平面図である。図１８と同様に、図２６では半導体チップ１０８を透過して、半導体チップ１０８の直下の凸部４を示している。図２６では、抑えるべき応力の方向を、ハッチングを付した矢印により示している。また、図２６では、溝形成部１０６ｂの上面に形成されている凸部４のうち、平面視で半導体チップ１０８と重ならない箇所の凸部４の図示を省略している。

非特許文献１によれば、平面視で＜１１−２０＞方向から時計回りに４５°または２２５°回転した方向に圧縮応力が印加された場合、＜１−１００＞方向に積層欠陥が成長する電流閾値が下がり、特性劣化が発生し易くなる。本変形例は、半導体チップ１０８に＜１−１００＞方向に積層欠陥が成長する種類の基底面転位が含まれているという前提のもと、平面視で＜１１−２０＞方向から時計回りに４５°および２２５°回転した方向の半導体チップ１０８内の圧縮応力を低減するものである。

ｘ軸は平面視で＜１１−２０＞方向から時計回りに３１５°回転した方向、ｙ軸は平面視で＜１１−２０＞方向から時計回りに２２５°回転した方向である。ここでは、凸部４の配置を図１８〜図２５を用いて説明した半導体装置に比べて平面視で９０°回転させている。このため、Ｗｘ（ｘ）の積分値をＷｔｏｔａｌＸ、Ｗｙ（ｙ）の積分値をＷｔｏｔａｌＹとすると、ＷｔｏｔａｌＸ＞ＷｔｏｔａｌＹの関係が成り立つ。

このように、ここでは、半導体チップ１０８に＜−１１００＞方向に積層欠陥が成長する種類の基底面転位が含まれている場合において、平面視で＜１１−２０＞方向から時計回りに３１５°回転した方向をｘ軸とし、平面視で＜１１−２０＞方向から時計回りに２２５°回転した方向をｙ軸とする。このとき、ＷｔｏｔａｌＸ＜ＷｔｏｔａｌＹの関係が成り立つように基板１０１のドレイン配線パターン１０６を形成することにより、半導体装置の特性劣化を抑制することができる。つまり、＜１−１００＞方向に成長する積層欠陥の成長を抑えることができる。また、図１８〜図２５を用いて説明した半導体装置と同様に、ＷｔｏｔａｌＹがゼロより大きい値であれば、半導体チップ１０８に含まれる積層欠陥のうち、＜１−１００＞方向に成長する積層欠陥のみならず、＜−１１００＞方向に成長する積層欠陥に対しても、成長を抑制する効果を得られる。

以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

１、２ 溝
３、４ 凸部
１００ 半導体装置
１０１ 基板
１０３ 絶縁層
１０６ ドレイン配線パターン
１０８ 半導体チップ
１０９ 接合部材

Claims (14)

1. 第１基板と、
   第１基板上に設けられ、炭化ケイ素を含む第２基板を備えた半導体チップと、
   前記半導体チップの直下の前記第１基板の上面に形成された複数の溝と、
   前記溝内に埋め込まれ、前記第１基板の前記上面と前記半導体チップの下面とに接する接合部材と、
   を有し、
   前記第２基板は、＜−１１００＞方向に成長する積層欠陥へと拡張する基底面転位を含み、
   複数の前記溝のそれぞれは、平面視において、前記第２基板の＜１１−２０＞方向から時計回りに１３５°回転した第１方向に対して交差する第２方向に延在し、前記溝の短手方向に並んでいる、半導体装置。
2. 請求項１記載の半導体装置において、
   前記溝の前記短手方向において、前記半導体チップの端部の直下の前記溝の幅は、前記半導体チップの中央部の直下の前記溝の幅よりも小さい、半導体装置。
3. 請求項１記載の半導体装置において、
   前記短手方向において隣り合う前記溝同士の間には、複数の凸部が前記第２方向に互いに離間して並んでいる、半導体装置。
4. 請求項１記載の半導体装置において、
   前記第１方向と前記第２方向とは、平面視において互いに直交している、半導体装置。
5. 請求項１記載の半導体装置において、
   前記第２基板の上面は、＜０００１＞面である、半導体装置。
6. 請求項１記載の半導体装置において、
   複数の前記溝は、前記第１基板を構成する導電性パターンの上面に形成されている、半導体装置。
7. 請求項１記載の半導体装置において、
   前記半導体チップは、トランジスタを搭載し、ダイオードを内蔵している、半導体装置。
8. 第１基板と、
   第１基板上に設けられ、炭化ケイ素を含む第２基板を備えた半導体チップと、
   前記半導体チップの直下の前記第１基板の上面に形成された複数の溝と、
   前記溝内に埋め込まれ、前記第１基板の前記上面と前記半導体チップの下面とに接する接合部材と、
   を有し、
   前記第２基板は、＜１−１００＞方向に成長する積層欠陥へと拡張する基底面転位を含み、
   複数の前記溝のそれぞれは、平面視において、前記第２基板の＜１１−２０＞方向から時計回りに４５°回転した第１方向に対して交差する第２方向に延在し、前記溝の短手方向に並んでいる、半導体装置。
9. 請求項８記載の半導体装置において、
   前記溝の前記短手方向において、前記半導体チップの端部の直下の前記溝の幅は、前記半導体チップの中央部の直下の前記溝の幅よりも小さい、半導体装置。
10. 請求項８記載の半導体装置において、
    前記短手方向において隣り合う前記溝同士の間には、複数の凸部が前記第２方向に互いに離間して並んでいる、半導体装置。
11. 請求項８記載の半導体装置において、
    前記第１方向と前記第２方向とは、平面視において互いに直交している、半導体装置。
12. 請求項８記載の半導体装置において、
    前記第２基板の上面は、＜０００１＞面である、半導体装置。
13. 請求項８記載の半導体装置において、
    複数の前記溝は、前記第１基板を構成する導電性パターンの上面に形成されている、半導体装置。
14. 請求項８記載の半導体装置において、
    前記半導体チップは、トランジスタを搭載し、ダイオードを内蔵している、半導体装置。

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