JP2013200830A - メモリシステム - Google Patents
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Abstract
【解決手段】リードイネーブル信号REを受け取り、リードイネーブル信号REに応じてストローブ信号DQS及びデータ信号DQを出力するNAND型フラッシュメモリ10と、NAND型フラッシュメモリ10から出力されたストローブ信号DQSのデューティ比のずれ量を検出するデューティ比検出回路22と、デューティ比検出回路22により検出されたずれ量に基づいて、リードイネーブル信号REのデューティ比を調整するデューティ比調整回路21を有するコントローラとを備える。
【選択図】図9
Description
図1は、第1実施形態のメモリシステムの構成を示すブロック図である。
第1実施形態では、出荷前のテスト時にストローブ信号のデューティ比のずれ量を測定してロムヒューズにずれ量を記録し、メモリシステムを立ち上げたときにずれ量を読み出してデューティ比を補正した。この第2実施形態では、ストローブ信号のデューティ比のずれ量を検出するデューティ比検出回路をコントローラが備える。デューティ比検出回路にて得られたデューティ比のずれ量に応じて、リードイネーブル信号REのデューティ比を調整する。
第3実施形態では、最初にメモリシステムを立ち上げたときに、ストローブ信号のデューティ比のずれ量を測定し、そのずれ量をロムヒューズに記録する。そして、ロムヒューズに記録されたずれ量に応じて、リードイネーブル信号REのデューティ比を調整する。次回以降は、メモリシステムを立ち上げたとき、ロムヒューズに記録されたずれ量を読み出してリードイネーブル信号REのデューティ比を調整する。
第4実施形態では、複数の半導体メモリ、例えば、複数のNAND型フラッシュメモリと、これらを制御するコントローラを備える例を説明する。
Claims (6)
- 第1のクロック信号を受け取り、前記第1のクロック信号に応じて第2のクロック信号及び前記第2のクロック信号に同期したデータ信号を出力する第1の半導体メモリと、
第3のクロック信号を受け取り、前記第3のクロック信号に応じて第4のクロック信号及び前記第4のクロック信号に同期したデータ信号を出力する第2の半導体メモリと、
前記第1、第2の半導体メモリから出力された前記第2、第4のクロック信号のデューティ比のずれ量を検出する検出回路と、前記検出回路により検出された前記ずれ量に基づいて前記第1、第3のクロック信号のデューティ比を調整する調整回路を有するコントローラとを具備し、
前記第1の半導体メモリは、前記第2のクロック信号のデューティ比の前記ずれ量を示す情報を記憶した第1記憶部を備え、
前記第2の半導体メモリは、前記第4のクロック信号のデューティ比の前記ずれ量を示す情報を記憶した第2記憶部を備え、
前記調整回路は、前記第1、第2記憶部に記憶された前記情報に基づいて、前記第1、第3のクロック信号のデューティ比を調整し、
前記第1、第2の半導体メモリ及び前記コントローラの電源をオンした際、前記コントローラから出力される前記第1、第3のクロック信号のデューティ比と、前記第1、第3のクロック信号の後に出力される前記第1、第3のクロック信号のデューティ比とが異なり、
前記コントローラから前記第1の半導体メモリへ出力される前記第1のクロック信号のデューティ比と、前記コントローラから前記第2の半導体メモリへ出力される第3のクロック信号のデューティ比とが異なることを特徴とするメモリシステム。 - 第1のクロック信号を受け取り、前記第1のクロック信号に応じて第2のクロック信号及び前記第2のクロック信号に同期したデータ信号を出力する第1の半導体メモリと、
前記第1の半導体メモリから出力された前記第2のクロック信号のデューティ比のずれ量を検出する検出回路と、前記検出回路により検出された前記ずれ量に基づいて前記第1のクロック信号のデューティ比を調整する調整回路を有するコントローラと、
を具備することを特徴とするメモリシステム。 - 前記第1の半導体メモリ及び前記コントローラの電源をオンした際、前記コントローラから出力される前記第1のクロック信号のデューティ比と、この第1のクロック信号の後に出力される前記第1のクロック信号のデューティ比とが異なることを特徴とする請求項2に記載のメモリシステム。
- 前記第1の半導体メモリは、前記第2のクロック信号のデューティ比の前記ずれ量を示す情報を記憶した記憶部を備え、
前記調整回路は、前記記憶部に記憶された前記情報に基づいて、前記第1のクロック信号のデューティ比を調整することを特徴とする請求項2または3に記載のメモリシステム。 - 前記調整回路は、前記第2のクロック信号における“H”期間と“L”期間のデューティ比が50対50に近づくように、前記第1のクロック信号のデューティ比を調整することを特徴とする請求項1乃至4のいずれかに記載のメモリシステム。
- 情報を記憶した記憶部を有する半導体メモリと、
前記半導体メモリの動作を制御し、前記半導体メモリからデータを読み出すコントローラとを具備し、
前記半導体メモリ及び前記コントローラの電源をオンした際、前記コントローラは前記半導体メモリ内の前記記憶部に記憶された前記情報を読み出すことを特徴とするメモリシステム。
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Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015138537A (ja) * | 2014-01-24 | 2015-07-30 | 富士通株式会社 | メモリコントローラ,情報処理装置及び基準電圧調整方法 |
KR20190129500A (ko) * | 2018-05-11 | 2019-11-20 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
JP2020009309A (ja) * | 2018-07-11 | 2020-01-16 | キオクシア株式会社 | メモリシステム |
JP2020091798A (ja) * | 2018-12-07 | 2020-06-11 | キオクシア株式会社 | 半導体記憶装置及びメモリシステム |
US10762937B2 (en) | 2018-07-27 | 2020-09-01 | Toshiba Memory Corporation | Semiconductor device and memory system |
US10951198B1 (en) | 2019-09-18 | 2021-03-16 | Kioxia Corporation | Semiconductor integrated circuit, transmission device, and memory device |
US11915790B2 (en) | 2018-12-11 | 2024-02-27 | SK Hynix Inc. | Memory system and operating method of the memory system |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI498905B (zh) * | 2013-12-03 | 2015-09-01 | Winbond Electronics Corp | 非揮發性記憶體部份抹除方法 |
KR102197943B1 (ko) * | 2014-04-04 | 2021-01-05 | 삼성전자주식회사 | 메모리 컨트롤러와 이를 포함하는 시스템 |
KR20170023294A (ko) | 2015-08-20 | 2017-03-03 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 메모리 시스템 및 그의 동작 방법 |
US9627031B1 (en) * | 2016-03-11 | 2017-04-18 | Mediatek Inc. | Control methods and memory systems using the same |
US10607671B2 (en) * | 2018-02-17 | 2020-03-31 | Micron Technology, Inc. | Timing circuit for command path in a memory device |
US11783908B2 (en) * | 2019-10-11 | 2023-10-10 | SK Hynix Inc. | Stacked semiconductor device and semiconductor system including the same |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002190196A (ja) | 2000-12-20 | 2002-07-05 | Toshiba Corp | 半導体記憶装置 |
JP2003204030A (ja) | 2002-01-07 | 2003-07-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP4095317B2 (ja) * | 2002-03-14 | 2008-06-04 | 富士通株式会社 | 非同期式半導体記憶装置、非同期式半導体記憶装置の内部制御方法及びシステム |
US6809983B2 (en) * | 2003-03-25 | 2004-10-26 | Lsi Logic Corporation | Clock generator for pseudo dual port memory |
JP3859624B2 (ja) * | 2003-07-31 | 2006-12-20 | エルピーダメモリ株式会社 | 遅延回路と遅延同期ループ装置 |
JP2006065922A (ja) * | 2004-08-25 | 2006-03-09 | Toshiba Corp | 半導体記憶装置 |
KR100784865B1 (ko) * | 2006-12-12 | 2007-12-14 | 삼성전자주식회사 | 낸드 플래시 메모리 장치 및 그것을 포함한 메모리 시스템 |
US7612598B2 (en) * | 2007-04-27 | 2009-11-03 | Semiconductor Energy Laboratory Co., Ltd. | Clock signal generation circuit and semiconductor device |
US7733141B2 (en) * | 2007-11-02 | 2010-06-08 | Hynix Semiconductor Inc. | Semiconductor device and operating method thereof |
EP2223301A4 (en) * | 2007-12-21 | 2012-04-04 | Mosaid Technologies Inc | NON-VOLATILE SEMICONDUCTOR ARRANGEMENT WITH POWER SAVING FEATURE |
US20090187701A1 (en) | 2008-01-22 | 2009-07-23 | Jin-Ki Kim | Nand flash memory access with relaxed timing constraints |
JP2010088108A (ja) * | 2008-09-08 | 2010-04-15 | Elpida Memory Inc | Dll回路及びその制御方法 |
KR101068567B1 (ko) * | 2010-02-26 | 2011-09-30 | 주식회사 하이닉스반도체 | 데이터 출력 회로 |
JP5642524B2 (ja) * | 2010-12-13 | 2014-12-17 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置 |
-
2012
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Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015138537A (ja) * | 2014-01-24 | 2015-07-30 | 富士通株式会社 | メモリコントローラ,情報処理装置及び基準電圧調整方法 |
KR20190129500A (ko) * | 2018-05-11 | 2019-11-20 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
KR102519572B1 (ko) | 2018-05-11 | 2023-04-07 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
JP2020009309A (ja) * | 2018-07-11 | 2020-01-16 | キオクシア株式会社 | メモリシステム |
JP7066556B2 (ja) | 2018-07-11 | 2022-05-13 | キオクシア株式会社 | メモリシステム |
US10762937B2 (en) | 2018-07-27 | 2020-09-01 | Toshiba Memory Corporation | Semiconductor device and memory system |
US11074948B2 (en) | 2018-07-27 | 2021-07-27 | Toshiba Memory Corporation | Semiconductor device and memory system |
JP2020091798A (ja) * | 2018-12-07 | 2020-06-11 | キオクシア株式会社 | 半導体記憶装置及びメモリシステム |
US11915790B2 (en) | 2018-12-11 | 2024-02-27 | SK Hynix Inc. | Memory system and operating method of the memory system |
US11972839B2 (en) | 2018-12-11 | 2024-04-30 | SK Hynix Inc. | Memory system and operating method of the memory system |
US10951198B1 (en) | 2019-09-18 | 2021-03-16 | Kioxia Corporation | Semiconductor integrated circuit, transmission device, and memory device |
Also Published As
Publication number | Publication date |
---|---|
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