TWI697910B

TWI697910B - 半導體裝置及記憶體系統

Info

Publication number: TWI697910B
Application number: TW107141782A
Authority: TW
Inventors: 山本健介; 柳平康輔
Original assignee: 日商東芝記憶體股份有限公司
Priority date: 2016-09-13
Filing date: 2017-02-14
Publication date: 2020-07-01
Also published as: US20180076983A1; TW201907395A; US11381425B2; TWI738362B; US10454721B2; TW202101448A; TWI653637B; CN107818802A; US11876647B2; US20200036561A1; US20210105158A1; JP2018045743A; CN107818802B; US10873483B2; US20220337457A1; TW201812751A

Abstract

本發明之實施形態提供能夠縮短校正動作所需之時間之半導體裝置及記憶體系統。一實施形態之半導體裝置具備第1晶片及第2晶片。上述第1晶片包含含有第1輸出端之第1電路。上述第2晶片包含含有第2輸出端之第2電路，於上述第2輸出端經由第1信號線而與上述第1輸出端電性連接。當上述第1晶片及上述第2晶片接收第1指令時，上述第2電路經由上述第1信號線，根據上述第1晶片之上述第1輸出端之輸出阻抗，藉由第1校正動作對上述第2晶片之上述第2輸出端之輸出阻抗進行校正。

Description

半導體裝置及記憶體系統

實施形態係關於一種半導體裝置及記憶體系統。

已知有如下記憶體系統，其具備：NAND(與非)型快閃記憶體，作為半導體裝置；及控制器，控制該NAND型快閃記憶體。

本發明之實施形態提供能夠縮短校正動作所需之時間之半導體裝置及記憶體系統。實施形態之半導體裝置具備第1晶片及第2晶片。上述第1晶片包含含有第1輸出端之第1電路。上述第2晶片包含含有第2輸出端之第2電路，於上述第2輸出端經由第1信號線而與上述第1輸出端電性連接。當上述第1晶片及上述第2晶片接收第1指令時，上述第2電路經由上述第1信號線，根據上述第1晶片之上述第1輸出端之輸出阻抗，藉由第1校正動作對上述第2晶片之上述第2輸出端之輸出阻抗進行校正。

以下，參照圖式對實施形態進行說明。再者，於以下說明中，對具有相同功能及構成之構成要素附上共通之參照符號。再者，於以下說明中，信號X＜m：0＞(m為自然數)為(m+1)位信號，且係指分別為1位之信號即信號X＜0＞、X＜1＞、…、及X＜m＞之集合。又，構成要素Y＜m：0＞係指與信號X＜m：0＞之輸入或輸出一一對應之構成要素Y＜0＞、Y＜1＞、…、及Y＜m＞之集合。 1.第1實施形態對第1實施形態之半導體裝置進行說明。第1實施形態之半導體裝置包含例如作為半導體記憶裝置之NAND型快閃記憶體。 1.1構成 1.1.1關於記憶體系統之全體構成使用圖1對第1實施形態之記憶體系統之全體構成進行說明。記憶體系統1與例如外部之未圖示之主機機器通信。記憶體系統1保持來自主機機器之資料，又將資料讀出至主機機器。如圖1所示般，記憶體系統1具備基準電阻2、控制器10、及複數個半導體記憶裝置20〜50。記憶體系統1設置於例如一個封裝內。控制器10自主機機器接收命令，並根據所接收之命令而控制半導體記憶裝置20〜50。具體而言，控制器10將自主機機器指示寫入之資料寫入至半導體記憶裝置20〜50，且將自主機機器指示讀出之資料自半導體記憶裝置20〜50讀出並發送至主機機器。控制器10藉由NAND匯流排而連接於半導體記憶裝置20〜50。基準電阻2作為用以對半導體記憶裝置20〜50之輸出阻抗進行校正之基準電阻發揮功能。基準電阻2例如一端接地，且另一端連接於半導體記憶裝置20〜50。半導體記憶裝置20〜50之各者具備複數個記憶胞，例如非揮發性地記憶資料。並不限定於此，記憶胞亦可揮發性地記憶資料。半導體記憶裝置20〜50之各者例如為可藉由預先分配晶片位址而識別為唯一之半導體晶片，且可根據控制器10之指示而獨立動作地構成。再者，於以下說明中，半導體記憶裝置20〜50分別亦可替換為晶片0〜3。又，圖1中表示於控制器10及基準電阻2連接有4個晶片0〜3之例，但並不限定於4個，任意個數之晶片均能夠連接於控制器10。於與半導體記憶裝置20〜50之各者連接之NAND匯流排上接收發送同種信號。NAND匯流排包含複數個信號線，進行依照NAND介面之信號/CE0〜/CE3、CLE、ALE、/WE、/RE、/WP、/RB0〜/RB3、DQ＜7：0＞、及DQS之接收發送。信號CLE、ALE、/WE、/RE、及/WP藉由半導體記憶裝置20〜50接收，信號/RB0〜/RB3藉由控制器10接收。又，信號/CE0〜/CE3分別藉由半導體記憶裝置20〜50接收。信號/CE0〜/CE3分別為用以將半導體記憶裝置20〜50賦能之信號。信號CLE於信號CLE為"H(High，高)"位準之期間，對半導體記憶裝置20〜50通知流動於半導體記憶裝置20〜50之信號DQ＜7：0＞為指令。信號ALE於信號ALE為"H"位準之期間，對半導體記憶裝置20〜50通知流動於半導體記憶裝置20〜50之信號DQ＜7：0＞分別為位址。信號/WE於信號/WE為"L(Low，低)"位準之期間，指示將流動於半導體記憶裝置20〜50之信號DQ＜7：0＞取入至半導體記憶裝置20〜50。信號/RE指示對半導體記憶裝置20〜50輸出信號DQ＜7：0＞。信號/WP對半導體記憶裝置20〜50指示禁止資料寫入及刪除。信號/RB0〜/RB3分別表示半導體記憶裝置20〜50為就緒狀態(受理來自外部之命令之狀態)、或忙碌狀態(不受理來自外部之命令之狀態)。信號DQ＜7：0＞例如為8位信號。信號DQ＜7：0＞為於半導體記憶裝置20〜50與控制器10之間接收發送之資料之實體，包含指令、位址、及資料。信號DQS用於控制例如信號DQ＜7：0＞所涉及之半導體記憶裝置20〜50之動作時序。 1.1.2關於控制器構成繼而，使用圖1對第1實施形態之記憶體系統之控制器進行說明。控制器10具備處理器(CPU：Central Processing Unit，中央處理單元)11、內置記憶體(RAM：Random Access Memory，隨機存取記憶體)12、NAND介面電路13、緩衝記憶體14、及主機介面電路15。處理器11對控制器10全體之動作進行控制。處理器11例如響應於自主機機器接收到之資料之寫入命令，而對半導體記憶裝置20〜50發行基於NAND介面之寫入命令。該動作於讀出、刪除、及校正動作等其他動作之情形時亦相同。內置記憶體12為例如DRAM(Dynamic RAM，動態RAM)等半導體記憶體，作為處理器11之作業區域而使用。內置記憶體12保持用以管理半導體記憶裝置20〜50之韌體、及各種管理表等。 NAND介面電路13經由上述NAND匯流排而與半導體記憶裝置20〜50連接，負責與半導體記憶裝置20〜50之通信。NAND介面電路13藉由處理器11之指示而將指令、位址、及寫入資料發送至半導體記憶裝置20〜50。又，NAND介面電路13自半導體記憶裝置20〜50接收狀態、及讀出資料。緩衝記憶體14暫時性地保持控制器10自半導體記憶裝置20〜50及主機機器接收到之資料等。緩衝記憶體14亦可暫時性地保持例如半導體記憶裝置20〜50之ZQ校正動作或晶片間校正動作之校正結果資訊。主機介面電路15與主機機器連接，負責與主機機器之通信。主機介面電路15將例如自主機機器接收到之命令及資料分別傳輸至處理器11及緩衝記憶體14。 1.1.3半導體裝置之構成其次，使用圖2對第1實施形態之半導體裝置之構成例進行說明。再者，半導體記憶裝置20〜50具有例如同等之構成。因此，於以下說明中，對半導體記憶裝置20〜50中之半導體記憶裝置20之構成進行說明，省略半導體記憶裝置30〜50之構成之說明。如圖2所示般，半導體記憶裝置20具備輸入輸出墊群21、ZQ墊22、介面電路23、ZQ校正電路24、記憶體核心25、及定序器26。輸入輸出墊群21將自控制器10接收到之信號/CE0、CLE、ALE、/WE、/RE、/WP、DQ＜7：0＞、及DQS傳輸至介面電路23。又，輸入輸出墊群21將自介面電路23發送之信號DQ＜7：0＞及/RB傳輸至半導體記憶裝置20之外部。再者，輸入輸出墊群21包含複數個墊(未圖示)，對一墊經由一信號線輸入輸出同種信號。輸入輸出墊群21中之一個墊可自半導體記憶裝置20之外部被識別為具有一輸出阻抗之一個輸出端子。 ZQ墊22之一端連接於基準電阻2，且另一端ZQ連接於校正電路24。ZQ墊22可自半導體記憶裝置20之外部被識別為具有一輸出阻抗之一個輸出端子。介面電路23將信號DQ＜7：0＞中之指令及位址發送至定序器26，且與記憶體核心25接收發送資料。介面電路23包含複數個輸入接收電路23a及複數個輸出緩衝器電路23b。對一個輸入接收電路23a及一個輸出緩衝器電路23b分配例如同種信號。即，一個輸入接收電路23a經由一個墊而自控制器10接收信號/CE0、CLE、ALE、/WE、/RE、/WP、及DQS中之任一者。一個輸出緩衝器電路23b經由一個墊將信號/RB0傳輸至控制器10而對外部通知半導體記憶裝置20之狀態。又，一個輸入接收電路23a及一個輸出緩衝器電路23b之組經由一個墊而與控制器10接收發送信號DQ＜7：0＞。於以下說明中，將複數個輸入接收電路23a及複數個輸出緩衝器電路23b中與信號DQ＜k＞(k為0≦k＜8之整數)對應者稱為輸入接收電路23a＜k＞及輸出緩衝器電路23b＜k＞(未圖示)。輸入接收電路23a＜k＞及輸出緩衝器電路23b＜k＞之組具有執行晶片間校正動作之功能，即，經由一個墊，且基於其他半導體記憶裝置30〜50之任一者之輸出阻抗而對半導體記憶裝置20之輸出阻抗進行校正。下文對輸入接收電路23a＜k＞及輸出緩衝器電路23b＜k＞之詳細內容進行說明。 ZQ校正電路24具有執行ZQ校正動作之功能，即，經由ZQ墊22，且根據基準電阻2對半導體記憶裝置20之輸出阻抗進行校正。下文對ZQ校正電路24之詳細內容進行說明。記憶體核心25包含記憶資料之記憶胞陣列(未圖示)。記憶體核心25以能夠對記憶胞陣列進行資料之讀出處理及寫入處理之方式構成。定序器26接收指令，並依照基於所接收到之指令之序列而控制半導體記憶裝置20全體。具體而言，例如定序器26基於指令控制介面電路23及ZQ校正電路24而使之執行ZQ校正動作或晶片間校正動作。 1.1.4 ZQ校正電路之構成其次，對第1實施形態之半導體裝置之ZQ校正電路之構成進行說明。 1.1.4.1 ZQ校正電路之全體構成使用圖3對第1實施形態之ZQ校正電路之全體構成進行說明。如圖3所示般，ZQ校正電路24包含計數器101、第1複製緩衝器電路102、第2複製緩衝器電路103、第3複製緩衝器電路104、第1比較器105、第2比較器106、第1輸出緩衝器控制部107、及第2輸出緩衝器控制部108。ZQ校正電路24對第1複製緩衝器電路102及第3複製緩衝器電路104執行ZQ校正動作。計數器101於執行對第1複製緩衝器電路102及第3複製緩衝器電路104之ZQ校正動作時，分別接收來自第1比較器105之輸出信號PCOMPA、及來自第2比較器106之輸出信號NCOMPA。計數器101基於根據輸出信號PCOMPA及NCOMPA而更新之計數值，分別產生阻抗控制信號PCODEA＜4：0＞及NCODEA＜4：0＞。計數器101將阻抗控制信號PCODEA＜4：0＞及NCODEA＜4：0＞分別送出至第1複製緩衝器電路102及第3複製緩衝器電路104。計數器101例如當接收到"H"位準之輸出信號PCOMPA或NCOMPA時，以使計數值增加之方式更新計數值。又，計數器101例如當接收到"L"位準之輸出信號PCOMPA或NCOMPA時，以使計數值減少之方式更新計數值。計數器101當輸出信號PCOMPA或NCOMPA之位準自"H"位準反轉為"L"位準，或自"L"位準反轉為"H"位準時，停止計數值之更新。第1複製緩衝器電路102當自計數器101接收到阻抗控制信號PCODEA＜4：0＞時，根據該阻抗控制信號PCODEA＜4：0＞而使輸出端之阻抗變化。第1複製緩衝器電路102之輸出端連接於ZQ墊22。第1複製緩衝器電路102根據輸出端之阻抗大小，而對第1比較器105之第1輸入端傳輸電壓VP。電壓VP由例如第1複製緩衝器電路102之輸出阻抗與經由ZQ墊22連接之基準電阻2之阻抗之大小比例而決定。第2複製緩衝器電路103具有與第1複製緩衝器電路102實質上相同之構成。第2複製緩衝器電路103當自第1輸出緩衝器控制部107接收到阻抗控制信號PCODEB＜4：0＞時，根據該阻抗控制信號PCODEB＜4：0＞而使輸出端之阻抗變化。第2複製緩衝器電路103之輸出端連接於節點N1。第2複製緩衝器電路103藉由阻抗控制信號PCODEB＜4：0＞，以具有與第1複製緩衝器電路102實質上相同之輸出阻抗之方式調整。第3複製緩衝器電路104當自計數器101接收到阻抗控制信號NCODEA＜4：0＞時，根據該阻抗控制信號NCODEA＜4：0＞而使輸出端之阻抗變化。第3複製緩衝器電路104之輸出端連接於節點N1。第3複製緩衝器電路104根據輸出端之阻抗大小，而對第2比較器106之第1輸入端傳輸電壓VN。電壓VN由例如第3複製緩衝器電路104之輸出阻抗與第2複製緩衝器電路103之輸出阻抗之大小比例來決定。第1比較器105及第2比較器106對第1輸入端及第2輸入端之電壓進行比較，且將與該比較結果對應之輸出信號分別送出至計數器101及第1輸出緩衝器控制部107、及計數器101及第2輸出緩衝器控制部108。第1比較器105之第1輸入端被供給ZQ墊22之電壓VP，且第2輸入端被供給電壓VREF。第1比較器105於例如電壓VP較電壓VREF高之情形時，送出"H"位準之輸出信號PCOMPA，且於電壓VP較電壓VREF低之情形時，送出"L"位準之輸出信號PCOMPA。第2比較器106之第1輸入端被供給節點N1之電壓VN，且第2輸入端被供給電壓VREF。第2比較器106於例如電壓VN較電壓VREF高之情形時，送出"H"位準之輸出信號NCOMPA，且於電壓VN較電壓VREF低之情形時，送出"L"位準之輸出信號NCOMPA。再者，電壓VREF例如以成為電壓VDDQ與電壓VSS之中間值之方式設定。即，該情形時，電壓VREF、電壓VDDQ、及電壓VSS之關係成為「VREF＝(VDDQ－VSS)/2」。電壓VDDQ於ZQ校正動作及晶片間校正動作中為自半導體記憶裝置20供給之電源電壓，較電壓VSS大。電壓VSS為接地電壓，例如為0 V。第1輸出緩衝器控制部107將藉由對第1複製緩衝器電路102之ZQ校正動作而獲得之第1複製緩衝器電路102之輸出阻抗，設定於第2複製緩衝器電路103及介面電路23中之複數個輸出緩衝器電路23b。具體而言，第1輸出緩衝器控制部107例如內置有與計數器101同等之計數器，於執行對第1複製緩衝器電路102之ZQ校正動作之期間，根據來自第1比較器105之輸出信號PCOMPA而對計數值進行更新。而且，第1輸出緩衝器控制部107當該輸出信號PCOMPA之位準反轉時，停止計數值之更新。此處，第1輸出緩衝器控制部107之計數值，與於執行對第1複製緩衝器電路102之ZQ校正動作之期間利用計數器101更新之計數值一致。第1輸出緩衝器控制部107於進行對第1複製緩衝器電路102之ZQ校正動作時，將與停止更新之計數值對應之阻抗控制信號PCODEB＜4：0＞送出至第2複製緩衝器電路103。阻抗控制信號PCODEB＜4：0＞於對第3複製緩衝器電路104之ZQ校正動作結束後亦被送出至輸出緩衝器電路23b。又，第1輸出緩衝器控制部107將藉由對介面電路23之晶片間校正動作而獲得之輸出阻抗，回授設定於介面電路23中之複數個輸出緩衝器電路23b。具體而言，第1輸出緩衝器控制部107於執行對介面電路23之晶片間校正動作之期間，根據來自輸入接收電路23a＜7：0＞之任一者(例如輸入接收電路23a＜k＞)之輸出信號PCOMPB而更新計數值。第1輸出緩衝器控制部107當接收到例如"H"位準之輸出信號PCOMPB時，以使計數值增加之方式更新計數值，且當接收到"L"位準之輸出信號PCOMPB時，以使計數值減少之方式更新計數值。第1輸出緩衝器控制部107當輸出信號PCOMPB之位準自"H"位準反轉為"L"位準，或自"L"位準反轉為"H"位準時，停止更新計數值。而且，第1輸出緩衝器控制部107將與所更新之計數值對應之阻抗控制信號PCODEB＜4：0＞回授至輸出緩衝器電路23b＜k＞。最後，第1輸出緩衝器控制部107將與該停止更新時之計數值對應之阻抗控制信號PCODEB＜4：0＞送出至輸出緩衝器電路23b＜k＞。而且，第1輸出緩衝器控制部107亦將與該停止更新時之計數值對應之阻抗控制信號PCODEB＜4：0＞送出至其他輸出緩衝器電路23b。再者，第1輸出緩衝器控制部107基於藉由ZQ校正動作或晶片間校正動作而停止更新時之計數值，產生上拉側之校正結果資訊。上拉側之校正結果資訊例如為與校正前及校正後之阻抗控制信號PCODEB＜4：0＞之差分對應之資訊，例如為DAC(Digital to Analog Converter，數位類比轉換器)值。將產生之上拉側之校正結果資訊保持於第1輸出緩衝器控制部107中之未圖示之暫存器，而於例如後續由介面電路23輸出各種信號時可供應用。第2輸出緩衝器控制部108將藉由對第3複製緩衝器電路104之ZQ校正動作而獲得之第3複製緩衝器電路104之輸出阻抗，設定於介面電路23中之複數個輸出緩衝器電路23b。具體而言，第2輸出緩衝器控制部108內置有與計數器101同等之計數器，於執行對第3複製緩衝器電路104之ZQ校正動作之期間，根據來自第2比較器106之輸出信號NCOMPA而更新計數值。而且，第2輸出緩衝器控制部108當該輸出信號NCOMPA之位準反轉時，停止更新計數值。此處，第2輸出緩衝器控制部108之計數值，與於執行由第3複製緩衝器電路104進行之ZQ校正動作之期間以計數器101更新之計數值一致。第2輸出緩衝器控制部108亦將表示該停止更新時之計數值之阻抗控制信號NCODEB＜4：0＞，於第3複製緩衝器電路104之ZQ校正動作結束後送出至輸出緩衝器電路23b。又，第2輸出緩衝器控制部108將藉由對介面電路23之晶片間校正動作而獲得之輸出阻抗，回授設定於介面電路23中之複數個輸出緩衝器電路23b。具體而言，第2輸出緩衝器控制部108於執行對介面電路23之晶片間校正動作之期間，根據來自複數個輸入接收電路23a＜7：0＞之任一者之(例如輸入接收電路23a＜k＞)之輸出信號NCOMPB而更新計數值。第2輸出緩衝器控制部108例如當接收到"H"位準之輸出信號NCOMPB時，以使計數值增加之方式更新計數值，且當接收到"L"位準之輸出信號NCOMPB時，以使計數值減少之方式更新計數值。第2輸出緩衝器控制部108當輸出信號NCOMPB之位準自"H"位準反轉為"L"位準、或自"L"位準反轉為"H"位準時，停止更新計數值。而且，第2輸出緩衝器控制部108將與經更新之計數值對應之阻抗控制信號NCODEB＜4：0＞回授至輸出緩衝器電路23b＜k＞。最後，第2輸出緩衝器控制部108將與該停止更新時之計數值對應之阻抗控制信號NCODEB＜4：0＞送出至輸出緩衝器電路23b＜k＞。而且，第2輸出緩衝器控制部108亦將與該停止更新時之計數值對應之阻抗控制信號NCODEB＜4：0＞送出至其他輸出緩衝器電路23b。再者，第2輸出緩衝器控制部108基於藉由ZQ校正動作或晶片間校正動作而停止更新時之計數值，產生下拉側之校正結果資訊。下拉側之校正結果資訊例如為與校正前及校正後之阻抗控制信號NCODEB＜4：0＞之差分對應之資訊，例如為DAC值。產生之下拉側之校正結果資訊能夠於以後利用介面電路23輸出各種信號時應用地保持於例如第2輸出緩衝器控制部108中之未圖示之暫存器。 1.1.4.2複製緩衝器電路之構成其次，使用圖4〜圖6對第1實施形態之ZQ校正電路中之複製緩衝器電路之構成進行說明。使用圖4對第1複製緩衝器電路102之構成進行說明。如圖4所示般，第1複製緩衝器電路102包含例如5個電晶體111〜115、及電阻116。第1複製緩衝器電路102中之電晶體之個數對應於自計數器101送出之阻抗控制信號PCODEA＜4：0＞之位數，並不限定於5個，能夠根據阻抗控制信號PCODEA＜4：0＞之位數而應用任意個數。電晶體111〜115為p通道之MOS(Metal Oxide Semiconductor，金屬氧化物半導體)電晶體，並聯連接於電壓VDDQ之電源與電阻116之一端之間。即，電晶體111〜115各者之一端被供給電壓VDDQ，且另一端連接於電阻116之一端。又，電晶體111〜115分別為閘極被輸入阻抗控制信號PCODEA＜0＞〜PCODEA＜4＞。電阻116之另一端連接於ZQ墊22。又，電晶體111〜115藉由阻抗控制信號PCODEA＜4：0＞而選擇使哪一電晶體為接通狀態。阻抗控制信號PCODEA＜4：0＞之"L"位準可使電晶體111〜115為接通狀態，且阻抗控制信號PCODEA＜4：0＞之"H"位準可使電晶體111〜115為斷開狀態。又，電晶體111〜115例如具有各不相同之尺寸(接通電阻)。因此，電晶體111〜115可藉由根據計數器101之計數值而變化之阻抗控制信號PCODEA＜4：0＞選擇不同接通電阻之任一者。具體而言，電晶體111〜115例如隨著計數器101之計數值增加而接通電阻之合成電阻變小，且隨著計數器101之計數值減少而接通電阻之合成電阻變大。藉由如以上般構成，第1複製緩衝器電路102能夠將藉由阻抗控制信號PCODEA＜4：0＞而選擇為接通電阻之選擇電晶體111〜115與電阻116之合成電阻設定為向ZQ墊22之輸出阻抗。又，第1複製緩衝器電路102能夠隨著計數器101之計數值增加而使該輸出阻抗減少，且隨著計數值減少而使該輸出阻抗增加。接下來，使用圖5對第2複製緩衝器電路103之構成進行說明。如圖5所示般，第2複製緩衝器電路103包含例如5個電晶體121〜125、及電阻126。如上所述，第2複製緩衝器電路103具有與第1複製緩衝器電路102實質上相同之構成。即，電晶體121〜125為p通道之MOS電晶體，並聯連接於電壓VDDQ之電源與電阻126之一端之間。又，電晶體121〜125例如具有各不相同之尺寸。電阻126之另一端連接於節點N1。又，電晶體121〜125分別被輸入閘極阻抗控制信號PCODEB＜0＞〜PCODEB＜4＞。阻抗控制信號PCODEB＜4：0＞之"L"位準可使電晶體121〜125為接通狀態，且阻抗控制信號PCODEB＜4：0＞之"H"位準可使電晶體121〜125為斷開狀態。因此，電晶體121〜125可藉由根據第1輸出緩衝器控制部107之計數值而變化之阻抗控制信號PCODEB＜4：0＞而選擇不同之接通電阻之任一者。具體而言，電晶體121〜125例如隨著第1輸出緩衝器控制部107之計數值增加而接通電阻之合成電阻變小，且隨著計數器101之計數值減少而接通電阻之合成電阻變大。藉由如上述般構成，第2複製緩衝器電路103能夠將藉由阻抗控制信號PCODEB＜4：0＞而選擇為接通電阻之電晶體121〜125與電阻126之合成電阻設定為向節點N1之輸出阻抗。又，第2複製緩衝器電路103隨著計數器101之計數值增加而使該輸出阻抗減少，且隨著計數值減少而使該輸出阻抗增加。其次，使用圖6對第3複製緩衝器電路104之構成進行說明。如圖6所示般，第3複製緩衝器電路104包含例如5個電晶體131〜135、及電阻136。第3複製緩衝器電路104中之電晶體之個數對應於自計數器101送出之阻抗控制信號NCODEA＜4：0＞之位數，並不限定於5個，能夠根據阻抗控制信號NCODEA＜4：0＞之位數而應用任意個數。電晶體131〜135為n通道之MOS電晶體，並聯連接於電壓VSS之接地電源與電阻136之一端之間。即，電晶體131〜135各者之一端被供給電壓VSS，且另一端連接於電阻136之一端。又，電晶體131〜135各自之閘極被輸入阻抗控制信號NCODEA＜0＞〜NCODEA＜4＞。電阻136之另一端連接於節點N1。又，電晶體131〜135藉由阻抗控制信號NCODEA＜4：0＞而選擇使哪一電晶體為接通狀態。阻抗控制信號NCODEA＜4：0＞之"H"位準可使電晶體131〜135為接通狀態，阻抗控制信號NCODEA＜4：0＞之"L"位準可使電晶體131〜135為斷開狀態。又，電晶體131〜135例如具有各不相同之尺寸。因此，電晶體131〜135能夠藉由根據計數器101之計數值而變化之阻抗控制信號NCODEA＜4：0＞而選擇不同接通電阻之任一者。具體而言，電晶體131〜135例如隨著計數器101之計數值增加而接通電阻之合成電阻變大，且隨著計數器101之計數值減少而接通電阻之合成電阻變小。藉由如上述般構成，第3複製緩衝器電路104能夠將藉由阻抗控制信號NCODEA＜4：0＞選擇為接通電阻之電晶體131〜135與電阻136之合成電阻設定為向節點N1之輸出阻抗。又，第3複製緩衝器電路104能夠隨著計數器101之計數值增加而使該輸出阻抗增加，且隨著計數值減少而使該輸出阻抗減少。 1.1.5 介面電路之構成其次，對第1實施形態之半導體裝置之介面電路之構成進行說明。 1.1.5.1關於與輸入輸出墊之連接使用圖7對第1實施形態之介面電路之與輸入輸出墊之連接進行說明。如圖7所示般，輸入輸出墊群21包含分別傳輸複數個信號DQ＜7：0＞之複數個墊21＜7：0＞。圖7中將輸入輸出墊群21中傳輸信號DQ＜7：0＞之複數個墊21＜7：0＞與介面電路23之連接作為一例而表示。介面電路23如上所述包含輸入接收電路23a＜7：0＞及輸出緩衝器電路23b＜7：0＞。一個輸入接收電路23a＜k＞及一個輸出緩衝器電路23b＜k＞之組例如連接於一個墊21＜k＞。與墊21＜7：0＞之各者連接之輸入接收電路23a＜k＞及輸出緩衝器電路23b＜k＞之組具有實質上相同之構成。因此，於以下說明中，作為一例，對與一墊21＜k＞連接之一個輸入接收電路23a＜k＞及輸出緩衝器電路23b＜k＞之組之構成進行說明。 1.1.5.2輸出緩衝器電路之構成使用圖8對第1實施形態之介面電路之輸出緩衝器電路之構成進行說明。如圖8所示般，輸出緩衝器電路23b＜k＞包含上拉電路210、及下拉電路230。上拉電路210具有與第1複製緩衝器電路102及第2複製緩衝器電路103同等之構成。即，上拉電路210包含5個OR電路211〜215、5個電晶體216〜220、及電阻221。 OR電路211〜215各自之第1輸入端被輸入阻抗控制信號PCODEB＜0＞〜PCODEB＜4＞。又，OR電路211〜215之第2輸入端被輸入上拉信號DOP。OR電路211〜215分別將阻抗控制信號PCODEB＜0＞〜PCODEB＜4＞與上拉信號DOP之邏輯和(OR運算)之結果作為動作信號P＜0＞〜P＜4＞而分別輸出。輸出之動作信號P＜0＞〜P＜4＞分別被輸入至電晶體216〜220之閘極。電晶體216〜220為p通道之MOS電晶體，並聯連接於電壓VDDQ之電源與電阻221之間。具體而言，電晶體216〜220之一端被供給電壓VDDQ，且另一端連接於電阻221之一端。電阻221之另一端連接於墊21＜k＞。又，電晶體216〜220具有較電晶體111〜115大之尺寸。因此，上拉電路210具有較第1複製緩衝器電路102高之驅動能力。即，上拉電路210使電壓VOUT快速變化之能力，高於第1複製緩衝器電路102使電壓VP快速變化之能力。藉由如上述般構成，上拉電路210能夠將藉由阻抗控制信號PCODEB＜4：0＞而選擇為接通電阻之電晶體216〜220與電阻221之合成電阻設定為輸出阻抗。又，上拉電路210能夠隨著第1輸出緩衝器控制部107之計數值增加而使該輸出阻抗減少，且隨著計數值減少而使該輸出阻抗增加。下拉電路230具有與第3複製緩衝器電路104同等之構成。即，下拉電路230包含5個AND電路231〜235、5個電晶體236〜240、及電阻241。 AND電路231〜235各自之第1輸入端被輸入自第2輸出緩衝器控制部108送出之阻抗控制信號NCODEB＜0＞〜NCODEB＜4＞。又AND電路231〜235之第2輸入端被輸入下拉信號DON。AND電路231〜235分別將阻抗控制信號NCODEB＜0＞〜NCODEB＜4＞與下拉信號DON之邏輯積(AND運算)之結果作為動作信號N＜0＞〜N＜4＞而分別輸出。輸出之動作信號N＜0＞〜N＜4＞分別被輸入至電晶體236〜240之閘極。電晶體236〜240為n通道之M0S電晶體，並聯連接於電壓VSS之接地與電阻241之間。具體而言，電晶體236〜240之一端被供給電壓VSS，且另一端連接於電阻241之一端。電阻241之另一端連接於墊21＜k＞。又，電晶體236〜240具有較電晶體131〜135大之尺寸。因此，下拉電路230具有較第3複製緩衝器電路104高之驅動能力。即，下拉電路230使電壓VOUT快速變化之能力，高於第3複製緩衝器電路104使電壓VN快速變化之能力。藉由如上述般構成，下拉電路230能夠將藉由阻抗控制信號NCODEB＜4：0＞選擇為接通電阻之電晶體236〜240與電阻241之合成電阻設定為輸出阻抗。又，下拉電路230能夠隨著第2輸出緩衝器控制部108之計數值增加而使該輸出阻抗增加，且隨著計數值減少而使該輸出阻抗減少。再者，上拉信號DOP及下拉信號DON例如為脈衝信號，該脈衝信號之位準係根據自墊21＜k＞輸出之資料信號之位準來控制。具體而言，例如於自墊21＜k＞輸出"H"位準之資料信號之情形時，上拉信號DOP及下拉信號DON藉由介面電路23而均被控制為"L"位準。又，例如於自墊21＜k＞輸出"L"位準之資料信號之情形時，上拉信號DOP及下拉信號DON藉由介面電路23均被控制為"H"位準。再者，於將墊21＜k＞之內部與外部電性切斷之情形時，例如上拉信號DOP被控制為"H"位準，下拉信號DON被控制為"L"位準。 1.1.5.3輸入接收電路之構成其次，繼而使用圖8對第1實施形態之介面電路之輸入接收電路之構成進行說明。輸入接收電路23a＜k＞具有如下功能，即，判定例如自墊21＜k＞輸入之資料信號之位準，且將該判定結果向記憶體核心25或ZQ校正電路24發送。輸入接收電路23a＜k＞包含例如第3比較器251及電晶體252〜255。第3比較器251為例如自電源供給電壓VDD而動作之比較器，且電源輸入端連接於電晶體252之一端。第3比較器251之第1輸入端被供給墊21＜k＞之電壓VOUT，且第2輸入端被供給電壓VREF。第3比較器251對第1輸入端及第2輸入端之電壓進行比較，且將與該比較結果對應之輸出信號送出至節點N2。第3比較器251例如於墊21＜k＞之電壓VOUT高於電壓VREF之情形時，送出"H"位準之輸出信號，且於電壓VOUT低於電壓VREF之情形時，送出"L"位準之輸出信號。電晶體252例如為p通道之MOS電晶體。電晶體252之閘極被輸入信號/CE0，且一端連接於第3比較器251之電源輸入端，另一端被供給電壓VDD。即，電晶體252於信號/CE0為"H"位準之情形時成為斷開狀態，於信號/CE0為"L"位準之情形時成為接通狀態。電晶體253〜255例如為n通道之MOS電晶體。電晶體253〜255分別為閘極被輸入信號SWa、SWb及SWc，且一端連接於節點N2，另一端分別連接於第1輸出緩衝器控制部107、第2輸出緩衝器控制部108及記憶體核心25。即，電晶體253於信號SWa為"H"位準之情形時成為接通狀態，將第3比較器251輸出之輸出信號PCOMPB傳輸至第1輸出緩衝器控制部107。電晶體253於信號SWa為"L"位準之情形時成為斷開狀態，將第3比較器251與第1輸出緩衝器控制部107之連接切斷。又，電晶體254於信號SWb為"H"位準之情形時成為接通狀態，將第3比較器251輸出之輸出信號NCOMPB傳輸至第2輸出緩衝器控制部108。電晶體254於信號SWb為"L"位準之情形時成為斷開狀態，將第3比較器251與第2輸出緩衝器控制部108之連接切斷。又，電晶體255於信號SWc為"H'位準之情形時成為接通狀態，將第3比較器251輸出之信號傳輸至記憶體核心25。電晶體255於信號SWc為"L"位準之情形時成為斷開狀態，將第3比較器251與記憶體核心25之連接切斷。 1.2動作其次，對第1實施形態之半導體裝置之動作進行說明。 1.2.1校正動作之概要使用圖9所示之時序圖對第1實施形態之校正動作之概要進行說明。如圖9所示般，第1實施形態之校正動作包含ZQ校正動作、及晶片間校正動作。圖9中表示如下情形時之動作之一例，即，使半導體記憶裝置20執行ZQ校正動作，且使半導體記憶裝置30〜50執行與半導體記憶裝置20之晶片間校正動作。首先，控制器10使半導體記憶裝置20執行ZQ校正動作。具體而言，於時刻T0，控制器10使信號/CE0為"L"位準而將半導體記憶裝置20賦能。信號/CE1〜/CE3維持於"H"位準。繼而，控制器10發行指令"ZQh"並發送至半導體記憶裝置20。指令"ZQh"為向半導體記憶裝置20〜50之任一者命令執行ZQ校正動作之指令。控制器10例如遍及一循環而發行位址ADD1並發送至半導體記憶裝置20〜50。位址ADD1指定例如ZQ校正動作之執行對象即半導體記憶裝置20之晶片位址。當指令"ZQh"及位址ADD1之組(以下，亦稱為「ZQ校正指令」)儲存於半導體記憶裝置20中之暫存器時，定序器26控制介面電路23及ZQ校正電路24等而開始ZQ校正動作。於時刻T1，半導體記憶裝置20使信號/RB0為"L"位準，對控制器10通知半導體記憶裝置20為忙碌狀態。期間tCAL0表示於半導體記憶裝置20中執行ZQ校正動作之期間。ZQ校正動作結束後，於時刻T2，半導體記憶裝置20使信號/RB0為"H"位準，對控制器10通知半導體記憶裝置20為就緒狀態。繼而，控制器10使半導體記憶裝置30〜50於半導體記憶裝置30〜50之各者與半導體記憶裝置20之間執行晶片間校正動作。具體而言，於時刻T3，控制器10使信號/CE1〜/CE3為"L"位準而將半導體記憶裝置30〜50賦能。信號/CE0持續維持於"L"位準。繼而，控制器10發行指令"XXh"並發送至半導體記憶裝置20〜50。指令"XXh"為命令執行晶片間校正動作之指令，該晶片間校正動作係以半導體記憶裝置20〜50之任一個輸出阻抗為基準對其他半導體記憶裝置之輸出阻抗進行校正。於以下說明中，將於晶片間校正動作中成為基準之半導體記憶裝置稱為「基準晶片」，將輸出阻抗被校正之半導體記憶裝置稱為「校正晶片」。即，圖9中，半導體記憶裝置20為基準晶片，半導體記憶裝置30〜50為校正晶片，即便於以下說明中，只要未特別限定則亦設為相同。控制器10例如遍及一循環而發行位址ADD2並發送至半導體記憶裝置20〜50。位址ADD2例如於晶片間校正動作中指定基準晶片之晶片位址。半導體記憶裝置20〜50例如於在位址ADD2中未指定自己晶片位址之情形時，將自己識別為校正晶片。當指令"XXh"及位址ADD2之組(以下，亦稱為「晶片間校正指令」、或簡單地稱為「指令」)儲存於半導體記憶裝置20〜50之暫存器時，半導體記憶裝置20〜50之各者控制介面電路23及ZQ校正電路24等而開始晶片間校正動作。於時刻T4，半導體記憶裝置30〜50分別使信號/RB1〜/RB3為"L"位準，對控制器10通知半導體記憶裝置30〜50為忙碌狀態。期間tCAL1〜3分別表示於半導體記憶裝置30〜50與半導體記憶裝置20之間執行晶片間校正動作之期間。圖9之例中，期間tCAL1〜3均包含於自時刻T4至時刻T5為止之間。晶片間校正動作結束後，於時刻T5，半導體記憶裝置30〜50分別使信號/RB1〜/RB3為"H"位準，對控制器10通知半導體記憶裝置30〜50為就緒狀態。於時刻T10，控制器10使信號/CE0〜/CE3為"L"位準而將半導體記憶裝置20〜50全部去能。以上結束ZQ校正動作及晶片間校正動作。 1.2.2校正動作之詳細內容其次，使用圖10所示之流程圖對第1實施形態之半導體裝置之校正動作之詳細內容進行說明。圖10中表示半導體記憶裝置20(基準晶片)之ZQ校正動作、及基準晶片以及半導體記憶裝置30〜50(複數個校正晶片)之晶片間校正動作。如圖10所示般，於步驟ST10中，控制器10發行指令"ZQh"及位址ADD1作為ZQ校正指令。於步驟ST11〜ST13中，基準晶片執行ZQ校正動作。具體而言，於步驟ST11中，基準晶片之ZQ校正電路24執行對第1複製緩衝器電路102之ZQ校正動作。即，第1比較器105將相同位準之輸出信號PCOMPA輸出至計數器101直至ZQ墊22之電壓VP成為與電壓VREF同程度為止。計數器101使計數值增加或減少直至輸出信號PCOMPA之位準反轉為止，並且送出與該計數值對應之阻抗控制信號PCODEA＜4：0＞。第1複製緩衝器電路102將電晶體111〜115中藉由阻抗控制信號PCODEA＜4：0＞而選擇之電晶體設為接通狀態。由此，調整電壓VP直至與電壓VREF同程度為止。於電壓VP成為與電壓VREF同程度後，於第1輸出緩衝器控制部107中，產生上拉側之ZQ校正動作結果即阻抗控制信號PCODEB＜4：0＞。第1輸出緩衝器控制部107將阻抗控制信號PCODEB＜4：0＞設定於第2複製緩衝器電路103。第2複製緩衝器電路103將電晶體121〜125中藉由阻抗控制信號PCODEB＜4：0＞而選擇之電晶體設為接通狀態。於步驟ST12中，基準晶片之ZQ校正電路24執行對第3複製緩衝器電路104之ZQ校正動作。即，第2比較器106輸出相同位準之輸出信號NCOMPA，直至節點N1之電壓VN成為與電壓VREF同程度為止。計數器101使計數值增加或減少直至輸出信號NCOMPA之位準反轉為止，並且送出與該計數值對應之阻抗控制信號NCODEA＜4：0＞。第3複製緩衝器電路104將電晶體131〜135中藉由阻抗控制信號NCODEA＜4：0＞而選擇之電晶體設為接通狀態。由此，調整電壓VN直至與電壓VREF同程度為止。電壓VN成為與電壓VREF同程度後，於第2輸出緩衝器控制部108中，產生下拉側之ZQ校正動作結果、即阻抗控制信號NCODEB＜4：0＞。於步驟ST13中，基準晶片之第1輸出緩衝器控制部107及第2輸出緩衝器控制部108分別將阻抗控制信號PCODEB＜4：0＞及NCODEB＜4：0＞送出至輸出緩衝器電路23b。而且，輸出緩衝器電路23b之上拉電路210側及下拉電路230側之輸出阻抗係分別根據阻抗控制信號PCODEB＜4：0＞及NCODEB＜4：0＞而設定。藉由以上動作而校正基準晶片之輸出阻抗。繼而，於步驟ST14中，控制器10發行指令"XXh"及位址ADD2作為晶片間校正指令。於步驟ST15〜ST18中，各校正晶片於與基準晶片之間執行晶片間校正動作。具體而言，各校正晶片於與基準晶片之間，於步驟ST15及ST16中執行對下拉電路230之晶片間校正動作，且於步驟ST17及ST18中執行對上拉電路210之晶片間校正動作。再者，於步驟ST15〜ST18中，各校正晶片經由連接於互不相同之墊21＜k＞之信號線而與基準晶片電性連接。與步驟ST15〜ST18相關之以下說明係限定於在某一個校正晶片與基準晶片之間電性連接之部分進行說明。於步驟ST15中，基準晶片中之上拉電路210成為接通狀態，下拉電路230成為斷開狀態。另一方面，於步驟ST16中，各校正晶片中之上拉電路210成為斷開狀態，下拉電路230成為接通狀態。又，各校正晶片中之電晶體254成為接通狀態，電晶體253及255成為斷開狀態。於各校正晶片內，第3比較器251經由電晶體254將輸出信號NCOMPB輸出直至電壓VOUT成為與電壓VREF同程度為止。第2輸出緩衝器控制部108使計數值增加或減少直至輸出信號NCOMPB之位準反轉為止，並且送出與該計數值對應之阻抗控制信號NCODEB＜4：0＞。下拉電路230使電晶體236〜240中藉由阻抗控制信號NCODEB＜4：0＞選擇之電晶體為接通狀態。由此，電壓VOUT被調整直至與電壓VREF為同程度為止。電壓VOUT成為與電壓VREF同程度後，於第2輸出緩衝器控制部108中產生下拉電路230側之晶片間校正動作結果即阻抗控制信號NCODEB＜4：0＞。藉由以上動作而校正各校正晶片之下拉電路230之輸出阻抗。繼而，於步驟ST17及ST18中，各校正晶片於與基準晶片之間執行對上拉電路210之晶片間校正動作。於步驟ST17中，基準晶片中之上拉電路210成為斷開狀態，下拉電路230成為接通狀態。另一方面，於步驟ST18中，各校正晶片中之上拉電路210成為接通狀態，下拉電路230成為斷開狀態。又，各校正晶片中之電晶體253成為接通狀態，且電晶體254及255成為斷開狀態。於各校正晶片內，第3比較器251經由電晶體253將輸出信號PCOMPB輸出直至電壓VOUT成為與電壓VREF同程度為止。第1輸出緩衝器控制部107使計數值增加或減少直至輸出信號PCOMPB之位準反轉為止，並且送出與該計數值對應之阻抗控制信號PCODEB＜4：0＞。上拉電路210使電晶體216〜220中藉由阻抗控制信號PCODEB＜4：0＞選擇之電晶體為接通狀態。由此，電壓VOUT被調整直至成為與電壓VREF同程度為止。於電壓VOUT成為與電壓VREF同程度後，於第1輸出緩衝器控制部107中產生上拉電路210側之晶片間校正動作結果即阻抗控制信號PCODEB＜4：0＞。藉由以上動作而校正各校正晶片之上拉電路210之輸出阻抗。再者，於圖10之例中對在上拉電路210側之晶片間校正動作之前先執行下拉電路230側之晶片間校正動作之例進行了說明，但並不限定於此。例如，圖10所示之步驟ST15及ST16亦可於步驟ST17及ST18之後執行。再者，於晶片間校正動作中將基準晶片與校正晶片間電性連接之信號線亦可針對每一晶片而預先規定。圖11中表示針對設置於記憶體系統1中之每一晶片而於晶片間校正動作時分配之信號線之一例。如圖11所示般，於在晶片間校正動作中半導體記憶裝置20成為校正晶片之情形時，半導體記憶裝置20與基準晶片之間使用通信信號DQ＜0＞之信號線來電性連接。該情形時，半導體記憶裝置30〜50中除基準晶片以外之晶片自通信信號DQ＜0＞之信號線電性切斷。相同地，於在晶片間校正動作中半導體記憶裝置30〜50成為校正晶片之情形時，半導體記憶裝置30〜50與基準晶片之間分別使用通信信號DQ＜1＞〜DQ＜3＞之信號線來電性連接。再者，於半導體記憶裝置30成為校正晶片之情形時，半導體記憶裝置20、40及50中除基準晶片以外之晶片自通信信號DQ＜1＞之信號線電性切斷。於半導體記憶裝置40成為校正晶片之情形時，半導體記憶裝置20、30及50中除基準晶片以外之晶片自通信信號DQ＜2＞之信號線電性切斷。於半導體記憶裝置50成為校正晶片之情形時，半導體記憶裝置20〜40中除基準晶片以外之晶片自通信信號DQ＜3＞之信號線電性切斷。又，於圖11之例中，通信信號DQ＜4＞〜DQ＜7＞之信號線不於晶片間校正動作時使用。然而，並不限定於圖11之例，信號線只要分配給每一校正晶片即可，通信信號DQ＜7：0＞之信號線中任意信號線之組合能夠使用於晶片間校正動作。當應用圖11之設定例時，半導體記憶裝置20〜50於圖10之步驟ST15及ST16時如圖12所示般成為連接關係。即，如圖12所示般，於步驟ST15，於基準晶片即半導體記憶裝置20中，與墊21＜1＞〜21＜3＞之各者連接之3個上拉電路210成為接通狀態，3個下拉電路230成為斷開狀態。於步驟ST16，於校正晶片即半導體記憶裝置30〜50中分別為與墊21＜1＞〜21＜3＞連接之上拉電路210成為斷開狀態，且下拉電路230成為接通狀態。又，當應用圖11之設定例時，半導體記憶裝置20〜50於圖10之步驟ST17及ST18時如圖13所示般成為連接關係。即，如圖13所示般，於步驟ST17，於基準晶片即半導體記憶裝置20中，與墊21＜1＞〜21＜3＞之各者連接之3個上拉電路210成為斷開狀態，3個下拉電路230成為接通狀態。於步驟ST18中，於校正晶片即半導體記憶裝置30〜50中分別為與墊21＜1＞〜21＜3＞連接之上拉電路210成為接通狀態，且下拉電路230成為斷開狀態。即便於步驟ST16及ST18之任一者，於半導體記憶裝置30中，與墊21＜2＞及21＜3＞連接之上拉電路210及下拉電路230均成為斷開狀態。於半導體記憶裝置40中，與墊21＜1＞及21＜3＞連接之上拉電路210及下拉電路230成為斷開狀態。於半導體記憶裝置50中，與墊21＜1＞及21＜2＞連接之上拉電路210及下拉電路230均成為斷開狀態。藉由如上述般動作，而於晶片間校正動作中，半導體記憶裝置30經由通信信號DQ＜1＞之信號線而僅與半導體記憶裝置20電性連接。半導體記憶裝置40經由通信信號DQ＜2＞之信號線而僅與半導體記憶裝置20電性連接。半導體記憶裝置50經由通信信號DQ＜3＞之信號線而僅與半導體記憶裝置20電性連接。 1.3本實施形態之效果例如於在半導體記憶裝置與記憶體控制器之間進行通信之情形時，為了將用於通信之信號設為適當而必須進行ZQ校正動作。ZQ校正動作藉由使用具有與輸出緩衝器電路同等之構成之複製緩衝器電路、及高精度之基準電阻，而對半導體記憶裝置之輸出阻抗進行校正。然而，一般而言，複製緩衝器電路之驅動能力小於輸出緩衝器電路之驅動能力。又，一般而言，基準電阻相對於與一個記憶體控制器連接之複數個晶片而僅設置有一個。該情形時，ZQ校正動作必須針對每一晶片而執行。根據第1實施形態之半導體裝置，半導體記憶裝置30〜50之輸出阻抗根據半導體記憶裝置20之輸出阻抗而被校正。具體而言，於晶片間校正動作中，對各校正晶片中之驅動能力較第1複製緩衝器電路102及第3複製緩衝器電路104高之上拉電路210及下拉電路230執行校正動作。因此，某一個晶片之校正動作所需之時間係晶片間校正動作短於ZQ校正動作。又，根據第1實施形態之第1形態，對複數個校正晶片分配信號線作為於晶片間校正動作時與基準晶片電性連接之信號線。因此，複數個晶片間校正動作能夠並行執行。因此，與針對每一晶片執行校正動作之情形相比能夠縮短校正動作所需之時間。又，根據第1實施形態之第2形態，晶片間校正動作包含對上拉電路210之晶片間校正動作、及對下拉電路230之晶片間校正動作。於對上拉電路210之晶片間校正動作中，基準晶片之下拉電路230及校正晶片之上拉電路210電性連接。又，於對下拉電路230之晶片間校正動作中，基準晶片之上拉電路210及校正晶片之下拉電路230電性連接。因此，能夠根據基準晶片之下拉電路230及上拉電路210之輸出阻抗，而分別對校正晶片之上拉電路210及下拉電路230之輸出阻抗進行校正。又，根據第1實施形態之第3形態，晶片間校正動作使用第3比較器251、第1輸出緩衝器控制部107及第2輸出緩衝器控制部108、及上拉電路210及下拉電路230而執行。由此，不追加新電路即可執行晶片間校正動作。又，根據第1實施形態之第4形態，半導體記憶裝置20〜50之各者根據指令"XXh"及後續之位址ADD2而指定晶片間校正動作中之基準晶片。由此，半導體記憶裝置20〜50能夠判定自己為基準晶片或為校正晶片。因此，複數個校正晶片之晶片間校正動作能夠互不干涉地執行。又，根據第1實施形態之第5形態，晶片間校正動作於執行對基準晶片之ZQ校正動作之後執行。由此，校正晶片能夠根據藉由基準電阻校正之基準晶片之輸出阻抗而校正。因此，晶片間校正動作能夠獲得與ZQ校正動作之校正結果同等之精度。 2.第2實施形態其次，對第2實施形態之半導體裝置進行說明。第2實施形態之半導體裝置之校正晶片於不對自己之輸出緩衝器電路或複製緩衝器電路執行校正動作之方面，與第1實施形態之半導體裝置不同。即，第2實施形態之半導體裝置之校正晶片接收藉由基準晶片之ZQ校正動作獲得之校正結果資訊，並設定為自己之晶片校正結果資訊。再者，第2實施形態之半導體裝置具備與第1實施形態之半導體裝置相同之構成。以下，對與第1實施形態相同之構成要素附上相同符號並省略其說明，僅對與第1實施形態不同之部分進行說明。 2.1校正動作之概要使用圖14所示之時序圖對第2實施形態之校正動作之概要進行說明。如圖14所示般，第2實施形態之校正動作包含與第1實施形態相同之ZQ校正動作、及與第1實施形態不同之晶片間校正動作。首先，控制器10於時刻T20〜T22使半導體記憶裝置20執行ZQ校正動作。再者，如上所述，於時刻T20〜T22之ZQ校正動作與於第1實施形態之圖9所示之時刻T0〜T2之ZQ校正動作相同，因此省略說明。繼而，於時刻T23中，控制器10使信號/RE為"L"位準而對半導體記憶裝置20指示開始輸出資料DAT。伴隨此，半導體記憶裝置20將資料DAT送出至控制器10。資料DAT包含藉由ZQ校正動作獲得之校正結果資訊。於時刻T24，控制器10使信號/RE為"H"位準而指示資料DAT之輸出結束。於時刻T25，控制器10使信號/CE0為"H"位準而將半導體記憶裝置20去能。繼而，控制器10使於半導體記憶裝置30〜50之各者與半導體記憶裝置20之間執行晶片間校正動作。具體而言，於時刻T25，控制器10分別使信號/CE1〜/CE3為"L"位準而將半導體記憶裝置30〜50賦能。繼而，控制器10發行指令"YYh"並發送至半導體記憶裝置20〜50。指令"YYh"為命令執行晶片間校正動作之指令，該晶片間校正動作係使基準晶片之校正結果資訊設定於校正晶片。控制器10例如遍及一循環而發行位址ADD2並發送至半導體記憶裝置30〜50。由此，半導體記憶裝置30〜50識別自己為校正晶片。繼而，控制器10將包含校正結果資訊之資料DAT送出至半導體記憶裝置30〜50。當指令"YYh"、位址ADD2及資料DAT之組(以下，稱為「晶片間校正指令」，或亦簡單地稱為「指令」)儲存於半導體記憶裝置30〜50之暫存器時，半導體記憶裝置30〜50控制介面電路23及ZQ校正電路24等而開始晶片間校正動作。於時刻T27，半導體記憶裝置30〜50分別使信號/RB1〜/RB3為"L"位準，對控制器10通知半導體記憶裝置30〜50為忙碌狀態。於圖14之例中，期間tCAL1〜3均包含於自時刻T27至時刻T28為止之間。晶片間校正動作結束後，於時刻T28，半導體記憶裝置30〜50分別使信號/RB1〜/RB3為"H"位準，對控制器10通知半導體記憶裝置30〜50為就緒狀態。於時刻T29，控制器10分別使信號/CE0〜/CE3為"L"位準而將半導體記憶裝置30〜50去能。以上結束ZQ校正動作及晶片間校正動作。 2.2校正動作之詳細內容其次，使用圖15所示之流程圖對第2實施形態之半導體裝置之校正動作之詳細內容進行說明。再者，圖15中表示半導體記憶裝置20(基準晶片)之ZQ校正動作、及基準晶片以及半導體記憶裝置30〜50(複數個校正晶片)之晶片間校正動作。如圖15所示般，於步驟ST20，控制器10對基準晶片ZQ發行校正指令。於步驟ST21，基準晶片執行ZQ校正動作。再者，步驟ST21執行與第1實施形態之圖10所示之步驟ST11〜ST13同等之動作。基準晶片根據藉由對上拉側及下拉側之ZQ校正動作而獲得之校正結果而產生校正結果資訊。校正結果資訊例如作為校正前及校正後之DAC值之偏移量(例如+2)而保持於第1輸出緩衝器控制部107及第2輸出緩衝器控制部108內。於步驟ST22，基準晶片將藉由ZQ校正動作產生之校正結果資訊送出至控制器10。於步驟ST23，控制器10將所接收之校正結果資訊保持於緩衝記憶體14。於步驟ST24，控制器10對各校正晶片發行晶片間校正指令。再者，如上所述，晶片間校正指令之發行包含基準晶片之校正結果資訊之送出。於步驟ST25，各校正晶片對自己之第1輸出緩衝器控制部107及第2輸出緩衝器控制部108設定所接收之校正結果資訊。由此，各校正晶片之第1輸出緩衝器控制部107使阻抗控制信號PCODEB＜4：0＞僅變化校正結果資訊中所包含之上拉側之DAC值之偏移量。又，各校正晶片之第2輸出緩衝器控制部108使阻抗控制信號NCODEB＜4：0＞僅變化校正結果資訊中所包含之下拉側之DAC值之偏移量。 2.3本實施形態之效果根據第2實施形態之半導體裝置，校正晶片自控制器10接收基準晶片之校正結果資訊並將該校正結果資訊設定於自己之晶片。由此，校正晶片不執行使用自己晶片中之電路之校正動作即可獲得校正結果資訊。因此，能夠以較第1實施形態之晶片間校正動作更短之時間完成校正。因此，能夠進一步縮短校正動作所需之時間。再者，第2實施形態之晶片間校正動作新需要將基準晶片之校正結果資訊向控制器10送出之動作。然而，該動作所需之時間(自圖14所示之時刻T23至時刻T24為止之期間)，與伴隨校正動作之電壓之靜定所需之時間相比較短。因此，第2實施形態能夠以較第1實施形態短之時間完成校正。又，根據第2實施形態之第1形態，校正結果資訊包含基準晶片之校正前及校正後之DAC值之偏移量。由此，校正晶片能夠將基準晶片藉由ZQ校正動作而獲得之設定值之變化直接應用於自己晶片。因此，於基準晶片及校正晶片之初始設定相同之情形時，能夠使校正後之各晶片之設定值一致。此種校正動作於例如如下情形時特別有效，即，藉由基準晶片及校正晶片暴露於同程度之環境變化(例如溫度變動等)下，而於基準晶片及校正晶片之輸出阻抗產生同等變化。 3.變化例實施形態並不限定於上述第1實施形態及第2實施形態中上述之形態，能夠進行各種變化。例如，於上述第1實施形態中，關於複數個校正晶片，對相互並行執行與基準晶片之晶片間校正動作之情形進行了說明，但並不限定於此。複數個校正晶片例如亦能以如下方式執行晶片間校正動作，即，不使基準晶片與複數個校正晶片之晶片間校正動作之期間相互干渉。使用圖16對上述變化例進行說明。如圖16所示般，自時刻T0至時刻T3為止之動作，與第1實施形態之圖9中所示之自時刻T0至時刻T3為止同等，因此省略說明。於時刻T4，半導體記憶裝置30使信號/RB1為"L"位準，對控制器10通知半導體記憶裝置30為忙碌狀態。期間tCAL1包含於自時刻T4至時刻T5為止之間。半導體記憶裝置30與半導體記憶裝置20之間之晶片間校正動作結束後，於時刻T5，半導體記憶裝置30使信號/RB1為"H"位準，對控制器10通知半導體記憶裝置30為就緒狀態。於時刻T6，半導體記憶裝置40使信號/RB2為"L"位準，對控制器10通知半導體記憶裝置40為忙碌狀態。期間tCAL2包含於自時刻T6至時刻T7為止之間。半導體記憶裝置40與半導體記憶裝置20之間之晶片間校正動作結束後，於時刻T7，半導體記憶裝置40使信號/RB2為"H"位準，對控制器10通知半導體記憶裝置40為就緒狀態。於時刻T8，半導體記憶裝置50使信號/RB3為"L"位準，對控制器10通知半導體記憶裝置50為忙碌狀態。期間tCAL3包含於自時刻T8至時刻T9為止之間。半導體記憶裝置50與半導體記憶裝置20之間之晶片間校正動作結束後，於時刻T9，半導體記憶裝置50使信號/RB3為"H"位準，對控制器10通知半導體記憶裝置50為就緒狀態。於時刻T10，控制器10分別使信號/CE0〜/CE3為"L"位準而對將半導體記憶裝置20〜50去能。藉由如上述般動作，可使基準晶片與各校正晶片之晶片間校正動作於時間上不相互干渉而執行晶片間校正動作。由此，可於與各校正晶片之晶片間校正動作中使對基準晶片同時施加之負載分散。因此，即便於以較第1實施形態低之電壓電源使基準晶片動作之情形時，亦能夠執行晶片間校正動作。再者，如上所述，晶片間校正動作能夠以較ZQ校正動作短之時間執行。因此，變化例與對所有晶片應用ZQ校正動作之現有技術相比，依然具有能夠縮短校正動作所需之時間之效果。又，上述第1實施形態及第2實施形態之記憶體系統1對設置於一個封裝內之情形時進行說明，但並不限定於此。例如，記憶體系統1亦可將控制器10與複數個半導體記憶裝置20〜50設置於不同之封裝內。又，基準電阻2亦可構成為能夠自封裝外部進行外部安裝。又，於各實施形態及各變化例中能夠應用以下事項。於多值位準之讀出動作(讀出)中，於A位準之讀出動作中對所選擇之字元線施加之電壓為例如0 V〜0.55 V之間。並不限定於此，亦可設為0.1 V〜0.24 V、0.21 V〜0.31 V、0.31 V〜0.4 V、0.4 V〜0.5 V、及0.5 V〜0.55 V之任一者之間。於B位準之讀出動作中對所選擇之字元線施加之電壓為例如1.5 V〜2.3 V之間。並不限定於此，亦可設為1.75 V〜1.8 V、1.8 V〜1.95 V、1.95 V〜2.1 V、及2.1 V〜2.3 V之任一者之間。於C位準之讀出動作中對所選擇之字元線施加之電壓為例如3.0 V〜4.0 V之間。並不限定於此，亦可設為3.0 V〜3.2 V、3.2 V〜3.4 V、3.4 V〜3.5 V、3.5 V〜3.7 V、及3.7 V〜4.0 V之任一者之間。作為讀出動作之時間(tR)，亦可設為例如25 μs〜38 μs、38 μs〜70 μs、及70 μs〜80 μs之任一者之間。寫入動作包含編程動作及驗證動作。於寫入動作中，於編程動作時對所選擇之字元線最初施加之電壓為例如13.7 V〜14.3 V之間。並不限定於此，亦可設為例如13.7 V〜14.0 V、及14.0 V〜14.7 V之任一者之間。亦可改變寫入第奇數個字元線時之對所選擇之字元線最初施加之電壓、與寫入第偶數個字元線時之對所選擇之字元線最初施加之電壓。於將編程動作設為ISPP(Incremental Step Pulse Program，遞增階躍脈衝編程)方式時，作為階躍電壓，列舉例如0.5 V左右。作為對非選擇之字元線施加之電壓，亦可設為例如7.0 V〜7.3 V之間。並不限定於該情形，亦可設為例如7.3 V〜8.4 V之間，亦可設為7.0 V以下。亦可根據非選擇之字元線為第奇數個字元線或第偶數個字元線而改變施加之導通電壓。作為寫入動作之時間(tProg)，亦可設為例如1700 μs〜1800 μs、1800 μs〜1900 μs、及1900 μs〜2000 μs之任一者之間。於刪除動作中，對形成於半導體基板上部且於上方配置有記憶胞之井最初施加之電壓為例如12 V〜13.7 V之間。並不限定於該情形，亦可設為例如13.7 V〜14.8 V、14.8 V〜19.0 V、19.0〜19.8 V、及19.8 V〜21 V之任一者之間。作為刪除動作之時間(tErase)，亦可設為例如3000 μs〜4000 μs、4000 μs〜5000 μs、及4000 μs〜9000 μs之任一者之間。記憶胞具有隔著膜厚4〜10 nm之隧道絕緣膜而配置於半導體基板(矽基板)上之電荷蓄積層。該電荷蓄積層亦可係膜厚為2〜3 nm之SiN、或SiON等絕緣膜與膜厚為3〜8 nm之多晶矽之積層構造。又，亦可於多晶矽添加Ru等金屬。於電荷蓄積層上形成有絕緣膜。該絕緣膜具有隔於例如膜厚為3〜10 nm之下層High-k膜與膜厚為3〜10 nm之上層High-k膜之間之膜厚為4〜10 nm之氧化矽膜。作為High-k膜，可列舉HfO等。又，氧化矽膜之膜厚亦可厚於High-k膜之膜厚。於絕緣膜上隔著膜厚為3〜10 nm之功函數調整用之材料而形成有膜厚為30 nm〜70 nm之控制電極。此處，功函數調整用之材料為TaO等金屬氧化膜、或TaN等金屬氮化膜。作為控制電極，亦可使用W等。又，可於記憶胞間形成氣隙。對本發明之若干實施形態進行了說明，但這些實施形態係作為例子而提示者，並未意圖限定發明範圍。這些實施形態能夠以其他各種形態實施，且能夠於不脫離發明主旨之範圍進行各種省略、替換、變更。這些實施形態及其變化包含於發明之範圍或主旨中，並且同樣包含於權利要求書中所記載之發明及其均等範圍。 [相關申請案] 本申請案享有以日本專利申請案2016-178546號(申請日：2016年9月13日)為基礎申請案之優先權。本申請案藉由參照該基礎申請案而包含基礎申請案之全部內容。

1‧‧‧記憶體系統2‧‧‧基準電阻10‧‧‧控制器11‧‧‧處理器12‧‧‧內置記憶體13‧‧‧NAND介面電路14‧‧‧緩衝記憶體15‧‧‧主機介面電路20、30、40、50‧‧‧半導體記憶裝置21‧‧‧輸入輸出墊群21＜0＞、21＜1＞、21＜3＞、21＜7＞、21＜k＞‧‧‧墊22‧‧‧ZQ墊23‧‧‧介面電路23a、23a＜0＞、23a＜1＞、23a＜7＞、23a＜k＞‧‧‧輸入接收電路23b、23b＜0＞、23b＜1＞、23b＜7＞、23b＜k＞‧‧‧輸出緩衝器電路24‧‧‧ZQ校正電路25‧‧‧記憶體核心26‧‧‧定序器101‧‧‧計數器102‧‧‧第1複製緩衝器電路103‧‧‧第2複製緩衝器電路104‧‧‧第3複製緩衝器電路105‧‧‧第1比較器106‧‧‧第2比較器107‧‧‧第1輸出緩衝器控制部108‧‧‧第2輸出緩衝器控制部111〜115、121〜125、131〜135、216〜220、236〜240、252、253〜255‧‧‧電晶體116、126、136、221、241‧‧‧電阻210‧‧‧上拉電路211〜215‧‧‧OR電路221‧‧‧電阻230‧‧‧下拉電路231〜235‧‧‧AND電路241‧‧‧電阻251‧‧‧第3比較器ADD1、ADD2‧‧‧位址/CE0〜/CE3、CLE、ALE、/WE、/RE、/WP、/RB0〜/RB3、DQ＜7：0＞、DQS、Swa、SWb、SWc、DQ＜0＞、DQ＜1＞、DQ＜2＞、DQ＜3＞、DQ＜4＞、DQ＜5＞、DQ＜6＞、DQ＜7＞‧‧‧信號DOP‧‧‧上拉信號DON‧‧‧下拉信號H‧‧‧高位準L‧‧‧低位準NCODEA＜4：0＞、NCODEB＜4：0＞、NCODEB＜0＞、NCODEB＜1＞、NCODEB＜4＞、PCODEA＜4：0＞、PCODEA＜0＞、PCODEA＜1＞、PCODEA＜4＞、PCODEB＜4：0＞、PCODEB＜0＞、PCODEB＜1＞、PCODEB＜4＞‧‧‧阻抗控制信號N1、N2‧‧‧節點N＜0＞、N＜1＞、N＜4＞、P＜0＞、P＜1＞、P＜4＞‧‧‧動作信號NCOMPA、NCOMPB、PCOMPA、PCOMPB‧‧‧輸出信號ST10、ST11、ST12、ST13、ST14、ST15、ST16、ST17、ST18、ST20、ST21、ST22、ST23、ST24、ST25‧‧‧步驟tCAL0、tCAL1～3‧‧‧期間T0、T1、T2、T3、T4、T5、T10、T20、T21、T22、T23、T24、T25、T26、T27、T28、T29‧‧‧時間VDDQ、VSS、VDD、VREF、VP、VN‧‧‧電壓VOUT‧‧‧電壓XXh、ZQh‧‧‧指令

圖1係用以說明第1實施形態之記憶體系統之構成之方塊圖。圖2係用以說明第1實施形態之半導體裝置之構成之方塊圖。圖3係用以說明第1實施形態之半導體裝置之ZQ校正電路之構成之方塊圖。圖4係用以說明第1實施形態之半導體裝置之ZQ校正電路之第1複製緩衝器電路之構成之電路圖。圖5係用以說明第1實施形態之半導體裝置之ZQ校正電路之第2複製緩衝器電路之構成之電路圖。圖6係用以說明第1實施形態之半導體裝置之ZQ校正電路之第3複製緩衝器電路之構成之電路圖。圖7係用以說明第1實施形態之半導體裝置之介面電路及輸入輸出墊之連接關係之方塊圖。圖8係用以說明第1實施形態之半導體裝置之介面電路之構成之電路圖。圖9係用以說明第1實施形態之半導體裝置之ZQ校正動作及晶片間校正動作之時序圖。圖10係用以說明第1實施形態之半導體裝置之ZQ校正動作及晶片間校正動作之流程圖。圖11係用以說明第1實施形態之半導體裝置之晶片間校正動作之表格。圖12係用以說明第1實施形態之半導體裝置之上拉側之晶片間校正動作之示意圖。圖13係用以說明第1實施形態之半導體裝置之下拉側之晶片間校正動作之示意圖。圖14係用以說明第2實施形態之半導體裝置之ZQ校正動作及晶片間校正動作之時序圖。圖15係用以說明第2實施形態之半導體裝置之ZQ校正動作及晶片間校正動作之流程圖。圖16係用以說明變化例之半導體裝置之ZQ校正動作及晶片間校正動作之時序圖。

21<k>‧‧‧墊

23a<k>‧‧‧輸入接收電路

23b<k>‧‧‧輸出緩衝器電路

24‧‧‧ZQ校正電路

25‧‧‧記憶體核心

107‧‧‧第1輸出緩衝器控制部

108‧‧‧第2輸出緩衝器控制部

210‧‧‧上拉電路

211、212、215‧‧‧OR電路

216、217、220、236、237、240、252、253、254、255‧‧‧電晶體

221‧‧‧電阻

230‧‧‧下拉電路

231、232、235‧‧‧AND電路

241‧‧‧電阻

251‧‧‧第3比較器

/CE0、Swa、SWb、SWc‧‧‧信號

DOP‧‧‧上拉信號

DON‧‧‧下拉信號

NCODEB<0>、NCODEB<1>、NCODEB<4>、PCODEB<0>、PCODEB<1>、PCODEB<4>‧‧‧阻抗控制信號

N2‧‧‧節點

N<0>、N<1>、N<4>、P<0>、P<1>、P<4>‧‧‧動作信號

NCOMPB、PCOMPB‧‧‧輸出信號

VDDQ、VSS、VDD、VREF‧‧‧電壓

VOUT‧‧‧電壓

Claims

一種半導體裝置，其經組態以與控制器通信，上述半導體裝置包括：第1晶片，其包含含有第1輸出端之第1電路；及第2晶片，其包含含有第2輸出端之第2電路，且於上述第2輸出端經由第1信號線而與上述第1輸出端電性連接；其中當上述第1晶片及上述第2晶片接收第1指令時，上述第2電路根據上述第1輸出端之輸出阻抗，藉由第1校正動作對上述第2輸出端之輸出阻抗進行校正，且上述第2晶片在開始上述第1校正動作後向上述控制器傳輸指示上述第2晶片為忙碌狀態的信號，且在完成上述第1校正動作後向上述控制器傳輸指示上述第2晶片為就緒狀態的信號。
如請求項1之半導體裝置，其中上述第1電路包含：第1上拉電路，其第1端被供給第1電壓，且第2端與上述第1輸出端電性連接；及第1下拉電路，其第1端被供給較上述第1電壓小之第2電壓，且第2端與上述第1輸出端電性連接；且上述第2電路包含：第2上拉電路，其第1端被供給第1電壓，且第2端與上述第2輸出端電性連接；第2下拉電路，其第1端被供給上述第2電壓，且第2端與上述第2輸出端電性連接；及比較器，其第1輸入端被供給上述第2輸出端之電壓，且第2輸入端被供給上述第1電壓與上述第2電壓之間的第3電壓。
如請求項2之半導體裝置，其中上述第1校正動作包含：第1動作，在其期間，上述第1上拉電路及上述第2下拉電路成為接通狀態，同時上述第1下拉電路及上述第2上拉電路成為斷開狀態；及第2動作，在其期間，上述第2上拉電路及上述第1下拉電路成為接通狀態，同時上述第2下拉電路及上述第1上拉電路成為斷開狀態。
如請求項3之半導體裝置，其中在上述第1動作期間，上述第2電路根據由上述比較器進行之上述第2輸出端之電壓及上述第3電壓之比較結果，而對上述第2下拉電路之電阻值進行校正。
如請求項3之半導體裝置，其中在上述第2動作期間，上述第2電路根據由上述比較器進行之上述第2輸出端之電壓及上述第3電壓之比較結果，而對上述第2上拉電路之電阻值進行校正。
如請求項3之半導體裝置，其中上述第2上拉電路包含於供給上述第1電壓之電壓供給器與上述第2輸出端之間相互並聯連接之第1電晶體及第2電晶體；且上述第1電晶體及上述第2電晶體於接通狀態下具有互不相同之電阻值。
如請求項3之半導體裝置，其中上述第2下拉電路包含於供給上述第2電壓之電壓供給器與上述第2輸出端之間相互並聯連接之第3電晶體及第4電晶體；且上述第3電晶體及上述第4電晶體於接通狀態下具有互不相同之電阻值。
如請求項1之半導體裝置，其進一步包括第3晶片，其包含含有第3輸出端之第3電路，且於上述第3輸出端經由第2信號線而與第4輸出端電性連接，上述第4輸出端位於上述第1晶片內；且當上述第1晶片及上述第3晶片接收上述第1指令時，上述第3電路根據上述第4輸出端之輸出阻抗，藉由第2校正動作對上述第3輸出端之輸出阻抗進行校正。
如請求項8之半導體裝置，其中上述第1校正動作及上述第2校正動作係並行執行。
如請求項8之半導體裝置，其中上述第1校正動作及上述第2校正動作係串聯執行。
如請求項1之半導體裝置，其中上述第1指令識別上述第1晶片。
如請求項1之半導體裝置，其中上述第1輸出端之上述輸出阻抗係於上述第1校正動作之前被校正。
如請求項1之半導體裝置，其中上述第1晶片根據上述第1輸出端之上述輸出阻抗的校正結果產生校正結果資訊；且上述第1校正動作包含根據上述校正結果資訊調整上述第2輸出端之上述輸出阻抗。
如請求項13之半導體裝置，其中上述第1電路包含：第1上拉電路，其第1端被供給第1電壓，且第2端與上述第1輸出端電性連接；及第1下拉電路，其第1端被供給較上述第1電壓小之第2電壓，且第2端與上述第1輸出端電性連接；且上述校正結果資訊包含對應於上述第1上拉電路之電阻值的第1資訊，及對應於上述第1下拉電路之電阻值的第2資訊。
如請求項14之半導體裝置，其中上述第2電路包含：第2上拉電路，其第1端被供給第1電壓，且第2端與上述第2輸出端電性連接；及第2下拉電路，其第1端被供給上述第2電壓，且第2端與上述第2輸出端電性連接；且上述第2上拉電路之電阻值係根據上述第1資訊而設定，且上述第2下拉電路之電阻值係根據上述第2資訊而設定。
如請求項15之半導體裝置，其中上述第1資訊及上述第2資訊包含DAC(Digital to Analog Converter，數位類比比較器)值。
一種記憶體系統，其包括：半導體裝置，其包含：第1晶片，其包含含有第1輸出端之第1電路；第2晶片，其包含含有第2輸出端之第2電路，且於上述第2輸出端經由第1信號線而與上述第1輸出端電性連接；及控制器，其經由上述第1信號線與上述第1晶片及上述第2晶片電性連接，且發行第1指令；其中當上述第1晶片及上述第2晶片接收上述第1指令時，上述第2電路根據上述第1輸出端之輸出阻抗，藉由第1校正動作對上述第2輸出端之輸出阻抗進行校正，且上述第2晶片在開始上述第1校正動作後向上述控制器傳輸指示上述第2晶片為忙碌狀態的信號，且在完成上述第1校正動作後向上述控制器傳輸指示上述第2晶片為就緒狀態的信號。
如請求項17之記憶體系統，其中上述第1晶片根據上述第1輸出端之上述輸出阻抗的校正結果產生校正結果資訊，且上述第1校正動作包含根據上述校正結果資訊調整上述第2輸出端之上述輸出阻抗。
如請求項18之記憶體系統，其中上述校正結果資訊係自上述第1晶片傳輸至上述控制器且接著自上述控制器傳輸至上述第2晶片。
如請求項19之記憶體系統，其中上述半導體裝置進一步包括第3晶片，其包含含有第3輸出端之第3電路，且於上述第3輸出端經由第2信號線而與上述第1晶片電性連接；且自上述第1晶片傳輸至上述控制器之上述校正結果資訊亦自上述控制器傳輸至上述第3晶片，且上述第3晶片執行第2校正動作以根據上述校正結果資訊調整上述第3輸出端之上述輸出阻抗。
如請求項1之半導體裝置，其中在接收上述第1指令後，上述第1校正動作在沒有來自上述控制器之任何控制的情況下執行。
如請求項1之半導體裝置，其中上述第1晶片在上述第1校正動作之前執行校正；且由上述第1晶片執行上述校正所需之持續時間比上述第1校正動作所需之持續時間更長。
如請求項1之半導體裝置，其中在上述第1校正動作期間，上述第1晶片傳輸指示上述第1晶片為就緒狀態的信號。